JPH1166866A - メモリセルにおいて３つ以上の状態を記憶及び読出可能とするための多値記憶機構を用いるメモリシステム - Google Patents
メモリセルにおいて３つ以上の状態を記憶及び読出可能とするための多値記憶機構を用いるメモリシステムInfo
- Publication number
- JPH1166866A JPH1166866A JP16446998A JP16446998A JPH1166866A JP H1166866 A JPH1166866 A JP H1166866A JP 16446998 A JP16446998 A JP 16446998A JP 16446998 A JP16446998 A JP 16446998A JP H1166866 A JPH1166866 A JP H1166866A
- Authority
- JP
- Japan
- Prior art keywords
- word line
- charge
- data
- gate
- transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
- G11C16/0416—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing a single floating gate transistor and no select transistor, e.g. UV EPROM
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
- G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
- G11C11/565—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using capacitive charge storage elements
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/412—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using field-effect transistors only
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/08—Address circuits; Decoders; Word-line control circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/16—Storage of analogue signals in digital stores using an arrangement comprising analogue/digital [A/D] converters, digital memories and digital/analogue [D/A] converters
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/14—Word line organisation; Word line lay-out
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
- Read Only Memory (AREA)
Abstract
(57)【要約】
【課題】 メモリセルにおいて３つ以上の状態を記憶及
び読出可能とするための多値記憶機構を用いるメモリシ
ステムを提供する。 【解決手段】多値記憶機構を用いるメモリセルであっ
て、前記メモリセルは、第１のゲートとフローティング
ゲートと第１のソースと第１のドレインとを有し、前記
第１のゲートが第１のワード線に接続され、前記フロー
ティングゲートが第１の電荷を蓄積するように構成さ
れ、且つ前記第１のソースが第１のデータ線に接続され
た第１のトランジスタ；第２のゲートと第２のソースと
第２のドレインとを有し、前記第２のゲートが前記第１
のドレインに接続され、且つ前記第２のソースが第２の
ワード線に接続された第２のトランジスタ；第３のゲー
トと第３のソースと第３のドレインとを有し、前記第３
のゲートが第３のワード線に接続され、前記第３のソー
スが前記第２のドレインに接続され、且つ前記第３のド
レインが第２のデータ線に接続された第３のトランジス
タ；および、所定の電位と前記第３のソースとの間に接
続されたコンデンサ；を備えたメモリセル。
び読出可能とするための多値記憶機構を用いるメモリシ
ステムを提供する。 【解決手段】多値記憶機構を用いるメモリセルであっ
て、前記メモリセルは、第１のゲートとフローティング
ゲートと第１のソースと第１のドレインとを有し、前記
第１のゲートが第１のワード線に接続され、前記フロー
ティングゲートが第１の電荷を蓄積するように構成さ
れ、且つ前記第１のソースが第１のデータ線に接続され
た第１のトランジスタ；第２のゲートと第２のソースと
第２のドレインとを有し、前記第２のゲートが前記第１
のドレインに接続され、且つ前記第２のソースが第２の
ワード線に接続された第２のトランジスタ；第３のゲー
トと第３のソースと第３のドレインとを有し、前記第３
のゲートが第３のワード線に接続され、前記第３のソー
スが前記第２のドレインに接続され、且つ前記第３のド
レインが第２のデータ線に接続された第３のトランジス
タ；および、所定の電位と前記第３のソースとの間に接
続されたコンデンサ；を備えたメモリセル。
Description
【０００１】
【発明の属する技術分野】本発明は、情報記憶のための
固体状態素子に関し、特にダイナミックランダムアクセ
スメモリ（ＤＲＡＭ）において多準位の論理値を記憶す
る方法及び構造に関する。
固体状態素子に関し、特にダイナミックランダムアクセ
スメモリ（ＤＲＡＭ）において多準位の論理値を記憶す
る方法及び構造に関する。
【０００２】
【従来の技術】記憶素子では、大量のデジタルデータが
電子的速度で記憶され、読み出される。初期のデジタル
計算機は、高速アクセスメモリの素子として磁気コアを
使用していた。１９６０年代後半の半導体記憶チップの
導入に伴い、磁気コアは、はるかに高密度な記憶機能を
果たす集積回路で代用されるようになった。これによ
り、メモリーの性能が増しただけでなく、その価格が劇
的に低下した。１９７０年代の終わりまでには、磁気コ
アは高速記憶素子によって完全に取って代わられた。
電子的速度で記憶され、読み出される。初期のデジタル
計算機は、高速アクセスメモリの素子として磁気コアを
使用していた。１９６０年代後半の半導体記憶チップの
導入に伴い、磁気コアは、はるかに高密度な記憶機能を
果たす集積回路で代用されるようになった。これによ
り、メモリーの性能が増しただけでなく、その価格が劇
的に低下した。１９７０年代の終わりまでには、磁気コ
アは高速記憶素子によって完全に取って代わられた。
【０００３】デジタルシステムの記憶容量は、通常、ビ
ット数（２進数）によって表されるが、これは、データ
の各ビットを記憶するのに個別のデバイスまたは回路を
用いるからである。各記憶素子はセルと言う。また、記
憶容量は、バイト（８又は９ビット）またはワード（任
意に設定されるが、一般には１６〜８０ビット）によっ
て表されることもある。総てのビット、バイト、又はワ
ードは、独自の数値の番地によって識別される特定の場
所に記憶される。メモリの各動作サイクル中に記憶又は
検索（又は読取り）されるのは、単一のビット、バイ
ト、又はワードである。
ット数（２進数）によって表されるが、これは、データ
の各ビットを記憶するのに個別のデバイスまたは回路を
用いるからである。各記憶素子はセルと言う。また、記
憶容量は、バイト（８又は９ビット）またはワード（任
意に設定されるが、一般には１６〜８０ビット）によっ
て表されることもある。総てのビット、バイト、又はワ
ードは、独自の数値の番地によって識別される特定の場
所に記憶される。メモリの各動作サイクル中に記憶又は
検索（又は読取り）されるのは、単一のビット、バイ
ト、又はワードである。
【０００４】メモリの容量の単位は、一般にキロビッ
ト、及びメガビット（またはキロバイト、及びメガバイ
ト）である。メモリの番地指定は、２進コードに基づい
て行われるので、２の整数乗の容量が一般に用いられ
る。従って、容量が１キロビットの記憶デバイスは、実
際には１０２４ビット記憶可能で、６４キロバイトのデ
バイスは、65,536バイト記憶することができる。
ト、及びメガビット（またはキロバイト、及びメガバイ
ト）である。メモリの番地指定は、２進コードに基づい
て行われるので、２の整数乗の容量が一般に用いられ
る。従って、容量が１キロビットの記憶デバイスは、実
際には１０２４ビット記憶可能で、６４キロバイトのデ
バイスは、65,536バイト記憶することができる。
【０００５】デジタル計算機では、記憶ビット数は、論
理ゲート数の通常１００〜１０００倍であるから、ビッ
トあたりの記憶費用（ビット単価）を極めて低く保つ必
要がある。さらに、記憶デバイスは、極力小さく（これ
により、チップ上のセル密度を最大にすることができ
る）、高速で動作し、電力消費量が少なく、且つ高い信
頼性で作動することが望ましい。このため、メモリセル
は、可能な限り単純かつコンパクトに設計される。概し
て、セル自体は、システムの他の部分の必要条件に適合
する電子的形式でデジタルデータを出力することはでき
ない。セルの出力データの電子的特性を適切な値に回復
するには、適切に設計された周辺回路（例えば、センス
アンプ、メモリレジスタ、および出力ドライバなど）が
必要である。これらの回路は、多数のメモリセルで共有
できるように設計される。かくして生じるトレードオフ
は、メモリセルの設計を単純かつコンパクトにする代わ
り、セルからの出力がより安定(robust)で無くなること
である。
理ゲート数の通常１００〜１０００倍であるから、ビッ
トあたりの記憶費用（ビット単価）を極めて低く保つ必
要がある。さらに、記憶デバイスは、極力小さく（これ
により、チップ上のセル密度を最大にすることができ
る）、高速で動作し、電力消費量が少なく、且つ高い信
頼性で作動することが望ましい。このため、メモリセル
は、可能な限り単純かつコンパクトに設計される。概し
て、セル自体は、システムの他の部分の必要条件に適合
する電子的形式でデジタルデータを出力することはでき
ない。セルの出力データの電子的特性を適切な値に回復
するには、適切に設計された周辺回路（例えば、センス
アンプ、メモリレジスタ、および出力ドライバなど）が
必要である。これらの回路は、多数のメモリセルで共有
できるように設計される。かくして生じるトレードオフ
は、メモリセルの設計を単純かつコンパクトにする代わ
り、セルからの出力がより安定(robust)で無くなること
である。
【０００６】最も柔軟性のあるデジタルメモリは、デー
タの検索（以降、「読取り」と言う）だけでなくデータ
の記憶（以降、「書込み」と言う）も可能とするもので
ある。これらの両方の機能が迅速かつ容易に行うことが
可能で、且つそのセルが（その物理的位置に関わりな
く）任意の順序でアクセスできるメモリは、ランダムア
クセスメモリ（ＲＡＭ）と言う。読み出し専用メモリ
（ＲＯＭ）は、読み出し動作のみが迅速にできるもので
ある。ＲＯＭにデータを入力することは、ＲＯＭのプロ
グラミングと言う。この動作は、ＲＡＭで用いられる書
き込み動作より一層遅い。
タの検索（以降、「読取り」と言う）だけでなくデータ
の記憶（以降、「書込み」と言う）も可能とするもので
ある。これらの両方の機能が迅速かつ容易に行うことが
可能で、且つそのセルが（その物理的位置に関わりな
く）任意の順序でアクセスできるメモリは、ランダムア
クセスメモリ（ＲＡＭ）と言う。読み出し専用メモリ
（ＲＯＭ）は、読み出し動作のみが迅速にできるもので
ある。ＲＯＭにデータを入力することは、ＲＯＭのプロ
グラミングと言う。この動作は、ＲＡＭで用いられる書
き込み動作より一層遅い。
【０００７】典型的な半導体メモリの記憶セルは、水平
方向の行と垂直方向の列からなる配列に整列される。各
セルは、その行および列の他の全てのセルと電気的接続
を共有している。その行の全てのセルに接続された水平
方向の各線はワード線と言い、垂直方向の線（これに沿
って、データがセルから流れ出たり入ったりする）はデ
ータ線と言う。したがって、各セルは、唯一の記憶場
所、即ちアドレスを有し、それは適切なワード線とデー
タ線を選ぶことにより任意にアクセスできる。メモリの
中には、１行中の全てのセルが同時にアクセスされるよ
うに設計されたものもある。半導体メモリをこのような
配列に構成することは、ＶＬＳＩで好まれる正規構造の
設計に好都合である。
方向の行と垂直方向の列からなる配列に整列される。各
セルは、その行および列の他の全てのセルと電気的接続
を共有している。その行の全てのセルに接続された水平
方向の各線はワード線と言い、垂直方向の線（これに沿
って、データがセルから流れ出たり入ったりする）はデ
ータ線と言う。したがって、各セルは、唯一の記憶場
所、即ちアドレスを有し、それは適切なワード線とデー
タ線を選ぶことにより任意にアクセスできる。メモリの
中には、１行中の全てのセルが同時にアクセスされるよ
うに設計されたものもある。半導体メモリをこのような
配列に構成することは、ＶＬＳＩで好まれる正規構造の
設計に好都合である。
【０００８】記憶セルの配列の周囲には多くの重要な回
路がある。このような周辺回路の１つがアドレスデコー
ダである。この回路は、多数のワード線およびデータ線
を、最小の本数のアドレス線によってアクセスすること
を可能とする。この目的のために、アドレスデコーダに
は２n の出力線があり、ｎビットの異なる入力コードの
各々に対し異なる線が選択される。より新しいメモリ回
路では、アドレスの多重化処理をメモリチップ上に集積
して、アドレスピンの数を半減した。
路がある。このような周辺回路の１つがアドレスデコー
ダである。この回路は、多数のワード線およびデータ線
を、最小の本数のアドレス線によってアクセスすること
を可能とする。この目的のために、アドレスデコーダに
は２n の出力線があり、ｎビットの異なる入力コードの
各々に対し異なる線が選択される。より新しいメモリ回
路では、アドレスの多重化処理をメモリチップ上に集積
して、アドレスピンの数を半減した。
【０００９】もう一つの周辺回路は、読取り/ 書込み制
御回路である。この回路は、メモリに対しデータを書き
込むべきか読み出すべきかを判断する。このような回路
は、セルから読取ったデータ信号の増幅とバッファも行
うので、この下位システムで重要な回路の一つが、セン
スアンプである。周期的なデータリフレッシュが必要な
ダイナミックメモリにおいては、リフレッシュ回路を設
ける場合もある。
御回路である。この回路は、メモリに対しデータを書き
込むべきか読み出すべきかを判断する。このような回路
は、セルから読取ったデータ信号の増幅とバッファも行
うので、この下位システムで重要な回路の一つが、セン
スアンプである。周期的なデータリフレッシュが必要な
ダイナミックメモリにおいては、リフレッシュ回路を設
ける場合もある。
【００１０】最近、基本的なメモリ組織構造に補足的な
周辺回路がいくつか加えられた。これらの回路は、主と
してチップの製造および検査の便宜性を向上させる働き
をする。製造の便宜向上のために設計されたものには、
冗長回路や誤り訂正回路がある。冗長回路は、欠陥のあ
るチップのうち一部を救済可能とし、自己診断回路は検
査時間を短縮する。誤りの検出や訂正の技術は、システ
ムが悪いデータを検出し、パリティチェックを行い、且
つ場合によってはデータの誤り訂正を行うことができる
ように、パリティビットを追加することを含む。
周辺回路がいくつか加えられた。これらの回路は、主と
してチップの製造および検査の便宜性を向上させる働き
をする。製造の便宜向上のために設計されたものには、
冗長回路や誤り訂正回路がある。冗長回路は、欠陥のあ
るチップのうち一部を救済可能とし、自己診断回路は検
査時間を短縮する。誤りの検出や訂正の技術は、システ
ムが悪いデータを検出し、パリティチェックを行い、且
つ場合によってはデータの誤り訂正を行うことができる
ように、パリティビットを追加することを含む。
【００１１】殆どのＲＡＭには、入力データ導線と出力
データ導線が１本ずつ（または、１本の入・出力複合導
線）しかない。このようなＲＡＭに対する読み書きは、
一度に１ビットで行われる。他のＲＡＭは、入・出力用
に多数のデータ導線を持ち、その数は、システムのデー
タバスのワード長で決まる。これに対し、ＲＯＭは、出
力データ導線の数がデータバスの線数と同じになるよう
に、構成されるのが一般的である。ＲＯＭは、ワード単
位でプログラムされ、同様に読み出される。
データ導線が１本ずつ（または、１本の入・出力複合導
線）しかない。このようなＲＡＭに対する読み書きは、
一度に１ビットで行われる。他のＲＡＭは、入・出力用
に多数のデータ導線を持ち、その数は、システムのデー
タバスのワード長で決まる。これに対し、ＲＯＭは、出
力データ導線の数がデータバスの線数と同じになるよう
に、構成されるのが一般的である。ＲＯＭは、ワード単
位でプログラムされ、同様に読み出される。
【００１２】半導体のＲＡＭでは、各セルへの情報の記
憶は、コンデンサの充電または双安定フリップフロップ
回路の状態設定の何れかによって行われる。何れの方式
でも、電力が断たれると、セル上の情報は破壊される。
したがって、このようなメモリは、揮発性メモリと呼ば
れる。半導体ＲＡＭのセルにデータを記憶するのにコン
デンサの電荷を用いる場合、漏れ電流により電荷が数ミ
リ秒で取り去られるため、電荷を周期的にリフレッシュ
する必要がある。このような記憶メカニズムに基づく揮
発性メモリは、ダイナミックＲＡＭまたはＤＲＡＭとし
て公知である。
憶は、コンデンサの充電または双安定フリップフロップ
回路の状態設定の何れかによって行われる。何れの方式
でも、電力が断たれると、セル上の情報は破壊される。
したがって、このようなメモリは、揮発性メモリと呼ば
れる。半導体ＲＡＭのセルにデータを記憶するのにコン
デンサの電荷を用いる場合、漏れ電流により電荷が数ミ
リ秒で取り去られるため、電荷を周期的にリフレッシュ
する必要がある。このような記憶メカニズムに基づく揮
発性メモリは、ダイナミックＲＡＭまたはＤＲＡＭとし
て公知である。
【００１３】フリップフロップの状態を設定することに
よってデータが記憶される（書き込まれる）場合、電力
がセルに接続されている限り（そして、フリップフロッ
プが別の書き込み信号によりリセットされない限り）、
データが保持される。このようなセルで構成されたＲＡ
Ｍは、スタティックＲＡＭまたはＳＲＡＭとして公知で
ある。揮発性のＲＡＭは、電池バックアップが備えられ
ていれば不揮発性として扱うことができる。ＤＲＡＭや
ＳＲＡＭの中には、この方式を実施しやすいように電池
と共にパッケージ化されるものもある。
よってデータが記憶される（書き込まれる）場合、電力
がセルに接続されている限り（そして、フリップフロッ
プが別の書き込み信号によりリセットされない限り）、
データが保持される。このようなセルで構成されたＲＡ
Ｍは、スタティックＲＡＭまたはＳＲＡＭとして公知で
ある。揮発性のＲＡＭは、電池バックアップが備えられ
ていれば不揮発性として扱うことができる。ＤＲＡＭや
ＳＲＡＭの中には、この方式を実施しやすいように電池
と共にパッケージ化されるものもある。
【００１４】電力が断たれたときでも情報を保持するよ
うなメモリデバイスを使用することが望ましいことがよ
くある。磁気媒体が、そのような不揮発性記憶装置を提
供する。さらに、この特性を備えた半導体メモリもいろ
いろ開発された。現在では、このような不揮発性メモリ
は、全てＲＯＭと言ってよい。これらのメモリは、デー
タを入れることはできるが、プログラム処理手順が、Ｒ
ＯＭの種類ごとに異なる。
うなメモリデバイスを使用することが望ましいことがよ
くある。磁気媒体が、そのような不揮発性記憶装置を提
供する。さらに、この特性を備えた半導体メモリもいろ
いろ開発された。現在では、このような不揮発性メモリ
は、全てＲＯＭと言ってよい。これらのメモリは、デー
タを入れることはできるが、プログラム処理手順が、Ｒ
ＯＭの種類ごとに異なる。
【００１５】不揮発性メモリの最初のグループは、デー
タが製造中に書き込まれ、利用者が後から書き換えるこ
とができないようなＲＯＭである。これらのデバイスは
マスクＲＯＭ（あるいは単に、ＲＯＭ）として公知であ
る。次の範疇に属するのは、データを利用者が書き込め
るメモリ（ユーザプログラマブルＲＯＭ）である。この
種の最初の例は、プログラマブルＲＯＭまたはＰＲＯＭ
として公知であり、データを一回だけメモリに書き込む
ことができる。その他のタイプのＲＯＭでは、データを
書き込むだけでなく、消去も可能である。消去可能なＲ
ＯＭには、データを消去するために、セルを強い紫外線
光にさらす必要がある種類のものがある。これらのＲＯ
Ｍは、イレーザブル・プログラマブルＲＯＭまたはＥＰ
ＲＯＭと言われる。最後の種類は、データのメモリへの
書き込みだけでなく消去も電気的に可能で、ＥＥＰＲＯ
Ｍと言う。ＥＰＲＯＭもＥＥＰＲＯＭもデータの書き込
みに要する時間は、ＲＡＭの書き込み動作に要する時間
より、はるかに長い。この結果、現在は、どの種類のＲ
ＯＭも、完全に機能するＲＡＭデバイスの範疇に入れる
ことはできない。
タが製造中に書き込まれ、利用者が後から書き換えるこ
とができないようなＲＯＭである。これらのデバイスは
マスクＲＯＭ（あるいは単に、ＲＯＭ）として公知であ
る。次の範疇に属するのは、データを利用者が書き込め
るメモリ（ユーザプログラマブルＲＯＭ）である。この
種の最初の例は、プログラマブルＲＯＭまたはＰＲＯＭ
として公知であり、データを一回だけメモリに書き込む
ことができる。その他のタイプのＲＯＭでは、データを
書き込むだけでなく、消去も可能である。消去可能なＲ
ＯＭには、データを消去するために、セルを強い紫外線
光にさらす必要がある種類のものがある。これらのＲＯ
Ｍは、イレーザブル・プログラマブルＲＯＭまたはＥＰ
ＲＯＭと言われる。最後の種類は、データのメモリへの
書き込みだけでなく消去も電気的に可能で、ＥＥＰＲＯ
Ｍと言う。ＥＰＲＯＭもＥＥＰＲＯＭもデータの書き込
みに要する時間は、ＲＡＭの書き込み動作に要する時間
より、はるかに長い。この結果、現在は、どの種類のＲ
ＯＭも、完全に機能するＲＡＭデバイスの範疇に入れる
ことはできない。
【００１６】
【発明が解決しようとする課題】ビデオＲＡＭやマルチ
ポートＲＡＭを含め、基本的なメモリ構成アーキテクチ
ャ（概念構造）に基づく変形が、数多く開発された。同
一チップ上でメモリと論理回路とを組み合わせるアーキ
テクチャは、ますます一般的になりつつある。しかし、
半導体メモリ開発の主流は、記憶密度を増し、ビット単
価を下げることである。したがって、ビット記憶密度を
更に高め、ビット単価を一層下げる方法及び構造を得る
ことが望ましい。
ポートＲＡＭを含め、基本的なメモリ構成アーキテクチ
ャ（概念構造）に基づく変形が、数多く開発された。同
一チップ上でメモリと論理回路とを組み合わせるアーキ
テクチャは、ますます一般的になりつつある。しかし、
半導体メモリ開発の主流は、記憶密度を増し、ビット単
価を下げることである。したがって、ビット記憶密度を
更に高め、ビット単価を一層下げる方法及び構造を得る
ことが望ましい。
【００１７】
【課題を解決するための手段】以上概観した問題点は、
各メモリセルに多値記憶機構を用いたメモリ回路によっ
て大部分解決される。一の実施例において、本発明のメ
モリ回路は、メモリセルアレイ及びデータ検出モジュー
ルを備える。メモリセルアレイは、該アレイの各行に対
して第１のワード線と第２のワード線と第３のワード線
とを有し、且つ該アレイの各列に対して第１のデータ線
と第２のデータ線とを有する。各セルは、それが属する
行と列のワード線とデータ線とに接続される。各セル
は、第１、第２および第３のトランジスタ、およびコン
デンサを含む。第１のトランジスタは、第１のワード線
に接続された第１のゲート、第１の蓄積電荷を有するフ
ローティングゲート、第１のデータ線に接続された第１
のソース、および第１のドレインを有する。第２のトラ
ンジスタは、第１のドレインに接続された第２のゲー
ト、第２のワード線に接続された第２のソース、及び第
２のドレインを有する。第３のトランジスタは、第３の
ワード線に接続された第３のゲート、第２のドレインに
接続された第３のソース、及び第２のデータ線に接続さ
れた第３のドレインを有する。コンデンサは、接地と第
３のソースとの間に接続される。第２のワード線が活性
で、且つ第３のワード線が不活性な場合、コンデンサ
は、第２の蓄積電荷を保持する。第２のゲートは、第１
のワード線が不活性な場合、コンデンサ第３の蓄積電荷
を有する。
各メモリセルに多値記憶機構を用いたメモリ回路によっ
て大部分解決される。一の実施例において、本発明のメ
モリ回路は、メモリセルアレイ及びデータ検出モジュー
ルを備える。メモリセルアレイは、該アレイの各行に対
して第１のワード線と第２のワード線と第３のワード線
とを有し、且つ該アレイの各列に対して第１のデータ線
と第２のデータ線とを有する。各セルは、それが属する
行と列のワード線とデータ線とに接続される。各セル
は、第１、第２および第３のトランジスタ、およびコン
デンサを含む。第１のトランジスタは、第１のワード線
に接続された第１のゲート、第１の蓄積電荷を有するフ
ローティングゲート、第１のデータ線に接続された第１
のソース、および第１のドレインを有する。第２のトラ
ンジスタは、第１のドレインに接続された第２のゲー
ト、第２のワード線に接続された第２のソース、及び第
２のドレインを有する。第３のトランジスタは、第３の
ワード線に接続された第３のゲート、第２のドレインに
接続された第３のソース、及び第２のデータ線に接続さ
れた第３のドレインを有する。コンデンサは、接地と第
３のソースとの間に接続される。第２のワード線が活性
で、且つ第３のワード線が不活性な場合、コンデンサ
は、第２の蓄積電荷を保持する。第２のゲートは、第１
のワード線が不活性な場合、コンデンサ第３の蓄積電荷
を有する。
【００１８】データ検出モジュールは、第１および第２
のデータ線に接続され、第２のワード線が活性のとき前
記第３のワード線が活性化された場合に前記の第２の電
荷を検出するように構成される。さらに、データ検出モ
ジュールは、第３のワード線が活性のとき第２のワード
線を不活性にした場合に第２のトランジスタを流れる電
流を検出することにより前記の第３の電荷を検出するよ
うに構成される。さらに、データ検出モジュールは、前
記第１のデータ線が不活性のときに、第１のワード線が
活性化され、次いで第１のデータ線が活性化され、且つ
該第１のデータ線の活性化から所定の期間の後に第１の
ワード線を不活性化した場合に、第２のゲートに第４の
電荷を蓄積することにより前記の第１の電荷を検出する
ように構成される。第４の電荷は、第３のワード線が活
性で第２のワード線が不活性化されたときに第２のトラ
ンジスタを流れる電流を検出することにより検出され
る。データ検出モジュールは、蓄積された電荷量によっ
て表される状態の判断を行う。付加的な論理状態を用い
て付加的な情報ビットを表すことができるので、本発明
のメモリ回路においては、各メモリセルに記憶するビッ
ト数を増やすことにより、記憶密度を高めてビット単価
を下げることが可能となる。
のデータ線に接続され、第２のワード線が活性のとき前
記第３のワード線が活性化された場合に前記の第２の電
荷を検出するように構成される。さらに、データ検出モ
ジュールは、第３のワード線が活性のとき第２のワード
線を不活性にした場合に第２のトランジスタを流れる電
流を検出することにより前記の第３の電荷を検出するよ
うに構成される。さらに、データ検出モジュールは、前
記第１のデータ線が不活性のときに、第１のワード線が
活性化され、次いで第１のデータ線が活性化され、且つ
該第１のデータ線の活性化から所定の期間の後に第１の
ワード線を不活性化した場合に、第２のゲートに第４の
電荷を蓄積することにより前記の第１の電荷を検出する
ように構成される。第４の電荷は、第３のワード線が活
性で第２のワード線が不活性化されたときに第２のトラ
ンジスタを流れる電流を検出することにより検出され
る。データ検出モジュールは、蓄積された電荷量によっ
て表される状態の判断を行う。付加的な論理状態を用い
て付加的な情報ビットを表すことができるので、本発明
のメモリ回路においては、各メモリセルに記憶するビッ
ト数を増やすことにより、記憶密度を高めてビット単価
を下げることが可能となる。
【００１９】本発明は、広く、多値記憶機構を用いるメ
モリセルを考察する。本発明のメモリセルは、第１、第
２および第３のトランジスタ、およびコンデンサを備え
る。第１のトランジスタは、第１のゲート、フローティ
ングゲート、第１のソース、および第１のドレインを有
する。フローティングゲートは、第１の電荷を蓄える。
第１のゲートは第１のワード線に接続され、第１のソー
スは第１のデータ線に接続される。第２のトランジスタ
は、第２のゲート、第２のソース、及び第２のドレイン
を有する。第２のゲートは、第１のドレインに接続さ
れ、第２のソースは第２のワード線に接続される。第３
のトランジスタは、第３のゲート、第３のソース、及び
第３のドレインを有する。第３のゲートは第３のワード
線に接続され、第３のソースは第２のドレインに接続さ
れ、且つ第３のドレインは第２のデータ線に接続され
る。コンデンサは、所定の電位と第３のソースとの間に
接続される。メモリセルは、第２のソースと第２のワー
ド線との間に接続されたダイオードをさらに、備え、第
２のワード線が第２のソースより高電位の場合の電流
を、このダイオードにより阻止する。
モリセルを考察する。本発明のメモリセルは、第１、第
２および第３のトランジスタ、およびコンデンサを備え
る。第１のトランジスタは、第１のゲート、フローティ
ングゲート、第１のソース、および第１のドレインを有
する。フローティングゲートは、第１の電荷を蓄える。
第１のゲートは第１のワード線に接続され、第１のソー
スは第１のデータ線に接続される。第２のトランジスタ
は、第２のゲート、第２のソース、及び第２のドレイン
を有する。第２のゲートは、第１のドレインに接続さ
れ、第２のソースは第２のワード線に接続される。第３
のトランジスタは、第３のゲート、第３のソース、及び
第３のドレインを有する。第３のゲートは第３のワード
線に接続され、第３のソースは第２のドレインに接続さ
れ、且つ第３のドレインは第２のデータ線に接続され
る。コンデンサは、所定の電位と第３のソースとの間に
接続される。メモリセルは、第２のソースと第２のワー
ド線との間に接続されたダイオードをさらに、備え、第
２のワード線が第２のソースより高電位の場合の電流
を、このダイオードにより阻止する。
【００２０】
【発明の実施の形態】図１は、多値記憶機構のメモリセ
ルを用いるメモリアーキテクチャを例示する。この実施
形態において、メモリ１００は、チップ回路を包囲し、
当該回路を電磁雑音から遮蔽する接地平面１０２を有す
る。メモリ１００は、アドレスデコーダ及びリフレッシ
ュ制御ユニット１０６において、チップイネーブル信
号、読取り／書込み信号、及びｒビットのアドレス信号
を受信する。チップイネーブル信号が活性化され、読取
り／書込み信号が読取りを示している時の動作では、ア
ドレスデコーダ及びリフレッシュ制御ユニット１０６
は、２r 本のメモリセル行の１つに付随するワード線を
活性化する。ワード線が、以下に記載される様に制御さ
れると、対応するメモリセル行が読み取られ及びリフレ
ッシュされ得る。同様に、対応するメモリセル行に書込
みされる。
ルを用いるメモリアーキテクチャを例示する。この実施
形態において、メモリ１００は、チップ回路を包囲し、
当該回路を電磁雑音から遮蔽する接地平面１０２を有す
る。メモリ１００は、アドレスデコーダ及びリフレッシ
ュ制御ユニット１０６において、チップイネーブル信
号、読取り／書込み信号、及びｒビットのアドレス信号
を受信する。チップイネーブル信号が活性化され、読取
り／書込み信号が読取りを示している時の動作では、ア
ドレスデコーダ及びリフレッシュ制御ユニット１０６
は、２r 本のメモリセル行の１つに付随するワード線を
活性化する。ワード線が、以下に記載される様に制御さ
れると、対応するメモリセル行が読み取られ及びリフレ
ッシュされ得る。同様に、対応するメモリセル行に書込
みされる。
【００２１】また、メモリセル１００では、双方向ゲー
ト１０４にｎ本の双方向２進データ線（Ｄ0 〜Ｄn-1 ）
が接続されている。双方向ゲート１０４は、読取り／書
込み信号を受信するように接続され、さらに多値論理信
号（Ｓ0 〜Ｓm-1 ）を伝えるｍ本のデータ経路に接続さ
れている。各データ経路は、双方向ゲート１０４又は１
組のデータ検出／ライト（書込み）モジュール１１６−
１〜１１６−ｍ（一括して、モジュール１１６と称す
る）のいずれか１つによって駆動することができる。各
モジュールは、１対のデータ線に接続される。データ線
の各対は、メモリセルの列に接続される。
ト１０４にｎ本の双方向２進データ線（Ｄ0 〜Ｄn-1 ）
が接続されている。双方向ゲート１０４は、読取り／書
込み信号を受信するように接続され、さらに多値論理信
号（Ｓ0 〜Ｓm-1 ）を伝えるｍ本のデータ経路に接続さ
れている。各データ経路は、双方向ゲート１０４又は１
組のデータ検出／ライト（書込み）モジュール１１６−
１〜１１６−ｍ（一括して、モジュール１１６と称す
る）のいずれか１つによって駆動することができる。各
モジュールは、１対のデータ線に接続される。データ線
の各対は、メモリセルの列に接続される。
【００２２】ここで、メモリ読み取り動作の例を説明す
る。アドレスビットが全てゼロで、書込み／読取り制御
線が読取り操作を示し、且つチップイネーブル信号が活
性である状況を考える。この状況の発生と同時に、アド
レスデコーダ及びリフレッシュ制御ユニット１０６が、
ワード０に対応するワード線を駆動する（即ち、「ワー
ド ０ 線」）。これにより、モジュール１１６は、セ
ル１１０−１〜１１０ｍに記憶された電荷をデータ線を
介して検出する。検出動作に続き、モジュール１１６
は、検出された電荷をｍ準位の多値論理信号（Ｓ0 〜Ｓ
m-1 ）に変換し、これらの信号は双方向デコーダ１０４
に接続される。双方向デコーダ１０４は、ｍ準位の多値
論理信号（Ｓ0 〜Ｓm-1 ）をｎ個の２進デジタル信号に
変換して、データ線Ｄ0 〜Ｄn-1 上のｎビットを駆動す
る。このようにして、各セルに記憶された多値論理状態
を読取ることができる。
る。アドレスビットが全てゼロで、書込み／読取り制御
線が読取り操作を示し、且つチップイネーブル信号が活
性である状況を考える。この状況の発生と同時に、アド
レスデコーダ及びリフレッシュ制御ユニット１０６が、
ワード０に対応するワード線を駆動する（即ち、「ワー
ド ０ 線」）。これにより、モジュール１１６は、セ
ル１１０−１〜１１０ｍに記憶された電荷をデータ線を
介して検出する。検出動作に続き、モジュール１１６
は、検出された電荷をｍ準位の多値論理信号（Ｓ0 〜Ｓ
m-1 ）に変換し、これらの信号は双方向デコーダ１０４
に接続される。双方向デコーダ１０４は、ｍ準位の多値
論理信号（Ｓ0 〜Ｓm-1 ）をｎ個の２進デジタル信号に
変換して、データ線Ｄ0 〜Ｄn-1 上のｎビットを駆動す
る。このようにして、各セルに記憶された多値論理状態
を読取ることができる。
【００２３】一の実施形態では、読取り中のセルは、読
み出し動作と同時にリフレッシュされる。図１の実施形
態では、モジュール１１６は、ｍ準位の多値論理信号
（Ｓ0〜Ｓm-1 ）を対応するｍ準位の多準位電圧信号に
変換し、セル１１０に結合されたデータ線上に送り出
す。この時、ワード０線が以下に記載するように駆動さ
れていれば、セル１１０は、そのｍ準位の多準位電圧信
号を記憶する。このようにして、セル１１０の内容は、
それらを読み出す度にリフレッシュされ得る。
み出し動作と同時にリフレッシュされる。図１の実施形
態では、モジュール１１６は、ｍ準位の多値論理信号
（Ｓ0〜Ｓm-1 ）を対応するｍ準位の多準位電圧信号に
変換し、セル１１０に結合されたデータ線上に送り出
す。この時、ワード０線が以下に記載するように駆動さ
れていれば、セル１１０は、そのｍ準位の多準位電圧信
号を記憶する。このようにして、セル１１０の内容は、
それらを読み出す度にリフレッシュされ得る。
【００２４】メモリの書込み動作も同様にして行われ
る。例えば、チップイネーブル信号が活性化されている
ときに、アドレスビットが全て０で、書込み／読取り制
御線が書込み動作を示している場合には、アドレスデコ
ーダ及びリフレッシュ制御ユニット１０６は、ワード０
線を駆動する。双方向デコーダ１０４は、双方向２進デ
ータ線Ｄ0 〜Ｄn-1 からデータを受信し、そのデータを
ｍ準位の多値論理信号に変換する。これらの多値倫理信
号は、ｍ個のデータ経路に送り出される。モジュール１
１６は、ｍ準位の多値論理信号入力を、多準位電圧信号
に変換し、選択されたセル１１０に接続されたデータ線
を駆動する。ワード０線を以下に記載するように駆動す
ることで、多準位信号が該セル１１０に記憶される。
る。例えば、チップイネーブル信号が活性化されている
ときに、アドレスビットが全て０で、書込み／読取り制
御線が書込み動作を示している場合には、アドレスデコ
ーダ及びリフレッシュ制御ユニット１０６は、ワード０
線を駆動する。双方向デコーダ１０４は、双方向２進デ
ータ線Ｄ0 〜Ｄn-1 からデータを受信し、そのデータを
ｍ準位の多値論理信号に変換する。これらの多値倫理信
号は、ｍ個のデータ経路に送り出される。モジュール１
１６は、ｍ準位の多値論理信号入力を、多準位電圧信号
に変換し、選択されたセル１１０に接続されたデータ線
を駆動する。ワード０線を以下に記載するように駆動す
ることで、多準位信号が該セル１１０に記憶される。
【００２５】アドレスデコーダ及びリフレッシュ制御ユ
ニット１０６は、所与の時間間隔内に各メモリセルの内
容を読み出し及びリフレッシュするリフレッシュ回路を
さらに含む。リフレッシュの周期動作は、多様な実施が
可能である。その１つは、チップがイネーブルでない
間、周期動作を連続的に発生させることである。この実
施方法の場合、リフレッシュ動作の時間中は、双方向デ
コーダ１０４をディスエーブルにし、モジュール１１６
をイネーブルにする。アドレスデコーダ及びリフレッシ
ュ制御ユニット１０６には、各ワード線を順次駆動する
カウンタを設けて、前記と同様の読取り及びリフレッシ
ュ動作をさせてもよい。メモリチップは、ディスエーブ
ルモードにおいて、各メモリセルを確実にリフレッシュ
するために所与の時間間隔のうち指定された割合を費や
す必要がある。
ニット１０６は、所与の時間間隔内に各メモリセルの内
容を読み出し及びリフレッシュするリフレッシュ回路を
さらに含む。リフレッシュの周期動作は、多様な実施が
可能である。その１つは、チップがイネーブルでない
間、周期動作を連続的に発生させることである。この実
施方法の場合、リフレッシュ動作の時間中は、双方向デ
コーダ１０４をディスエーブルにし、モジュール１１６
をイネーブルにする。アドレスデコーダ及びリフレッシ
ュ制御ユニット１０６には、各ワード線を順次駆動する
カウンタを設けて、前記と同様の読取り及びリフレッシ
ュ動作をさせてもよい。メモリチップは、ディスエーブ
ルモードにおいて、各メモリセルを確実にリフレッシュ
するために所与の時間間隔のうち指定された割合を費や
す必要がある。
【００２６】図２に、メモリ回路１００の一部をさらに
詳細に示す。図１に対応する回路部分には、簡単のため
同一の番号を付してある。図２は、図１の各セルを例示
するメモリセル１１０を説明する。メモリセル１１０
は、フローティングゲートトランジスタ２０２、記憶ト
ランジスタ２０４、読取りトランジスタ２０８およびコ
ンデンサ２１０を含む。さらに、ダイオード２０６を含
むことが好ましい。メモリセル１１０は、ワード線Ａ、
ＢおよびＣ、およびデータ線ＤおよびＥに接続されてい
る。ワード線ＡおよびＣがLOW で、ワード線ＢがHIGH
（または高インピーダンス）である場合、メモリセル１
１０は、記憶モードであり、トランジスタ２０２のフロ
ーティングゲートに第１の電荷、トランジスタ２０４の
ゲートに第２の電荷、そしてコンデンサ２１０に第３の
電荷が、それぞれ蓄えられ得る。
詳細に示す。図１に対応する回路部分には、簡単のため
同一の番号を付してある。図２は、図１の各セルを例示
するメモリセル１１０を説明する。メモリセル１１０
は、フローティングゲートトランジスタ２０２、記憶ト
ランジスタ２０４、読取りトランジスタ２０８およびコ
ンデンサ２１０を含む。さらに、ダイオード２０６を含
むことが好ましい。メモリセル１１０は、ワード線Ａ、
ＢおよびＣ、およびデータ線ＤおよびＥに接続されてい
る。ワード線ＡおよびＣがLOW で、ワード線ＢがHIGH
（または高インピーダンス）である場合、メモリセル１
１０は、記憶モードであり、トランジスタ２０２のフロ
ーティングゲートに第１の電荷、トランジスタ２０４の
ゲートに第２の電荷、そしてコンデンサ２１０に第３の
電荷が、それぞれ蓄えられ得る。
【００２７】これら３つの蓄積電荷を検出する過程は、
ワード線ＡをHIGHに駆動することにより開始される。こ
れにより、トランジスタ２０８が導通し、その結果、コ
ンデンサ２１０の第３の電荷をデータ線Ｅを介してモジ
ュール１１６で検出することができる。第３の電荷が検
出されると、ワード線ＢをLOW に駆動することにより、
ダイオード２０６が設けてあれば、これが通電可能とな
り、その結果、トランジスタ２０４の伝導度をデータ線
Ｅを介してモジュール１１６により検出できるようにな
る。トランジスタ２０４の伝導度は、蓄積されている第
２の電荷によって決定されるので、モジュール１１６
は、第２の電荷を決定することができる。
ワード線ＡをHIGHに駆動することにより開始される。こ
れにより、トランジスタ２０８が導通し、その結果、コ
ンデンサ２１０の第３の電荷をデータ線Ｅを介してモジ
ュール１１６で検出することができる。第３の電荷が検
出されると、ワード線ＢをLOW に駆動することにより、
ダイオード２０６が設けてあれば、これが通電可能とな
り、その結果、トランジスタ２０４の伝導度をデータ線
Ｅを介してモジュール１１６により検出できるようにな
る。トランジスタ２０４の伝導度は、蓄積されている第
２の電荷によって決定されるので、モジュール１１６
は、第２の電荷を決定することができる。
【００２８】第２の電荷の決定に続き、データ線ＤをLO
W に駆動しながら、データ線ＣをHIGHに駆動して、トラ
ンジスタ２０２を導通状態とし、結果的にトランジスタ
２０４のゲートを放電させる。トランジスタ２０２の伝
導度は、フローティングゲートに蓄積された第１の電荷
に依存する。この第１の電荷を決定するために、データ
線ＤをHIGHに駆動し、一定の期間だけトランジスタ２０
４のゲートを充電できるようにする。この期間の終了
は、ワード線ＣをLOW に駆動してトランジスタ２０２の
通電を停止させることによって仕切られる。この結果、
第４の電荷がトランジスタ２０４のゲートに蓄積され
る。この第４の電荷は、第１の電荷の量に直接関係し、
第２の電荷と同様にして検出することができ、即ち、デ
ータ線Ｅを介してトランジスタ２０４の伝導度を測定す
ることによって検出することができる。このようにし
て、モジュール１１６は、メモリセル１１０に蓄積され
た第１、第２および第３の電荷を検出することができ
る。
W に駆動しながら、データ線ＣをHIGHに駆動して、トラ
ンジスタ２０２を導通状態とし、結果的にトランジスタ
２０４のゲートを放電させる。トランジスタ２０２の伝
導度は、フローティングゲートに蓄積された第１の電荷
に依存する。この第１の電荷を決定するために、データ
線ＤをHIGHに駆動し、一定の期間だけトランジスタ２０
４のゲートを充電できるようにする。この期間の終了
は、ワード線ＣをLOW に駆動してトランジスタ２０２の
通電を停止させることによって仕切られる。この結果、
第４の電荷がトランジスタ２０４のゲートに蓄積され
る。この第４の電荷は、第１の電荷の量に直接関係し、
第２の電荷と同様にして検出することができ、即ち、デ
ータ線Ｅを介してトランジスタ２０４の伝導度を測定す
ることによって検出することができる。このようにし
て、モジュール１１６は、メモリセル１１０に蓄積され
た第１、第２および第３の電荷を検出することができ
る。
【００２９】モジュール１１６は、検出した第１、第２
および第３の電荷のデジタル表現を決定し、読取り動作
の場合は、検出した値の多準位デジタル信号表現を双方
向デコーダ１０４に出力する。各読取り動作の後のリフ
レッシュ動作では、第２および第３の電荷は、メモリセ
ル１１０に再び蓄積しなければならない。そのために
は、ワード線ＢをLOW に駆動しながら、ワード線Ａおよ
びＣをHIGHに駆動し、且つモジュール１１６により、デ
ータ線Ｅを介してトランジスタ２０４の伝導度を計測し
ながら、データ線Ｄにある電圧を加える。データ線Ｄの
電圧レベルは、トランジスタ２０４のゲートに所望の第
２の電荷量（計測される伝導度によって決定される）が
蓄積されるまで調節する。次に、ワード線ＣをLOW と
し、ワード線ＢをHIGHとする。そして、モジュール１１
６によりコンデンサ２１０を充電して行き、コンデンサ
２１０に所望の第３の電荷を蓄積するのに必要な電位と
なったらワード線ＡをLOW とする。このように第２およ
び第３の電荷がリフレッシュされて、メモリセル１１０
は記憶モードに戻る。
および第３の電荷のデジタル表現を決定し、読取り動作
の場合は、検出した値の多準位デジタル信号表現を双方
向デコーダ１０４に出力する。各読取り動作の後のリフ
レッシュ動作では、第２および第３の電荷は、メモリセ
ル１１０に再び蓄積しなければならない。そのために
は、ワード線ＢをLOW に駆動しながら、ワード線Ａおよ
びＣをHIGHに駆動し、且つモジュール１１６により、デ
ータ線Ｅを介してトランジスタ２０４の伝導度を計測し
ながら、データ線Ｄにある電圧を加える。データ線Ｄの
電圧レベルは、トランジスタ２０４のゲートに所望の第
２の電荷量（計測される伝導度によって決定される）が
蓄積されるまで調節する。次に、ワード線ＣをLOW と
し、ワード線ＢをHIGHとする。そして、モジュール１１
６によりコンデンサ２１０を充電して行き、コンデンサ
２１０に所望の第３の電荷を蓄積するのに必要な電位と
なったらワード線ＡをLOW とする。このように第２およ
び第３の電荷がリフレッシュされて、メモリセル１１０
は記憶モードに戻る。
【００３０】３つの蓄積電荷の書込み過程は、第１の電
荷の蓄積から始まる。ワード線ＣをHIGH、データ線Ｄを
LOW として、トランジスタ２０２内のトンネル効果酸化
物に高電界を形成する。これにより、フローティングゲ
ートが負に充電される。平衡状態に達すると、ワード線
ＣをLOW とし、データ線ＤをHIGHとして、トンネル効果
酸化物の電界を所定の時間量だけ逆にする。これによ
り、フローティングゲートに所望の電荷量を残すのに必
要な量だけ、フローティングゲートの電荷を放電するこ
とができる。次いで、前述のように第２および第３の電
荷の蓄積が起こりうる。具体的には、ワード線ＢをLOW
に駆動しながら、ワード線ＡおよびＣをHIGHとし、且つ
モジュール１１６により、データ線Ｅを介してトランジ
スタ２０４の伝導度を計測しながら、データ線Ｄにある
電圧を加える。データ線Ｄの電圧レベルは、トランジス
タ２０４のゲートに所望の第２の電荷量（計測される伝
導度によって決定される）が蓄積されるまで調節する。
次に、ワード線ＣをLOW とし、ワード線ＢをHIGHとす
る。そして、モジュール１１６によりコンデンサ２１０
を充電して行き、コンデンサ２１０に所望の第３の電荷
を蓄積するのに必要な電位となったらワード線ＡをLOW
とする。このようにして、メモリセル１１０は、所望す
る第１、第２および第３の電荷を保持して記憶モードと
なる。
荷の蓄積から始まる。ワード線ＣをHIGH、データ線Ｄを
LOW として、トランジスタ２０２内のトンネル効果酸化
物に高電界を形成する。これにより、フローティングゲ
ートが負に充電される。平衡状態に達すると、ワード線
ＣをLOW とし、データ線ＤをHIGHとして、トンネル効果
酸化物の電界を所定の時間量だけ逆にする。これによ
り、フローティングゲートに所望の電荷量を残すのに必
要な量だけ、フローティングゲートの電荷を放電するこ
とができる。次いで、前述のように第２および第３の電
荷の蓄積が起こりうる。具体的には、ワード線ＢをLOW
に駆動しながら、ワード線ＡおよびＣをHIGHとし、且つ
モジュール１１６により、データ線Ｅを介してトランジ
スタ２０４の伝導度を計測しながら、データ線Ｄにある
電圧を加える。データ線Ｄの電圧レベルは、トランジス
タ２０４のゲートに所望の第２の電荷量（計測される伝
導度によって決定される）が蓄積されるまで調節する。
次に、ワード線ＣをLOW とし、ワード線ＢをHIGHとす
る。そして、モジュール１１６によりコンデンサ２１０
を充電して行き、コンデンサ２１０に所望の第３の電荷
を蓄積するのに必要な電位となったらワード線ＡをLOW
とする。このようにして、メモリセル１１０は、所望す
る第１、第２および第３の電荷を保持して記憶モードと
なる。
【００３１】図３は、モジュール１１６の一実施例を示
す。モジュール１１６は、リード／ライト制御器３０
２、データ線マルチプレクサ３０４、帰還回路３０６、
Ａ／Ｄ兼Ｄ／Ａ双方向変換器３０８、Ａ／Ｄ変換器３１
０、およびＤ／Ａ変換器３１２を含む。読取りサイクル
期間中は、ワード線ＡをHIGHとして、双方向変換器３０
８が、コンデンサ２１０の電荷を検出できるようにす
る。双方向変換器３０８は、基準電圧Ｖref0〜ＶrefL-1
を受け取って、コンデンサ２１０の電荷によって表され
る論理状態のデジタル表現を決定する。この実施例で
は、Ｌ個の可能な論理状態が許されている。このデジタ
ル表現がリード／ライト制御器３０２に送られる。次
に、ワード線ＢをLOW として、Ａ／Ｄ変換器３１０がト
ランジスタ２０４を通る電流を検出できるようにする。
Ａ／Ｄ変換器３１０は、基準電流Ｉref0〜ＩrefL-1を受
信して、トランジスタ２０４のゲートの電荷によって表
される論理状態のデジタル表現を決定する。この実施例
では、Ｌ個の可能な論理状態が許されるが、Ｌ以外の数
を用いてもよい。このデジタル表現は、リード／ライト
制御器３０２に送られる。すると、リード／ライト制御
器３０２は、ワード線ＣがHIGHに駆動されている間、マ
ルチプレクサ３０４をＶSSへと切り替えることにより、
データ線ＤをLOW にする。続いて、リード／ライト制御
器３０２は、ワード線ＣがLOW になる前に、一定の時間
量だけマルチプレクサ３０４をＶDDに切り替えてデータ
線ＤをHIGHにする。これにより、トランジスタ２０４の
ゲートの電荷が、放電され、トランジスタ２０２のフロ
ーティングゲートの電荷によって置換される。次に、Ａ
／Ｄ変換器３１０が、トランジスタ２０４のゲートの電
荷のデジタル表現を再び決定して、その決定内容をリー
ド／ライト制御器３０２に送る。リード／ライト制御器
３０２は、送られたデジタル表現をそれぞれラッチし、
メモリセル１１０の全体としての論理状態を決定して、
双方向デコーダ１０４に出力する。
す。モジュール１１６は、リード／ライト制御器３０
２、データ線マルチプレクサ３０４、帰還回路３０６、
Ａ／Ｄ兼Ｄ／Ａ双方向変換器３０８、Ａ／Ｄ変換器３１
０、およびＤ／Ａ変換器３１２を含む。読取りサイクル
期間中は、ワード線ＡをHIGHとして、双方向変換器３０
８が、コンデンサ２１０の電荷を検出できるようにす
る。双方向変換器３０８は、基準電圧Ｖref0〜ＶrefL-1
を受け取って、コンデンサ２１０の電荷によって表され
る論理状態のデジタル表現を決定する。この実施例で
は、Ｌ個の可能な論理状態が許されている。このデジタ
ル表現がリード／ライト制御器３０２に送られる。次
に、ワード線ＢをLOW として、Ａ／Ｄ変換器３１０がト
ランジスタ２０４を通る電流を検出できるようにする。
Ａ／Ｄ変換器３１０は、基準電流Ｉref0〜ＩrefL-1を受
信して、トランジスタ２０４のゲートの電荷によって表
される論理状態のデジタル表現を決定する。この実施例
では、Ｌ個の可能な論理状態が許されるが、Ｌ以外の数
を用いてもよい。このデジタル表現は、リード／ライト
制御器３０２に送られる。すると、リード／ライト制御
器３０２は、ワード線ＣがHIGHに駆動されている間、マ
ルチプレクサ３０４をＶSSへと切り替えることにより、
データ線ＤをLOW にする。続いて、リード／ライト制御
器３０２は、ワード線ＣがLOW になる前に、一定の時間
量だけマルチプレクサ３０４をＶDDに切り替えてデータ
線ＤをHIGHにする。これにより、トランジスタ２０４の
ゲートの電荷が、放電され、トランジスタ２０２のフロ
ーティングゲートの電荷によって置換される。次に、Ａ
／Ｄ変換器３１０が、トランジスタ２０４のゲートの電
荷のデジタル表現を再び決定して、その決定内容をリー
ド／ライト制御器３０２に送る。リード／ライト制御器
３０２は、送られたデジタル表現をそれぞれラッチし、
メモリセル１１０の全体としての論理状態を決定して、
双方向デコーダ１０４に出力する。
【００３２】書込みサイクルの期間中、リード／ライト
制御器３０２は、メモリセル１１０に対する全としての
論理状態を受信する。この全体としての論理状態は、ト
ランジスタ２０２のフローティングゲート、トランジス
タ２０４のゲート、およびコンデンサ２１０に対応する
所望の第１、第２および第３の電荷へと分解される。ワ
ード線Ｃが高いプログラム電圧に駆動されると、リード
／ライト制御器３０２は、マルチプレクサ３０４を用い
て、データ線ＤをLOW （即ち、ＶSS）とすることによ
り、負の電荷がフローティングゲートに蓄積できるよう
にする。次に、フローティングゲートの電荷が所望の第
１の電荷に等しくなるのに必要な時間量だけ、リード／
ライト制御器３０２がマルチプレクサ３０４をプログラ
ム電圧に切り替えると共にワード線ＣをLOW とする。次
に、ワード線ＢをLOW に保ちながら、ワード線Ａおよび
ＣをHIGHにする。リード／ライト制御器３０２が、マル
チプレクサ３０４を帰還回路３０６からの出力信号の側
に切り替える。Ｄ／Ａ変換器３１２が、所望の電流に設
定し、帰還回路３０６が、トランジスタ２０４のゲート
を充電し始め、所望の第２の電荷に達するようにする。
ワード線ＣをLOW 、ワード線ＢをHIGHにする。そして、
双方向変換器３０８で、所望の第３の電荷となるまでコ
ンデンサ２１０を充電して、ワード線ＡをLOW にする。
制御器３０２は、メモリセル１１０に対する全としての
論理状態を受信する。この全体としての論理状態は、ト
ランジスタ２０２のフローティングゲート、トランジス
タ２０４のゲート、およびコンデンサ２１０に対応する
所望の第１、第２および第３の電荷へと分解される。ワ
ード線Ｃが高いプログラム電圧に駆動されると、リード
／ライト制御器３０２は、マルチプレクサ３０４を用い
て、データ線ＤをLOW （即ち、ＶSS）とすることによ
り、負の電荷がフローティングゲートに蓄積できるよう
にする。次に、フローティングゲートの電荷が所望の第
１の電荷に等しくなるのに必要な時間量だけ、リード／
ライト制御器３０２がマルチプレクサ３０４をプログラ
ム電圧に切り替えると共にワード線ＣをLOW とする。次
に、ワード線ＢをLOW に保ちながら、ワード線Ａおよび
ＣをHIGHにする。リード／ライト制御器３０２が、マル
チプレクサ３０４を帰還回路３０６からの出力信号の側
に切り替える。Ｄ／Ａ変換器３１２が、所望の電流に設
定し、帰還回路３０６が、トランジスタ２０４のゲート
を充電し始め、所望の第２の電荷に達するようにする。
ワード線ＣをLOW 、ワード線ＢをHIGHにする。そして、
双方向変換器３０８で、所望の第３の電荷となるまでコ
ンデンサ２１０を充電して、ワード線ＡをLOW にする。
【図１】 本発明による多値記憶機構を用いた半導体メ
モリアーキテクチャのブロック図である。
モリアーキテクチャのブロック図である。
【図２】 本発明によるメモリセルの機能を説明するブ
ロック図である。
ロック図である。
【図３】 データ検出／ライトモジュールの一実施例を
示すブロック図である。
示すブロック図である。
Claims (20)
- 【請求項１】 多値記憶機構を用いるメモリセルであっ
て、前記メモリセルは、 第１のゲートとフローティングゲートと第１のソースと
第１のドレインとを有し、前記第１のゲートが第１のワ
ード線に接続され、前記フローティングゲートが第１の
電荷を蓄積するように構成され、且つ前記第１のソース
が第１のデータ線に接続された第１のトランジスタ；第
２のゲートと第２のソースと第２のドレインとを有し、
前記第２のゲートが前記第１のドレインに接続され、且
つ前記第２のソースが第２のワード線に接続された第２
のトランジスタ；第３のゲートと第３のソースと第３の
ドレインとを有し、前記第３のゲートが第３のワード線
に接続され、前記第３のソースが前記第２のドレインに
接続され、且つ前記第３のドレインが第２のデータ線に
接続された第３のトランジスタ；および、 所定の電位と前記第３のソースとの間に接続されたコン
デンサ；を備えたメモリセル。 - 【請求項２】 前記第２のソースと前記第２のワード線
との間に接続され、前記第２のワード線が前記第２のソ
ースを超える電位を有する場合には電流を阻止する向き
に接続されたダイオードをさらに備えた請求項１記載の
メモリセル。 - 【請求項３】 前記第３のワード線が不活性で、且つ前
記第２のワード線が活性であるときに、前記コンデンサ
が、第２の電荷を保持するように構成された請求項１記
載のメモリセル。 - 【請求項４】 前記第１のワード線が不活性な場合に、
前記第２のゲートが、第３の電荷を蓄積するように構成
された請求項３記載のメモリセル。 - 【請求項５】 前記第１のデータ線が不活性であるとき
に、前記第１のワード線が活性化され、次いで前記第１
のデータ線が活性化され、そして、前記第１のデータ線
の活性化から所定の期間の後に、前記第１のワード線を
不活性化した場合に、前記第２のゲートが第４の電荷を
蓄積するように構成された請求項４記載のメモリセル。 - 【請求項６】 前記第２のワード線が活性のとき前記第
３のワード線を活性化した場合に、前記第２の電荷が、
前記第２のデータ線を介して検出される請求項４記載の
メモリセル。 - 【請求項７】 前記第３のワード線が活性のとき前記第
２のワード線を不活性にした場合に、前記第２のトラン
ジスタを流れる電流を検出することにより、前記第３の
電荷が検出される請求項４記載のメモリセル。 - 【請求項８】 前記第４の電荷を検出することにより、
前記第１の電荷を検出する請求項５記載のメモリセルで
あって、ここで第４の電荷は、前記第３のワード線が活
性であるときに前記第２のワード線を不活性にした場合
に前記第２のトランジスタを通る電流を検出することに
より検出される、請求項５記載のメモリセル。 - 【請求項９】 メモリセルアレイとデータ検出モジュー
ルを備えたメモリ回路であって、 前記メモリセルアレイは、該アレイの各行に対して第１
のワード線と第２のワード線と第３のワード線とを有
し、且つ該アレイの各列に対して第１のデータ線と第２
のデータ線とを有し、該アレイの各セルは、関係付けら
れた行とセルとを有し、且つ、該アレイの各セルが、 第１のゲートとフローティングゲートと第１のソースと
第１のドレインとを有し、前記第１のゲートが第１のワ
ード線に接続され、前記フローティングゲートが第１の
電荷を蓄積するように構成され、且つ前記第１のソース
が第１のデータ線に接続された第１のトランジスタ；第
２のゲートと第２のソースと第２のドレインとを有し、
前記第２のゲートが前記第１のドレインに接続され、且
つ前記第２のソースが第２のワード線に接続された第２
のトランジスタ；第３のゲートと第３のソースと第３の
ドレインとを有し、前記第３のゲートが第３のワード線
に接続され、前記第３のソースが前記第２のドレインに
接続され、且つ前記第３のドレインが第２のデータ線に
接続された第３のトランジスタ；および所定の電位と前
記第３のソースとの間に接続され、前記第２のワード線
が活性で前記第３のワード線が不活性のとき第２の電荷
を保持するように構成されたコンデンサ；を含み、 前記第１のワード線が不活性のとき前記第２のゲートは
第３の電荷を保持するように構成され、さらに、 前記データ検出モジュールは、前記の第１および第２の
データ線に接続され、前記モジュールは、前記第２のワ
ード線が活性のとき前記第３のワード線が活性化された
場合に前記第２の電荷を検出するように構成され、 前記モジュールは、さらに、前記第３のワード線が活性
のとき前記第２のワード線を不活性にした場合に前記第
２のトランジスタを流れる電流を検出することにより前
記第３の電荷を検出するように構成され、 前記モジュールは、前記第１のデータ線が不活性のとき
に前記第１のワード線が活性化され、次いで前記第１の
データ線が活性化され、且つ前記第１のデータ線の活性
化から所定の期間の後に、前記第１のワード線を不活性
として、前記第２のゲートに第４の電荷を蓄積すること
により前記第１の電荷を検出するようにさらに構成さ
れ、ここで前記第４の電荷は、前記第３のワード線が活
性のときに前記第２のワード線が不活性化されたときに
前記第２のトランジスタを流れる電流を検出することに
より検出される、メモリ回路。 - 【請求項１０】 前記データ検出モジュールが、前記の
第１、第２および第３の電荷によって表されるデジタル
信号を判断するようにさらに構成された請求項９記載の
メモリ回路。 - 【請求項１１】 前記データ検出モジュールが、前記第
１のワード線が活性のときに、前記第１のデータ線に、
ある電圧を加えることにより前記第３の電荷をリフレッ
シュするようにさらに構成された請求項１０記載のメモ
リ回路。 - 【請求項１２】 前記第２のワード線が活性で且つ前記
第３のワード線が活性のときに、前記第２のデータ線
に、ある電圧を加えることにより前記第２の電荷をリフ
レッシュするように構成された請求項１０記載のメモリ
回路。 - 【請求項１３】 アドレス信号の受信に応じて、前記の
第１、第２および第３のワード線の活性化および不活性
化を行うことにより、前記データ検出モジュールが前記
第１の電荷、前記第２の電荷および前記第３の電荷を検
出するように構成されたアドレスデコーダをさらに含む
請求項９記載のメモリ回路。 - 【請求項１４】 アドレス信号の受信に応じて、前記の
第１、第２および第３のワード線の活性化および不活性
化を行うことにより、前記データ検出モジュールが前記
第２の電荷および前記第３の電荷の検出ならびにリフレ
ッシュをするように構成されたアドレスデコーダをさら
に含む請求項９記載のメモリ回路。 - 【請求項１５】 請求項９記載のメモリ回路であって、
書込み動作の間にｎ桁の２進データビットをｍ個の論理
信号に変換するように構成された双方向デコーダをさら
に備え、前記論理信号の各々は、複数の異なるデジタル
値の１つを有し、前記双方向デコーダは、読取り動作の
間に、各々が前記の異なるデジタル値の１つを有すると
ころのｍ個の論理信号をｎ桁のデータビットに変換する
ようにさらに構成されている、請求項９記載のメモリ回
路。 - 【請求項１６】 前記データ検出モジュールが、 前記双方向デコーダから前記論理信号の１つを受信する
ように接続されたリード／ライト制御器；および前記リ
ード／ライト制御器に接続され、書込み動作中は前記第
２のデータ線を駆動し、且つ読取り動作中は前記第３の
電荷を検出するように構成された双方向Ａ／Ｄ変換器；
を含む請求項１５記載のメモリ回路。 - 【請求項１７】 前記データ検出モジュールが、前記リ
ード／ライト制御器に接続され、且つ、これに応答し
て、プログラム電圧、高電圧および低電圧で前記第１の
データ線を駆動するように構成されたマルチプレクサを
さらに含む請求項１６記載のメモリ回路。 - 【請求項１８】 前記データ検出モジュールが、所望の
電流値を受信し且つ前記第２のトランジスタを流れる前
記電流を検出するように接続された帰還回路をさらに含
み、前記帰還回路は、前記の受信および検出に応じて帰
還信号を前記マルチプレクサに与えるように構成され、
これに応じて前記マルチプレクサが、前記第１のデータ
線を前記帰還信号で駆動するようにさらに構成されてい
る、請求項１７記載のメモリ回路。 - 【請求項１９】 前記データ検出モジュールが、 前記双方向デコーダから前記論理信号の１つを受信する
ように接続されたリード／ライト制御器；および前記リ
ード／ライト制御器に接続され、読取り動作中に前記第
２のトランジスタを流れる前記電流を検出するように構
成されたＡ／Ｄ変換器；を含む請求項１５記載のメモリ
回路。 - 【請求項２０】 前記データ検出モジュールが、前記所
望の電流値を前記帰還回路に与えるように接続されたＤ
／Ａ変換器をさらに含む請求項１５記載のメモリ回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/865,470 US5841695A (en) | 1997-05-29 | 1997-05-29 | Memory system using multiple storage mechanisms to enable storage and retrieval of more than two states in a memory cell |
| US865,470 | 1997-05-29 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1166866A true JPH1166866A (ja) | 1999-03-09 |
Family
ID=25345585
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16446998A Pending JPH1166866A (ja) | 1997-05-29 | 1998-05-29 | メモリセルにおいて３つ以上の状態を記憶及び読出可能とするための多値記憶機構を用いるメモリシステム |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US5841695A (ja) |
| JP (1) | JPH1166866A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013257934A (ja) * | 2012-05-18 | 2013-12-26 | Semiconductor Energy Lab Co Ltd | 記憶装置ならびに記憶装置の駆動方法 |
Families Citing this family (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5684736A (en) * | 1996-06-17 | 1997-11-04 | Nuram Technology, Inc. | Multilevel memory cell sense amplifier system |
| JP2000040375A (ja) * | 1998-07-17 | 2000-02-08 | Mitsubishi Electric Corp | 半導体記憶装置 |
| IT1305181B1 (it) * | 1998-11-13 | 2001-04-10 | St Microelectronics Srl | Dispositivo e metodo di programmazione di celle di memoria nonvolatile con generazione automatica della tensione di programmazione. |
| US6317358B1 (en) * | 2000-08-03 | 2001-11-13 | Micron Technology, Inc. | Efficient dual port DRAM cell using SOI technology |
| JP4323749B2 (ja) * | 2002-03-25 | 2009-09-02 | パナソニック株式会社 | ダイナミックランダムアクセスメモリ |
| US6944042B2 (en) * | 2002-12-31 | 2005-09-13 | Texas Instruments Incorporated | Multiple bit memory cells and methods for reading non-volatile data |
| US6724645B1 (en) * | 2003-01-30 | 2004-04-20 | Agilent Technologies, Inc. | Method and apparatus for shortening read operations in destructive read memories |
| JP4404190B2 (ja) * | 2003-07-24 | 2010-01-27 | ソニー株式会社 | 電子機器、認証使用情報更新方法 |
| US7133311B2 (en) * | 2004-08-16 | 2006-11-07 | Bo Liu | Low power, high speed read method for a multi-level cell DRAM |
| US20070236519A1 (en) * | 2006-03-31 | 2007-10-11 | Edelen John G | Multi-Level Memory for Micro-Fluid Ejection Heads |
| US20080205120A1 (en) * | 2007-02-23 | 2008-08-28 | Chih-Ta Star Sung | Multiple layer random accessing memory |
| US7848166B2 (en) * | 2008-03-11 | 2010-12-07 | Taiwan Semiconductor Manufacturing Company, Ltd. | Circuit and method for a Vdd level memory sense amplifier |
| SG173684A1 (en) | 2009-02-20 | 2011-09-29 | John Lynch | Memory architecture with a current controller and reduced power requirements |
| US9230685B2 (en) | 2012-10-23 | 2016-01-05 | Micron Technology, Inc. | Memory programming methods and memory systems |
| US9123414B2 (en) * | 2013-11-22 | 2015-09-01 | Micron Technology, Inc. | Memory systems and memory programming methods |
| US9336875B2 (en) | 2013-12-16 | 2016-05-10 | Micron Technology, Inc. | Memory systems and memory programming methods |
| US10176868B2 (en) | 2013-12-20 | 2019-01-08 | Micron Technology, Inc. | Memory systems and memory programming methods |
| US9269432B2 (en) * | 2014-01-09 | 2016-02-23 | Micron Technology, Inc. | Memory systems and memory programming methods |
| US20200106005A1 (en) * | 2017-05-30 | 2020-04-02 | Mohammad Kazemi | Magnetoresistive dynamic random access memory cell |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5346621B2 (ja) * | 1974-10-21 | 1978-12-15 | ||
| US4276616A (en) * | 1979-04-23 | 1981-06-30 | Fairchild Camera & Instrument Corp. | Merged bipolar/field-effect bistable memory cell |
| DE3485595D1 (de) * | 1983-12-23 | 1992-04-23 | Hitachi Ltd | Halbleiterspeicher mit einer speicherstruktur mit vielfachen pegeln. |
| JPH02260298A (ja) * | 1989-03-31 | 1990-10-23 | Oki Electric Ind Co Ltd | 不揮発性多値メモリ装置 |
| US5172338B1 (en) * | 1989-04-13 | 1997-07-08 | Sandisk Corp | Multi-state eeprom read and write circuits and techniques |
| US5218569A (en) * | 1991-02-08 | 1993-06-08 | Banks Gerald J | Electrically alterable non-volatile memory with n-bits per memory cell |
| JPH0778484A (ja) * | 1993-07-13 | 1995-03-20 | Nkk Corp | 記憶素子、不揮発性メモリ、不揮発性記憶装置及びそれを用いた情報記憶方法 |
| US5459686A (en) * | 1993-10-15 | 1995-10-17 | Solidas Corporation | Multiple level random access memory |
| DE69325809T2 (de) * | 1993-11-24 | 1999-12-09 | Stmicroelectronics S.R.L., Agrate Brianza | Nicht-flüchtige Speicheranordnung mit Mitteln zur Erzeugung negativer Programmierspannungen |
| JPH07235612A (ja) * | 1994-02-23 | 1995-09-05 | Mitsubishi Electric Corp | 半導体装置のメモリセル構造 |
| JP3476952B2 (ja) * | 1994-03-15 | 2003-12-10 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| JPH08147968A (ja) * | 1994-09-19 | 1996-06-07 | Mitsubishi Electric Corp | ダイナミックメモリ |
| DE19503782A1 (de) * | 1995-02-04 | 1996-08-08 | Philips Patentverwaltung | Verzögerungsschaltung |
-
1997
- 1997-05-29 US US08/865,470 patent/US5841695A/en not_active Expired - Lifetime
- 1997-08-26 US US08/920,111 patent/US6137716A/en not_active Expired - Lifetime
-
1998
- 1998-05-29 JP JP16446998A patent/JPH1166866A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013257934A (ja) * | 2012-05-18 | 2013-12-26 | Semiconductor Energy Lab Co Ltd | 記憶装置ならびに記憶装置の駆動方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5841695A (en) | 1998-11-24 |
| US6137716A (en) | 2000-10-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5784328A (en) | Memory system including an on-chip temperature sensor for regulating the refresh rate of a DRAM array | |
| US5808932A (en) | Memory system which enables storage and retrieval of more than two states in a memory cell | |
| JPH1166866A (ja) | メモリセルにおいて３つ以上の状態を記憶及び読出可能とするための多値記憶機構を用いるメモリシステム | |
| US5982659A (en) | Memory cell capable of storing more than two logic states by using different via resistances | |
| US5724303A (en) | Non-volatile programmable memory having an SRAM capability | |
| US7471575B2 (en) | Non-volatile memory and method with shared processing for an aggregate of read/write circuits | |
| US8027195B2 (en) | Folding data stored in binary format into multi-state format within non-volatile memory devices | |
| US5898615A (en) | Semiconductor memory device having non-volatile memory cells connected in series | |
| KR100603671B1 (ko) | 비휘발성 메모리에 데이터를 저장하기 위한 방법 | |
| US5761110A (en) | Memory cell capable of storing more than two logic states by using programmable resistances | |
| US20100157693A1 (en) | Semiconductor memory device | |
| US20020184592A1 (en) | Semiconductor memory device | |
| JPH04195995A (ja) | 半導体記憶装置 | |
| CN113963739B (zh) | 占据面积减少的熔丝电路 | |
| US5867423A (en) | Memory circuit and method for multivalued logic storage by process variations | |
| US5157634A (en) | Dram having extended refresh time | |
| US5847990A (en) | Ram cell capable of storing 3 logic states | |
| US20040145939A1 (en) | Non-volatile semiconductor storage device and production method thereof | |
| US7129749B1 (en) | Programmable logic device having a configurable DRAM with transparent refresh | |
| US7525864B2 (en) | Memory data inversion architecture for minimizing power consumption | |
| US7990796B2 (en) | Energy efficient memory access technique for single ended bit cells | |
| CN112447214A (zh) | 加电时具有自动后台预处理的存储器 | |
| US20140362649A1 (en) | Semiconductor memory device | |
| KR100481923B1 (ko) | 반도체 메모리 장치 | |
| JPH0729384A (ja) | 半導体記憶装置 |