JPH0997219A - バックアップ回路 - Google Patents
バックアップ回路Info
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- JPH0997219A JPH0997219A JP7253672A JP25367295A JPH0997219A JP H0997219 A JPH0997219 A JP H0997219A JP 7253672 A JP7253672 A JP 7253672A JP 25367295 A JP25367295 A JP 25367295A JP H0997219 A JPH0997219 A JP H0997219A
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- backup
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Abstract
(57)【要約】
【課題】 伝送装置において、装置内情報のバックアッ
プ制御におけるＣＰＵバス占有時間の短縮、バス使用効
率の向上を目的とする。 【解決手段】 装置内情報が記憶されているＤＰＭ３内
の情報が書き換えられた際に、その書き換えられたアド
レスをＦＩＦＯメモリ４に記憶しておき、バス監視回路
５において、ＤＰＭ３へのアクセス状態を監視し、ＤＰ
Ｍ３へアクセスが行われていないときに、ＦＩＦＯメモ
リ４に記憶されているアドレスが指定する情報をＤＰＭ
３からＥＥＰＲＯＭ２に転送する。装置立上時は、アド
レスカウンタ１０によりＥＥＰＲＯＭ２の読出アドレス
を生成し、ＥＥＰＲＯＭ２内の情報を読み出し、同時に
ＤＰＭ３に対し、ＥＥＰＲＯＭ２より読み出された情報
の書き込みを行う。
プ制御におけるＣＰＵバス占有時間の短縮、バス使用効
率の向上を目的とする。 【解決手段】 装置内情報が記憶されているＤＰＭ３内
の情報が書き換えられた際に、その書き換えられたアド
レスをＦＩＦＯメモリ４に記憶しておき、バス監視回路
５において、ＤＰＭ３へのアクセス状態を監視し、ＤＰ
Ｍ３へアクセスが行われていないときに、ＦＩＦＯメモ
リ４に記憶されているアドレスが指定する情報をＤＰＭ
３からＥＥＰＲＯＭ２に転送する。装置立上時は、アド
レスカウンタ１０によりＥＥＰＲＯＭ２の読出アドレス
を生成し、ＥＥＰＲＯＭ２内の情報を読み出し、同時に
ＤＰＭ３に対し、ＥＥＰＲＯＭ２より読み出された情報
の書き込みを行う。
Description
【０００１】
【発明の属する技術分野】本発明は、バックアップメモ
リとして不揮発性メモリを用いたバックアップ回路に関
し、特に不揮発性メモリとしてＥＥＰＲＯＭ(Electrica
lly Erasable programmable read only memory) を用い
たバックアップ回路に関する。
リとして不揮発性メモリを用いたバックアップ回路に関
し、特に不揮発性メモリとしてＥＥＰＲＯＭ(Electrica
lly Erasable programmable read only memory) を用い
たバックアップ回路に関する。
【０００２】
【従来の技術】特開平４−１５５４６１号公報には、バ
ックアップメモリの内容を主メモリに転送することによ
り主メモリを立ち上げるメモリ立上げシステムが開示さ
れている。また特開平４−１１４２４８号公報には、メ
インメモリ上のバックアップ領域と同じ書込・読出アド
レスでＣＰＵによってアクセスされるバックアップメモ
リを有し、通常時はメインメモリを選択し、アラーム動
作時はバックアップメモリを選択するようにしたメモリ
装置が開示されている。
ックアップメモリの内容を主メモリに転送することによ
り主メモリを立ち上げるメモリ立上げシステムが開示さ
れている。また特開平４−１１４２４８号公報には、メ
インメモリ上のバックアップ領域と同じ書込・読出アド
レスでＣＰＵによってアクセスされるバックアップメモ
リを有し、通常時はメインメモリを選択し、アラーム動
作時はバックアップメモリを選択するようにしたメモリ
装置が開示されている。
【０００３】本発明が適用可能なバックアップ回路は、
伝送通信装置における回線接続情報／運用情報等の装置
内情報をバックアップメモリとしてのＥＥＰＲＯＭに記
憶させておき、前記伝送装置の故障発生等による緊急立
上げ時にはＥＥＰＲＯＭのバックアップ情報を基に装置
立上げを行い、運用及びサービスを早期に回復させるた
めに使用される。
伝送通信装置における回線接続情報／運用情報等の装置
内情報をバックアップメモリとしてのＥＥＰＲＯＭに記
憶させておき、前記伝送装置の故障発生等による緊急立
上げ時にはＥＥＰＲＯＭのバックアップ情報を基に装置
立上げを行い、運用及びサービスを早期に回復させるた
めに使用される。
【０００４】図４は、従来のバックアップ回路のブロッ
ク図である。
ク図である。
【０００５】図４において、ＣＰＵ（中央処理ユニッ
ト）１と、バックアップ情報を記憶するＥＥＰＲＯＭ２
と、メモリ１１とは、アドレスバスＢ１に接続されてい
る。更に、ＣＰＵ１と、バックアップ情報を記憶するＥ
ＥＰＲＯＭ２と、装置内情報を記憶する装置内情報メモ
リ１１とは、データバスＢ２で接続されている。ＣＰＵ
１と装置内情報メモリ１１とは、書き込み制御信号線Ｓ
１と読出制御信号線Ｓ２とで接続されている。ＣＰＵ１
とＥＥＰＲＯＭ２とは、書き込み制御信号Ｓ３と読出制
御信号Ｓ４とで接続されている。
ト）１と、バックアップ情報を記憶するＥＥＰＲＯＭ２
と、メモリ１１とは、アドレスバスＢ１に接続されてい
る。更に、ＣＰＵ１と、バックアップ情報を記憶するＥ
ＥＰＲＯＭ２と、装置内情報を記憶する装置内情報メモ
リ１１とは、データバスＢ２で接続されている。ＣＰＵ
１と装置内情報メモリ１１とは、書き込み制御信号線Ｓ
１と読出制御信号線Ｓ２とで接続されている。ＣＰＵ１
とＥＥＰＲＯＭ２とは、書き込み制御信号Ｓ３と読出制
御信号Ｓ４とで接続されている。
【０００６】次に動作について説明する。通常時、装置
内情報は、装置内情報メモリ１１に記憶されている。装
置内情報の変更が生じた場合、ＣＰＵ１は、装置内情報
メモリ１１に対し書き込み制御信号線Ｓ１を介して書き
込み制御信号を送出し、装置内情報メモリ１１に装置内
情報を記憶する。ＣＰＵ１が、装置内情報メモリ１１に
記憶されている情報の書き換えを行う毎に、ＣＰＵ１
は、ＥＥＰＲＯＭ２に対し、書き込み制御信号線Ｓ３を
介して書き込み制御信号を送出し、装置内情報メモリ１
１に記憶されている情報と同じ情報をＥＥＰＲＯＭ２に
も書き込む。
内情報は、装置内情報メモリ１１に記憶されている。装
置内情報の変更が生じた場合、ＣＰＵ１は、装置内情報
メモリ１１に対し書き込み制御信号線Ｓ１を介して書き
込み制御信号を送出し、装置内情報メモリ１１に装置内
情報を記憶する。ＣＰＵ１が、装置内情報メモリ１１に
記憶されている情報の書き換えを行う毎に、ＣＰＵ１
は、ＥＥＰＲＯＭ２に対し、書き込み制御信号線Ｓ３を
介して書き込み制御信号を送出し、装置内情報メモリ１
１に記憶されている情報と同じ情報をＥＥＰＲＯＭ２に
も書き込む。
【０００７】装置立上げ時、ＥＥＰＲＯＭ２内の装置内
情報を全て装置内情報メモリ１１に複写する為に、ＣＰ
Ｕ１は、ＥＥＰＲＯＭ２に対し、読出制御信号線Ｓ２を
介して読出制御信号を送出し、ＥＥＰＲＯＭ２に記憶さ
れているバックアップ情報を読み出し、装置内情報メモ
リ１１に対し書き込み制御信号線Ｓ１を介して書き込み
制御信号を送出し、装置内情報メモリ１１にＥＥＰＲＯ
Ｍ２の情報を記憶する。装置内情報を全て装置内情報メ
モリ１１に複写するまで、この処理を繰り返す。
情報を全て装置内情報メモリ１１に複写する為に、ＣＰ
Ｕ１は、ＥＥＰＲＯＭ２に対し、読出制御信号線Ｓ２を
介して読出制御信号を送出し、ＥＥＰＲＯＭ２に記憶さ
れているバックアップ情報を読み出し、装置内情報メモ
リ１１に対し書き込み制御信号線Ｓ１を介して書き込み
制御信号を送出し、装置内情報メモリ１１にＥＥＰＲＯ
Ｍ２の情報を記憶する。装置内情報を全て装置内情報メ
モリ１１に複写するまで、この処理を繰り返す。
【０００８】
【発明が解決しようとする課題】この従来のバックアッ
プ方式では、バックアップ情報となる回線接続情報、運
用情報等の装置内情報の変更を行う度に、通常使用する
装置内情報メモリ１１とバックアップ情報を記憶するＥ
ＥＰＲＯＭ２の両方に対し、ＣＰＵ１が書き込み制御を
行わなければならない。また、バックアップメモリとし
て、伝送装置の電源がダウンしても情報が消失されるこ
とがない様に、装置内情報メモリ１１よりもメモリアク
セス時間が長い、不揮発性メモリであるＥＥＰＲＯＭ２
を使用する必要がある。故に、従来のバックアップ方式
では、バックアップ情報の書き込みを行う為に、ＣＰＵ
１がバスを占有することとなり、バス使用効率、装置全
体の機能に負荷をかけるという問題がある。
プ方式では、バックアップ情報となる回線接続情報、運
用情報等の装置内情報の変更を行う度に、通常使用する
装置内情報メモリ１１とバックアップ情報を記憶するＥ
ＥＰＲＯＭ２の両方に対し、ＣＰＵ１が書き込み制御を
行わなければならない。また、バックアップメモリとし
て、伝送装置の電源がダウンしても情報が消失されるこ
とがない様に、装置内情報メモリ１１よりもメモリアク
セス時間が長い、不揮発性メモリであるＥＥＰＲＯＭ２
を使用する必要がある。故に、従来のバックアップ方式
では、バックアップ情報の書き込みを行う為に、ＣＰＵ
１がバスを占有することとなり、バス使用効率、装置全
体の機能に負荷をかけるという問題がある。
【０００９】それ故、本発明の課題は、装置内情報のバ
ックアップメモリへの記憶動作のためのバス占有時間を
短縮させることができるバックアップ回路を提供するこ
とにある。
ックアップメモリへの記憶動作のためのバス占有時間を
短縮させることができるバックアップ回路を提供するこ
とにある。
【００１０】
【課題を解決するための手段】本発明によれば、所定の
動作を行う装置の装置内情報を記憶する装置内情報メモ
リと、前記装置内情報をバックアップ情報として記憶す
るバックアップメモリと、前記装置内情報メモリ内の装
置内情報が変更された際に、その変更された装置内情報
のアドレスを変更情報アドレスとして記憶する変更情報
アドレスメモリと、前記変更情報アドレスメモリに記憶
された変更情報アドレスにて示される前記装置内情報メ
モリの装置内情報を前記バックアップメモリに前記バッ
クアップ情報として転送する転送手段とを有することを
特徴とするバックアップ回路が得られる。
動作を行う装置の装置内情報を記憶する装置内情報メモ
リと、前記装置内情報をバックアップ情報として記憶す
るバックアップメモリと、前記装置内情報メモリ内の装
置内情報が変更された際に、その変更された装置内情報
のアドレスを変更情報アドレスとして記憶する変更情報
アドレスメモリと、前記変更情報アドレスメモリに記憶
された変更情報アドレスにて示される前記装置内情報メ
モリの装置内情報を前記バックアップメモリに前記バッ
クアップ情報として転送する転送手段とを有することを
特徴とするバックアップ回路が得られる。
【００１１】更に本発明によれば、前記装置内情報を前
記装置内情報メモリに書き込む処理を行う処理ユニット
を更に含むことを特徴とするバックアップ回路が得られ
る。
記装置内情報メモリに書き込む処理を行う処理ユニット
を更に含むことを特徴とするバックアップ回路が得られ
る。
【００１２】また本発明によれば、前記処理ユニットが
前記装置内情報メモリにアクセスを行っているか否かを
監視し、前記処理ユニットが前記装置内情報メモリにア
クセスを行っていない時に、前記転送手段に、前記変更
情報アドレスメモリに記憶された変更情報アドレスにて
示される前記装置内情報メモリの装置内情報を前記バッ
クアップメモリに転送させる監視手段とを更に含むこと
を特徴とするバックアップ回路が得られる。
前記装置内情報メモリにアクセスを行っているか否かを
監視し、前記処理ユニットが前記装置内情報メモリにア
クセスを行っていない時に、前記転送手段に、前記変更
情報アドレスメモリに記憶された変更情報アドレスにて
示される前記装置内情報メモリの装置内情報を前記バッ
クアップメモリに転送させる監視手段とを更に含むこと
を特徴とするバックアップ回路が得られる。
【００１３】更に本発明によれば、前記バックアップメ
モリ内の前記バックアップ情報を前記装置内情報メモリ
の対応領域に複写するために、前記バックアップメモリ
内の前記バックアップ情報が記憶されている領域のアド
レス及び前記装置内情報メモリの前記対応領域のアドレ
スを生成し、それぞれを前記バックアップメモリ及び前
記装置内情報メモリに与えるアドレスカウンタと、前記
アドレスカウンタに同期して、前記バックアップメモリ
内の前記バックアップ情報を前記装置内情報メモリに複
写するために、前記バックアップメモリに対し読出制
御、前記装置内情報メモリ対し書き込み制御を行う手段
とを更に含むことを特徴とするバックアップ回路が得ら
れる。
モリ内の前記バックアップ情報を前記装置内情報メモリ
の対応領域に複写するために、前記バックアップメモリ
内の前記バックアップ情報が記憶されている領域のアド
レス及び前記装置内情報メモリの前記対応領域のアドレ
スを生成し、それぞれを前記バックアップメモリ及び前
記装置内情報メモリに与えるアドレスカウンタと、前記
アドレスカウンタに同期して、前記バックアップメモリ
内の前記バックアップ情報を前記装置内情報メモリに複
写するために、前記バックアップメモリに対し読出制
御、前記装置内情報メモリ対し書き込み制御を行う手段
とを更に含むことを特徴とするバックアップ回路が得ら
れる。
【００１４】また本発明によれば、前記所定の動作を行
う装置が伝送装置であり、前記装置内情報が回線接続情
報或いは運用情報を含むことを特徴とするバックアップ
回路が得られる。
う装置が伝送装置であり、前記装置内情報が回線接続情
報或いは運用情報を含むことを特徴とするバックアップ
回路が得られる。
【００１５】更に本発明によれば、前記バックアップメ
モリが不揮発性メモリであることを特徴とするバックア
ップ回路が得られる。
モリが不揮発性メモリであることを特徴とするバックア
ップ回路が得られる。
【００１６】また、前記変更情報アドレスメモリがＦＩ
ＦＯメモリであることを特徴とするバックアップ回路が
得られる。
ＦＯメモリであることを特徴とするバックアップ回路が
得られる。
【００１７】
【発明の実施の形態】次に、本発明の実施例について図
面を参照して説明する。
面を参照して説明する。
【００１８】図１は、本発明の一実施例によるバックア
ップ回路のブロック図である。図１において、バックア
ップ回路は、ＣＰＵ１と、伝送通信装置の装置内情報を
記憶する装置内情報メモリとして働くＤＰＭ（デュアル
ポートメモリ）３と、伝送通信装置の装置内情報をバッ
クアップ情報として記憶するバックアップメモリとして
働くＥＥＰＲＯＭ２と、ＣＰＵ１がＤＰＭ３に書き込み
制御信号を送出したときのアドレスを記憶するＦＩＦＯ
（ファーストインファーストアウト）メモリ４と、バス
の状態を監視するバス監視回路５と、ＦＩＦＯメモリ４
に記憶されているアドレスを用いてＤＰＭ３に記憶され
ている情報をＥＥＰＲＯＭ２に転送する転送制御回路６
と、ＣＰＵ１とＤＰＭ３間のバスを制御するバス制御回
路７と、ＥＥＰＲＯＭ２に記憶されている情報をＤＰＭ
３に複写する為に、アドレスを生成するアドレスカウン
タ１０と、そのアドレスカウンタ１０へのカウントトリ
ガを与えるタイミング発生回路９と、タイミング発生回
路９へ指示を出す複写制御回路８を有している。
ップ回路のブロック図である。図１において、バックア
ップ回路は、ＣＰＵ１と、伝送通信装置の装置内情報を
記憶する装置内情報メモリとして働くＤＰＭ（デュアル
ポートメモリ）３と、伝送通信装置の装置内情報をバッ
クアップ情報として記憶するバックアップメモリとして
働くＥＥＰＲＯＭ２と、ＣＰＵ１がＤＰＭ３に書き込み
制御信号を送出したときのアドレスを記憶するＦＩＦＯ
（ファーストインファーストアウト）メモリ４と、バス
の状態を監視するバス監視回路５と、ＦＩＦＯメモリ４
に記憶されているアドレスを用いてＤＰＭ３に記憶され
ている情報をＥＥＰＲＯＭ２に転送する転送制御回路６
と、ＣＰＵ１とＤＰＭ３間のバスを制御するバス制御回
路７と、ＥＥＰＲＯＭ２に記憶されている情報をＤＰＭ
３に複写する為に、アドレスを生成するアドレスカウン
タ１０と、そのアドレスカウンタ１０へのカウントトリ
ガを与えるタイミング発生回路９と、タイミング発生回
路９へ指示を出す複写制御回路８を有している。
【００１９】アドレスバスＢ１及びデータバスＢ２は、
ＣＰＵ１とバス制御回路７に接続され、ＣＰＵ１からの
書込み制御信号線Ｓ１は、ＤＰＭ３と、ＦＩＦＯメモリ
４と、バス監視回路５に接続され、読出制御信号線Ｓ２
は、ＤＰＭ３とバス監視回路５に接続され、アドレスバ
スＢ５は、ＤＰＭ３とバス制御回路７とＦＩＦＯメモリ
４に、データバスＢ６は、ＤＰＭ３とバス監視回路７に
接続され、ＣＰＵ１からの複写開始信号Ｓ９は、バス監
視回路５に接続され、転送制御回路６は、ＦＩＦＯメモ
リ４にＦＩＦＯメモリ読出制御信号Ｓ８を介して接続さ
れ、ＤＰＭ３に読出制御信号線Ｓ６を介して接続され、
ＥＥＰＲＯＭ２に書き込み制御信号線Ｓ３を介して接続
されている。バス監視回路５からのバス制御信号線Ｓ１
０は、バス制御回路７に接続され、ＣＰＵ１からの複写
開始信号線Ｓ９は、バス監視回路５と複写制御回路８に
接続され、複写制御回路８からの複写指示線Ｓ１１は、
タイミング発生回路１２とアドレスカウンタ１０に接続
され、タイミング発生回路９からのカウントトリガ線Ｓ
１２は、アドレスカウンタ１０に接続され、タイミング
発生回路９からの書き込み制御信号線Ｓ５は、ＤＰＭに
接続され、タイミング発生回路９からの読出制御信号線
Ｓ４は、ＥＥＰＲＯＭ２に接続され、アドレスバスＢ３
は、ＤＰＭ３とＥＥＰＲＯＭ２とＦＩＦＯメモリ４とア
ドレスカウンタ１０に接続され、アドレスカウンタ１０
からの終了信号線Ｓ１３は、複写制御回路８に接続さ
れ、複写制御回路８からの複写完了信号線Ｓ１４は、Ｃ
ＰＵ１に接続されている。
ＣＰＵ１とバス制御回路７に接続され、ＣＰＵ１からの
書込み制御信号線Ｓ１は、ＤＰＭ３と、ＦＩＦＯメモリ
４と、バス監視回路５に接続され、読出制御信号線Ｓ２
は、ＤＰＭ３とバス監視回路５に接続され、アドレスバ
スＢ５は、ＤＰＭ３とバス制御回路７とＦＩＦＯメモリ
４に、データバスＢ６は、ＤＰＭ３とバス監視回路７に
接続され、ＣＰＵ１からの複写開始信号Ｓ９は、バス監
視回路５に接続され、転送制御回路６は、ＦＩＦＯメモ
リ４にＦＩＦＯメモリ読出制御信号Ｓ８を介して接続さ
れ、ＤＰＭ３に読出制御信号線Ｓ６を介して接続され、
ＥＥＰＲＯＭ２に書き込み制御信号線Ｓ３を介して接続
されている。バス監視回路５からのバス制御信号線Ｓ１
０は、バス制御回路７に接続され、ＣＰＵ１からの複写
開始信号線Ｓ９は、バス監視回路５と複写制御回路８に
接続され、複写制御回路８からの複写指示線Ｓ１１は、
タイミング発生回路１２とアドレスカウンタ１０に接続
され、タイミング発生回路９からのカウントトリガ線Ｓ
１２は、アドレスカウンタ１０に接続され、タイミング
発生回路９からの書き込み制御信号線Ｓ５は、ＤＰＭに
接続され、タイミング発生回路９からの読出制御信号線
Ｓ４は、ＥＥＰＲＯＭ２に接続され、アドレスバスＢ３
は、ＤＰＭ３とＥＥＰＲＯＭ２とＦＩＦＯメモリ４とア
ドレスカウンタ１０に接続され、アドレスカウンタ１０
からの終了信号線Ｓ１３は、複写制御回路８に接続さ
れ、複写制御回路８からの複写完了信号線Ｓ１４は、Ｃ
ＰＵ１に接続されている。
【００２０】次に、動作について説明する。ＤＰＭ３に
は装置内情報が記憶される。またＥＥＰＲＯＭ２には、
バックアップ情報として、ＤＰＭ３に記憶されている装
置内情報が記憶される。このとき、ＥＥＰＲＯＭ２とＤ
ＰＭ３に記憶されている情報のアドレスは対応してい
る。
は装置内情報が記憶される。またＥＥＰＲＯＭ２には、
バックアップ情報として、ＤＰＭ３に記憶されている装
置内情報が記憶される。このとき、ＥＥＰＲＯＭ２とＤ
ＰＭ３に記憶されている情報のアドレスは対応してい
る。
【００２１】バス監視回路５は、ＣＰＵ１からの書き込
み制御信号線Ｓ１及び読出制御信号線Ｓ２のどちらかが
有効の場合は、バス制御回路７にバス制御信号Ｓ１０を
介して、アドレスバスＢ１とアドレスバスＢ５の接続、
及びデータバスＢ２とデータバスＢ６の接続を行うよう
指示を与える。バス監視回路５は、複写開始線Ｓ９が有
効な場合、もしくは書き込み制御信号線Ｓ１、読出制御
信号線Ｓ２が有効でない場合は、バス制御信号Ｓ１０を
介し、バス制御回路７に対し、アドレスバスＢ１とアド
レスバスＢ５の接続、及びデータバスＢ２とデータバス
Ｂ６の接続を開放するよう指示を与える。また、バス監
視回路５は、いずれの信号も有効で無い場合は、転送制
御回路６に対し、転送許可信号線Ｓ７により、転送許可
を与える。バス制御回路７は、バス制御信号線Ｓ１０に
より、アドレスバスＢ１とアドレスバスＢ５の接続、及
びデータバスＢ２とデータバスＢ６の接続を制御するこ
とによりバスを制御する。
み制御信号線Ｓ１及び読出制御信号線Ｓ２のどちらかが
有効の場合は、バス制御回路７にバス制御信号Ｓ１０を
介して、アドレスバスＢ１とアドレスバスＢ５の接続、
及びデータバスＢ２とデータバスＢ６の接続を行うよう
指示を与える。バス監視回路５は、複写開始線Ｓ９が有
効な場合、もしくは書き込み制御信号線Ｓ１、読出制御
信号線Ｓ２が有効でない場合は、バス制御信号Ｓ１０を
介し、バス制御回路７に対し、アドレスバスＢ１とアド
レスバスＢ５の接続、及びデータバスＢ２とデータバス
Ｂ６の接続を開放するよう指示を与える。また、バス監
視回路５は、いずれの信号も有効で無い場合は、転送制
御回路６に対し、転送許可信号線Ｓ７により、転送許可
を与える。バス制御回路７は、バス制御信号線Ｓ１０に
より、アドレスバスＢ１とアドレスバスＢ５の接続、及
びデータバスＢ２とデータバスＢ６の接続を制御するこ
とによりバスを制御する。
【００２２】図２は、ＤＰＭ３内情報をＥＥＰＲＯＭ２
へ書き込む際のタイミングチャートである。
へ書き込む際のタイミングチャートである。
【００２３】ＣＰＵ１は、ＤＰＭ３に対し、第１の書き
込み制御信号線Ｓ１を有効にし、アドレスバスＢ１にア
ドレス、データバスＢ２にデータを出力し、ＤＰＭ３に
装置内情報が記憶される。このとき、ＦＩＦＯメモリ４
にはＤＰＭ３に記憶された情報のアドレスのみが記憶さ
れる。
込み制御信号線Ｓ１を有効にし、アドレスバスＢ１にア
ドレス、データバスＢ２にデータを出力し、ＤＰＭ３に
装置内情報が記憶される。このとき、ＦＩＦＯメモリ４
にはＤＰＭ３に記憶された情報のアドレスのみが記憶さ
れる。
【００２４】バス監視回路５が、ＤＰＭ３へのアクセス
が無く、複写開始信号線Ｓ９が無効であると判断した場
合、転送制御回路６に対し転送許可信号線Ｓ７を介して
転送許可信号を出力する。
が無く、複写開始信号線Ｓ９が無効であると判断した場
合、転送制御回路６に対し転送許可信号線Ｓ７を介して
転送許可信号を出力する。
【００２５】転送制御回路６は、転送許可信号線Ｓ７を
介して転送許可信号を受け、ＦＩＦＯメモリ４、ＤＰＭ
３に対し、各々ＦＩＦＯメモリ読出制御信号線Ｓ８を介
してＦＩＦＯメモリ読出制御信号、読出制御信号線Ｓ６
を介して読出制御信号を出力し、ＥＥＰＲＯＭ２に対
し、書き込み制御信号線Ｓ３を介して書き込み制御信号
を出力する。ＦＩＦＯメモリ４内に記憶されているアド
レスが、ＥＥＰＲＯＭ２、ＤＰＭ３に対しアドレスバス
Ｂ３を介して出力され、ＤＰＭ３から読み出された情報
が、データバスＢ４を介し、ＥＥＰＲＯＭ２に記憶され
る。転送制御回路６は、転送許可を与えられている間、
ＦＩＦＯメモリ４のデータが無くなるまで処理を繰り返
す。
介して転送許可信号を受け、ＦＩＦＯメモリ４、ＤＰＭ
３に対し、各々ＦＩＦＯメモリ読出制御信号線Ｓ８を介
してＦＩＦＯメモリ読出制御信号、読出制御信号線Ｓ６
を介して読出制御信号を出力し、ＥＥＰＲＯＭ２に対
し、書き込み制御信号線Ｓ３を介して書き込み制御信号
を出力する。ＦＩＦＯメモリ４内に記憶されているアド
レスが、ＥＥＰＲＯＭ２、ＤＰＭ３に対しアドレスバス
Ｂ３を介して出力され、ＤＰＭ３から読み出された情報
が、データバスＢ４を介し、ＥＥＰＲＯＭ２に記憶され
る。転送制御回路６は、転送許可を与えられている間、
ＦＩＦＯメモリ４のデータが無くなるまで処理を繰り返
す。
【００２６】図３は、ＥＥＰＲＯＭ２内情報をＤＰＭ３
へ書き込む際のタイミングチャートである。
へ書き込む際のタイミングチャートである。
【００２７】装置立上時には、ＣＰＵ１が複写開始信号
線Ｓ９を有効にする（つまり、複写開始信号線Ｓ９に複
写開始信号を出力する）。複写制御回路８は、複写開始
信号線Ｓ９から複写開始信号を受け、タイミング発生回
路９とアドレスカウンタ１０に複写指示線Ｓ１１を介し
て複写指示を出力する。タイミング発生回路９は、複写
指示線Ｓ１１から複写指示を受け、アドレスを生成する
為のカウントトリガ信号を、カウントトリガ信号線Ｓ１
２を介してアドレスカウンタ１０に出力し、これと同期
して、ＤＰＭ３に対し、書き込み制御信号線Ｓ５を介し
て書き込み制御信号を、ＥＥＰＲＯＭ２に対し、読出制
御信号線Ｓ４を介して読出制御信号を出力する。アドレ
スカウンタ１０は、複写指示線１１から複写指示を受
け、カウンタをリセットし、カウントトリガ信号線Ｓ１
２からカウントトリガ信号を受ける度に、ＥＥＰＲＯＭ
２、ＤＰＭ３に対応するアドレスを順次カウントし、ア
ドレスバスＢ４に出力する。このアドレスに対応するＥ
ＥＰＲＯＭ２内の装置内情報が読み出され、同時にＤＰ
Ｍ３に記憶される。アドレスカウンタ１０は、すべての
領域のアドレスまでカウントした場合、終了信号を終了
信号線Ｓ１３を介して複写制御回路８に対し出力する。
複写制御回路８は、終了信号線Ｓ１３から終了信号を受
け、複写指示線Ｓ１１への複写指示の出力を止め、ＣＰ
Ｕ１に複写完了信号Ｓ１４を介して複写完了信号を出力
する。
線Ｓ９を有効にする（つまり、複写開始信号線Ｓ９に複
写開始信号を出力する）。複写制御回路８は、複写開始
信号線Ｓ９から複写開始信号を受け、タイミング発生回
路９とアドレスカウンタ１０に複写指示線Ｓ１１を介し
て複写指示を出力する。タイミング発生回路９は、複写
指示線Ｓ１１から複写指示を受け、アドレスを生成する
為のカウントトリガ信号を、カウントトリガ信号線Ｓ１
２を介してアドレスカウンタ１０に出力し、これと同期
して、ＤＰＭ３に対し、書き込み制御信号線Ｓ５を介し
て書き込み制御信号を、ＥＥＰＲＯＭ２に対し、読出制
御信号線Ｓ４を介して読出制御信号を出力する。アドレ
スカウンタ１０は、複写指示線１１から複写指示を受
け、カウンタをリセットし、カウントトリガ信号線Ｓ１
２からカウントトリガ信号を受ける度に、ＥＥＰＲＯＭ
２、ＤＰＭ３に対応するアドレスを順次カウントし、ア
ドレスバスＢ４に出力する。このアドレスに対応するＥ
ＥＰＲＯＭ２内の装置内情報が読み出され、同時にＤＰ
Ｍ３に記憶される。アドレスカウンタ１０は、すべての
領域のアドレスまでカウントした場合、終了信号を終了
信号線Ｓ１３を介して複写制御回路８に対し出力する。
複写制御回路８は、終了信号線Ｓ１３から終了信号を受
け、複写指示線Ｓ１１への複写指示の出力を止め、ＣＰ
Ｕ１に複写完了信号Ｓ１４を介して複写完了信号を出力
する。
【００２８】このように、本実施例によるバックアップ
回路では、装置内情報を記憶する装置内情報メモリとし
てＤＰＭ３を設け、ＤＰＭ３内の装置内情報が書き換え
られた際に、その書き換えられた情報のアドレスをＦＩ
ＦＯメモリ４に記憶し、そのアドレスが示すＤＰＭ３内
情報をＥＥＰＲＯＭ２に転送することにより、無駄のな
いバックアップ処理が可能となる。また、装置立上時に
は、アドレスカウンタ１０を用いることにより、ＣＰＵ
１が関与せずにＥＥＰＲＯＭ２に記憶されている情報を
ＤＰＭ３に直接複写することが可能となる。
回路では、装置内情報を記憶する装置内情報メモリとし
てＤＰＭ３を設け、ＤＰＭ３内の装置内情報が書き換え
られた際に、その書き換えられた情報のアドレスをＦＩ
ＦＯメモリ４に記憶し、そのアドレスが示すＤＰＭ３内
情報をＥＥＰＲＯＭ２に転送することにより、無駄のな
いバックアップ処理が可能となる。また、装置立上時に
は、アドレスカウンタ１０を用いることにより、ＣＰＵ
１が関与せずにＥＥＰＲＯＭ２に記憶されている情報を
ＤＰＭ３に直接複写することが可能となる。
【００２９】
【発明の効果】以上説明したように、本発明によるバッ
クアップ回路は、装置内情報を記憶する装置内情報メモ
リ（ＤＰＭ）内の装置内情報が変更された際に、その変
更された情報のアドレスを変更情報アドレスメモリ（Ｆ
ＩＦＯメモリ）に記憶し、そのアドレスが示す装置内情
報メモリ内の装置内情報をバックアップメモリ（ＥＥＰ
ＲＯＭ）に転送することにより、処理ユニット（ＣＰ
Ｕ）が関与しない、無駄のないバックアップ処理が可能
となり、装置内情報のバックアップメモリへの記憶動作
のためのバス占有時間を短縮させることができる。
クアップ回路は、装置内情報を記憶する装置内情報メモ
リ（ＤＰＭ）内の装置内情報が変更された際に、その変
更された情報のアドレスを変更情報アドレスメモリ（Ｆ
ＩＦＯメモリ）に記憶し、そのアドレスが示す装置内情
報メモリ内の装置内情報をバックアップメモリ（ＥＥＰ
ＲＯＭ）に転送することにより、処理ユニット（ＣＰ
Ｕ）が関与しない、無駄のないバックアップ処理が可能
となり、装置内情報のバックアップメモリへの記憶動作
のためのバス占有時間を短縮させることができる。
【００３０】また、処理ユニット（ＣＰＵ）が装置内情
報メモリにアクセスを行っているか否かを監視する監視
回路を設け、処理ユニットが装置内情報メモリにアクセ
スを行っていない時に、変更情報アドレスメモリに記憶
された変更情報アドレスにて示される装置内情報メモリ
の装置内情報をバックアップメモリに転送することによ
り、装置内情報のバックアップメモリへの記憶動作のた
めのバス占有時間を短縮させることができる。
報メモリにアクセスを行っているか否かを監視する監視
回路を設け、処理ユニットが装置内情報メモリにアクセ
スを行っていない時に、変更情報アドレスメモリに記憶
された変更情報アドレスにて示される装置内情報メモリ
の装置内情報をバックアップメモリに転送することによ
り、装置内情報のバックアップメモリへの記憶動作のた
めのバス占有時間を短縮させることができる。
【００３１】また、装置立上時には、アドレスカウンタ
を用いることにより、処理ユニット（ＣＰＵ）が関与せ
ずにバックアップメモリ（ＥＥＰＲＯＭ）に記憶されて
いる情報を装置内情報メモリ（ＤＰＭ）に直接複写する
ことが可能となる。
を用いることにより、処理ユニット（ＣＰＵ）が関与せ
ずにバックアップメモリ（ＥＥＰＲＯＭ）に記憶されて
いる情報を装置内情報メモリ（ＤＰＭ）に直接複写する
ことが可能となる。
【００３２】故に、処理ユニット（ＣＰＵ）がバックア
ップ処理及び装置立上時のバックアップ情報の複写を直
接行わないため、バスの占有時間の短縮、使用効率が向
上する。
ップ処理及び装置立上時のバックアップ情報の複写を直
接行わないため、バスの占有時間の短縮、使用効率が向
上する。
【図１】本発明の一実施例によるバックアップ回路のブ
ロック図である。
ロック図である。
【図２】図１のバックアップ回路におけるＤＰＭ内情報
のＥＥＰＲＯＭへの書き込み動作を説明するためのタイ
ミングチャートである。
のＥＥＰＲＯＭへの書き込み動作を説明するためのタイ
ミングチャートである。
【図３】図１のバックアップ回路におけるＥＥＰＲＯＭ
内情報のＤＰＭへの書き込み動作を説明するためのタイ
ミングチャートである。
内情報のＤＰＭへの書き込み動作を説明するためのタイ
ミングチャートである。
【図４】従来のバックアップ回路のブロック図である。
１ ＣＰＵ（処理ユニット） ２ ＥＥＰＲＯＭ（バックアップメモリ） ３ ＤＰＭ（装置内情報メモリ） ４ ＦＩＦＯメモリ（変更情報アドレスメモリ） ５ バス監視回路 ６ 転送制御回路 ７ バス制御回路 ８ 複写制御回路 ９ タイミング発生回路 １０ アドレスカウンタ １１ 装置内情報メモリ Ｂ１ アドレスバス Ｂ２ データバス Ｂ３ アドレスバス Ｂ４ データバス Ｂ５ アドレスバス Ｂ６ データバス Ｓ１ 書き込み制御信号線 Ｓ２ 読出制御信号線 Ｓ３ 書き込み制御信号線 Ｓ４ 読出制御信号線 Ｓ５ 書き込み制御信号線 Ｓ６ 読出制御信号線 Ｓ７ 転送許可信号線 Ｓ８ ＦＩＦＯメモリ読出制御信号線 Ｓ９ 複写開始信号線 Ｓ１０ バス制御信号線 Ｓ１１ 複写指示線 Ｓ１２ カウントトリガ線 Ｓ１３ 終了信号線 Ｓ１４ 複写完了信号線
Claims (7)
- 【請求項１】 所定の動作を行う装置の装置内情報を記
憶する装置内情報メモリと、前記装置内情報をバックア
ップ情報として記憶するバックアップメモリと、前記装
置内情報メモリ内の装置内情報が変更された際に、その
変更された装置内情報のアドレスを変更情報アドレスと
して記憶する変更情報アドレスメモリと、前記変更情報
アドレスメモリに記憶された変更情報アドレスにて示さ
れる前記装置内情報メモリの装置内情報を前記バックア
ップメモリに前記バックアップ情報として転送する転送
手段とを有することを特徴とするバックアップ回路。 - 【請求項２】 前記装置内情報を前記装置内情報メモリ
に書き込む処理を行う処理ユニットを更に含むことを特
徴とする請求項１に記載のバックアップ回路。 - 【請求項３】 前記処理ユニットが前記装置内情報メモ
リにアクセスを行っているか否かを監視し、前記処理ユ
ニットが前記装置内情報メモリにアクセスを行っていな
い時に、前記転送手段に、前記変更情報アドレスメモリ
に記憶された変更情報アドレスにて示される前記装置内
情報メモリの装置内情報を前記バックアップメモリに転
送させる監視手段とを更に含むことを特徴とする請求項
２に記載のバックアップ回路。 - 【請求項４】 前記バックアップメモリ内の前記バック
アップ情報を前記装置内情報メモリの対応領域に複写す
るために、前記バックアップメモリ内の前記バックアッ
プ情報が記憶されている領域のアドレス及び前記装置内
情報メモリの前記対応領域のアドレスを生成し、それぞ
れを前記バックアップメモリ及び前記装置内情報メモリ
に与えるアドレスカウンタと、前記アドレスカウンタに
同期して、前記バックアップメモリ内の前記バックアッ
プ情報を前記装置内情報メモリに複写するために、前記
バックアップメモリに対し読出制御、前記装置内情報メ
モリ対し書き込み制御を行う手段とを更に含むことを特
徴とする請求項１〜３のいずれかに記載のバックアップ
回路。 - 【請求項５】 前記所定の動作を行う装置が伝送装置で
あり、前記装置内情報が回線接続情報或いは運用情報を
含むことを特徴とする請求項１〜３のいずれかに記載の
バックアップ回路。 - 【請求項６】 前記バックアップメモリが不揮発性メモ
リであることを特徴とする請求項１〜５のいずれかに記
載のバックアップ回路。 - 【請求項７】 前記変更情報アドレスメモリがＦＩＦＯ
メモリであることを特徴とする請求項１〜６のいずれか
に記載のバックアップ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7253672A JPH0997219A (ja) | 1995-09-29 | 1995-09-29 | バックアップ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7253672A JPH0997219A (ja) | 1995-09-29 | 1995-09-29 | バックアップ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0997219A true JPH0997219A (ja) | 1997-04-08 |
Family
ID=17254569
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7253672A Pending JPH0997219A (ja) | 1995-09-29 | 1995-09-29 | バックアップ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0997219A (ja) |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0411897A (ja) * | 1989-10-04 | 1992-01-16 | Sumitomo Chem Co Ltd | 抗緑膿菌外毒素ａヒトモノクローナル抗体 |
| JPH04191948A (ja) * | 1990-11-27 | 1992-07-10 | Oki Electric Ind Co Ltd | 情報処理装置 |
| JPH04267448A (ja) * | 1991-02-22 | 1992-09-24 | Nec Ic Microcomput Syst Ltd | マイクロコンピュータ |
| JPH06202894A (ja) * | 1992-09-28 | 1994-07-22 | Nec Corp | 共有メモリ制御回路 |
| JP3121440B2 (ja) * | 1992-05-29 | 2000-12-25 | 小糸工業株式会社 | 操作盤の構造 |
-
1995
- 1995-09-29 JP JP7253672A patent/JPH0997219A/ja active Pending
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0411897A (ja) * | 1989-10-04 | 1992-01-16 | Sumitomo Chem Co Ltd | 抗緑膿菌外毒素ａヒトモノクローナル抗体 |
| JPH04191948A (ja) * | 1990-11-27 | 1992-07-10 | Oki Electric Ind Co Ltd | 情報処理装置 |
| JPH04267448A (ja) * | 1991-02-22 | 1992-09-24 | Nec Ic Microcomput Syst Ltd | マイクロコンピュータ |
| JP3121440B2 (ja) * | 1992-05-29 | 2000-12-25 | 小糸工業株式会社 | 操作盤の構造 |
| JPH06202894A (ja) * | 1992-09-28 | 1994-07-22 | Nec Corp | 共有メモリ制御回路 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19990203 |