JPH10133958A - 通信装置制御回路 - Google Patents
通信装置制御回路Info
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- JPH10133958A JPH10133958A JP8289879A JP28987996A JPH10133958A JP H10133958 A JPH10133958 A JP H10133958A JP 8289879 A JP8289879 A JP 8289879A JP 28987996 A JP28987996 A JP 28987996A JP H10133958 A JPH10133958 A JP H10133958A
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Abstract
(57)【要約】 （修正有）
【課題】 フラッシュメモリを用いた通信端末装置の主
制御回路の高信頼化。 【解決手段】 ＣＰＵ１が正常且つ所要な主制御動作時
にＣＰＵ１のメインメモリを構成するフラッシュメモリ
７とＲＡＭ８と、ウォッチドッグ回路２と、Ｃウォッチ
ドッグ回路２より出力されるリセット信号回数をカウン
タするリセットカウンタ３１と、システムエラー時に主
プログラムのダウンラインロード機能及びハードウェア
チェック機能を有する予備プログラムによってＣＰＵ１
が動作する為の予備メモリを構成するＲＯＭ９とＲＡＭ
１０と、ＣＰＵ１が正常時メインメモリであるフラッシ
ュメモリ７及びＲＡＭ８へのアクセス制御を行い、シス
テムエラー時には予備メモリであるＲＯＭ９及びＲＡＭ
１０へ強制的にアクセス領域を切り替え、制御するアド
レスデコーダ５とから構成されている。
制御回路の高信頼化。 【解決手段】 ＣＰＵ１が正常且つ所要な主制御動作時
にＣＰＵ１のメインメモリを構成するフラッシュメモリ
７とＲＡＭ８と、ウォッチドッグ回路２と、Ｃウォッチ
ドッグ回路２より出力されるリセット信号回数をカウン
タするリセットカウンタ３１と、システムエラー時に主
プログラムのダウンラインロード機能及びハードウェア
チェック機能を有する予備プログラムによってＣＰＵ１
が動作する為の予備メモリを構成するＲＯＭ９とＲＡＭ
１０と、ＣＰＵ１が正常時メインメモリであるフラッシ
ュメモリ７及びＲＡＭ８へのアクセス制御を行い、シス
テムエラー時には予備メモリであるＲＯＭ９及びＲＡＭ
１０へ強制的にアクセス領域を切り替え、制御するアド
レスデコーダ５とから構成されている。
Description
【０００１】
【産業上の利用分野】本発明は、ＣＰＵを用いた通信機
器端末装置に関し、特に、装置制御用の主プログラムを
電気的に消去及び書き込み可能なフラッシュメモリに記
憶させる方式の通信装置制御回路に関する。
器端末装置に関し、特に、装置制御用の主プログラムを
電気的に消去及び書き込み可能なフラッシュメモリに記
憶させる方式の通信装置制御回路に関する。
【０００２】
【従来の技術】近年、通信端末装置では、ネットワーク
の多様化が進み、それによる装置への高機能化の要求が
増大している。更に、通信端末装置はより複雑で機能的
に優れたものへと日々進化している。
の多様化が進み、それによる装置への高機能化の要求が
増大している。更に、通信端末装置はより複雑で機能的
に優れたものへと日々進化している。
【０００３】このような動向の中で、生産ロットの切り
替わりの際や、通信端末装置が市場に出荷された後に、
機能追加または修正等といった主プログラムのバージョ
ンアップが必須となってきている。そこで生まれたのが
電気的に書き換え可能なフラッシュメモリを用いること
であって、通信回線を介してホスト側からダウンライン
ロードを行う方式であり、この方式によると装置を解体
し、装置内部のＲＯＭの交換を行うことなく容易に主プ
ログラムのバージョンアップが可能となる。このような
技術は、例えば、特開平８−５５０６８号公報「通信端
末装置」に開示されている。
替わりの際や、通信端末装置が市場に出荷された後に、
機能追加または修正等といった主プログラムのバージョ
ンアップが必須となってきている。そこで生まれたのが
電気的に書き換え可能なフラッシュメモリを用いること
であって、通信回線を介してホスト側からダウンライン
ロードを行う方式であり、この方式によると装置を解体
し、装置内部のＲＯＭの交換を行うことなく容易に主プ
ログラムのバージョンアップが可能となる。このような
技術は、例えば、特開平８−５５０６８号公報「通信端
末装置」に開示されている。
【０００４】
【発明が解決しようとする課題】上述したように、主プ
ログラムは、フラッシュメモリに記憶されている。この
フラッシュメモリは、電気的に消去及び書き換え可能で
あるために、主プログラムによるＣＰＵの動作時に暴走
した場合には、メインメモリの主プログラム領域に不当
なデータが上書きされてしまう可能性がある。このよう
な場合、主プログラムをフラッシュメモリにダウンライ
ンロードし直す必要があるが、ダウンラインロード機能
の制御プログラム領域が破壊されてしまった場合には、
また、ダウンラインロード機能用プログラムがフラッシ
ュメモリとは別のメインメモリを構成するＲＯＭに格納
されていたとしても、前記ＲＯＭへのアクセス制御プロ
グラムが破壊されてしまえば、フラッシュメモリ素子を
交換するしか手段は無い。即ち、フラッシュメモリを用
いて通信回線からダウンラインロードする方式の本来の
目的であるところのメモリ素子の交換をせずに主プログ
ラムのバージョンアップを行うという手段が適用できな
い場合が発生する。
ログラムは、フラッシュメモリに記憶されている。この
フラッシュメモリは、電気的に消去及び書き換え可能で
あるために、主プログラムによるＣＰＵの動作時に暴走
した場合には、メインメモリの主プログラム領域に不当
なデータが上書きされてしまう可能性がある。このよう
な場合、主プログラムをフラッシュメモリにダウンライ
ンロードし直す必要があるが、ダウンラインロード機能
の制御プログラム領域が破壊されてしまった場合には、
また、ダウンラインロード機能用プログラムがフラッシ
ュメモリとは別のメインメモリを構成するＲＯＭに格納
されていたとしても、前記ＲＯＭへのアクセス制御プロ
グラムが破壊されてしまえば、フラッシュメモリ素子を
交換するしか手段は無い。即ち、フラッシュメモリを用
いて通信回線からダウンラインロードする方式の本来の
目的であるところのメモリ素子の交換をせずに主プログ
ラムのバージョンアップを行うという手段が適用できな
い場合が発生する。
【０００５】本発明は従来の上記実情に鑑み、従来の技
術に内在する上記課題を解決する為になされたものであ
り、従って本発明の目的は、フラッシュメモリを用いた
通信端末装置の主制御回路の信頼性を高めることにあ
る。
術に内在する上記課題を解決する為になされたものであ
り、従って本発明の目的は、フラッシュメモリを用いた
通信端末装置の主制御回路の信頼性を高めることにあ
る。
【０００６】
【課題を解決するための手段】本発明の通信装置制御回
路は、第１の特徴として、ＣＰＵのウォッチドッグリセ
ットによってＣＰＵが復帰出来ない状態にあることを検
出するリセットカウンタとシステムエラー検出器とを備
えている。
路は、第１の特徴として、ＣＰＵのウォッチドッグリセ
ットによってＣＰＵが復帰出来ない状態にあることを検
出するリセットカウンタとシステムエラー検出器とを備
えている。
【０００７】本発明の第２の特徴として、前記システム
エラー検出器にてシステムエラーであると判断した場
合、ＣＰＵがアクセスするメモリ領域を強制的にダウン
ラインロード機能プログラム及び、予備動作時に所要な
機能プログラムが格納されている予備メモリ領域に切り
替えるアドレスデコーダと、前記予備メモリ領域を構成
する予備プログラム格納用リードオンリメモリ（ＲＯ
Ｍ）とランダムアクセスメモリ（ＲＡＭ）とを備えてい
る。
エラー検出器にてシステムエラーであると判断した場
合、ＣＰＵがアクセスするメモリ領域を強制的にダウン
ラインロード機能プログラム及び、予備動作時に所要な
機能プログラムが格納されている予備メモリ領域に切り
替えるアドレスデコーダと、前記予備メモリ領域を構成
する予備プログラム格納用リードオンリメモリ（ＲＯ
Ｍ）とランダムアクセスメモリ（ＲＡＭ）とを備えてい
る。
【０００８】これらの特徴により、ＣＰＵが暴走しウォ
ッチドッグリセットでは復帰不可能な状態になった場合
でも、予備プログラムによる処理動作用予備メモリ領域
に切り替えることで主プログラムのダウンラインロード
が可能となり、メモリ素子の交換をすることなく復帰す
ることができる。
ッチドッグリセットでは復帰不可能な状態になった場合
でも、予備プログラムによる処理動作用予備メモリ領域
に切り替えることで主プログラムのダウンラインロード
が可能となり、メモリ素子の交換をすることなく復帰す
ることができる。
【０００９】
【実施例】次に本発明をその好ましい一実施例について
図面を参照しながら具体的に説明する。
図面を参照しながら具体的に説明する。
【００１０】図１は、本発明の一実施例を示すブロック
構成図である。
構成図である。
【００１１】図１を参照するに、本発明に係る通信装置
制御回路は機能的に３つのブロックに分けられる。第１
に、主プログラムによって所要な制御を行う為の主制御
処理は、ＣＰＵ１と、前記制御処理動作用のメインメモ
リであるフラッシュメモリ７とＲＡＭ（１）８と、ＣＰ
Ｕ１がメインメモリへアクセスする際のアクセス制御を
行うアドレスデコーダ５とで構成される制御回路で実現
される。
制御回路は機能的に３つのブロックに分けられる。第１
に、主プログラムによって所要な制御を行う為の主制御
処理は、ＣＰＵ１と、前記制御処理動作用のメインメモ
リであるフラッシュメモリ７とＲＡＭ（１）８と、ＣＰ
Ｕ１がメインメモリへアクセスする際のアクセス制御を
行うアドレスデコーダ５とで構成される制御回路で実現
される。
【００１２】第２に、ＣＰＵ１の動作状態の監視機能と
して、ＣＰＵ１の出力ウォッチドッグパスルを監視し、
このパスルがＣＰＵ１より出力されない場合に、ＣＰＵ
１にリセット信号を出力するウォッチドッグ回路２と、
前記リセット信号を値：Ｎ回カウントするリセットカウ
ンタ部３と、このリセットカウンタ部３が所定値：Ｎと
なりＣＰＵ１が復帰不可能な暴走状態であること（シス
テムエラー）を検出するシステムエラー検出器４で構成
される。
して、ＣＰＵ１の出力ウォッチドッグパスルを監視し、
このパスルがＣＰＵ１より出力されない場合に、ＣＰＵ
１にリセット信号を出力するウォッチドッグ回路２と、
前記リセット信号を値：Ｎ回カウントするリセットカウ
ンタ部３と、このリセットカウンタ部３が所定値：Ｎと
なりＣＰＵ１が復帰不可能な暴走状態であること（シス
テムエラー）を検出するシステムエラー検出器４で構成
される。
【００１３】第３の機能として、前述のシステムエラー
の際の処理機能として、システムエラー時にＣＰＵ１の
メモリアクセス領域を強制的に予備メモリ領域に切り替
え、アクセス制御を行うアドレスデコーダ５と、システ
ムエラーの際の所要の制御処理を行う為の予備プログラ
ムを記憶しているＲＯＭ９と前記ＲＯＭ９と共に予備メ
モリを構成するＲＡＭ（２）１０とから構成されてい
る。
の際の処理機能として、システムエラー時にＣＰＵ１の
メモリアクセス領域を強制的に予備メモリ領域に切り替
え、アクセス制御を行うアドレスデコーダ５と、システ
ムエラーの際の所要の制御処理を行う為の予備プログラ
ムを記憶しているＲＯＭ９と前記ＲＯＭ９と共に予備メ
モリを構成するＲＡＭ（２）１０とから構成されてい
る。
【００１４】図２はシステムエラー検出器の一例を示す
ブロック構成図である。
ブロック構成図である。
【００１５】図２を参照するに、システムエラー検出器
４は、“Ｎ”デコーダ４１と“０”デコーダ４２とフリ
ップフロップ４３によって構成されている。“Ｎ”デコ
ーダ４１と“０”デコーダ４２の各入力はリセットカウ
ンタ３１の出力に接続され、“Ｎ”デコーダ４１および
“０”デコーダ４２の各出力はそれぞれフリップフロッ
プのセット端子、リセット端子に接続されている。リセ
ットカウンタ３１の出力がカウント値“Ｎ”のときのみ
“Ｎ”デコーダ４１が作用し、その出力によってフリッ
プフロップ４３がセットされてその出力が“１”にな
る。リセットカウンタ３１の出力が“Ｎ”以外のときに
は“０”デコーダが作用し、その出力によってフリップ
フロップ４３がリセットされて、その出力は“０”にな
る。
４は、“Ｎ”デコーダ４１と“０”デコーダ４２とフリ
ップフロップ４３によって構成されている。“Ｎ”デコ
ーダ４１と“０”デコーダ４２の各入力はリセットカウ
ンタ３１の出力に接続され、“Ｎ”デコーダ４１および
“０”デコーダ４２の各出力はそれぞれフリップフロッ
プのセット端子、リセット端子に接続されている。リセ
ットカウンタ３１の出力がカウント値“Ｎ”のときのみ
“Ｎ”デコーダ４１が作用し、その出力によってフリッ
プフロップ４３がセットされてその出力が“１”にな
る。リセットカウンタ３１の出力が“Ｎ”以外のときに
は“０”デコーダが作用し、その出力によってフリップ
フロップ４３がリセットされて、その出力は“０”にな
る。
【００１６】以下に本発明の動作を図１を参照しながら
説明する。
説明する。
【００１７】本発明に係る回路は、所要の制御を行う主
プログラムを通信回線１１２よりフラッシュメモリ７へ
ダウンラインロード可能な機能を有するものである。前
記通信回線１１２とは、通信衛星を介し、通信端末装置
と接続される衛星通信回線であり、また、通信用ケーブ
ルを介してパーソナルコンピュータと接続される通信回
線であり、さらにまた、電話回線でもある。
プログラムを通信回線１１２よりフラッシュメモリ７へ
ダウンラインロード可能な機能を有するものである。前
記通信回線１１２とは、通信衛星を介し、通信端末装置
と接続される衛星通信回線であり、また、通信用ケーブ
ルを介してパーソナルコンピュータと接続される通信回
線であり、さらにまた、電話回線でもある。
【００１８】通信回線１１２は、装置外部端子１１１よ
りＣＰＵ１の制御により信号の入出力を司るＩ／Ｏポー
ト６を介してＣＰＵ１と接続されている。ＣＰＵ１が、
ウォッチドッグパルスを定期的に出力し、ウォッチドッ
グ回路２ではＣＰＵ１が定常状態であると判断している
場合には、本制御回路は、通信回線１１２を介したホス
トよりダウンラインロード要求コマンドを受信すると、
フラッシュメモリ７の主プログラム領域を構成する複数
のタスクの内の一つであるダウンラインロード実行用タ
スクが起動され、主プログラム格納領域は新規主プログ
ラムに書き換えられる。この際には、ダウンラインロー
ド処理動作で必要なメインメモリであるＲＡＭ（１）８
内のダウンラインロード処理用領域へもアクセスされ
る。
りＣＰＵ１の制御により信号の入出力を司るＩ／Ｏポー
ト６を介してＣＰＵ１と接続されている。ＣＰＵ１が、
ウォッチドッグパルスを定期的に出力し、ウォッチドッ
グ回路２ではＣＰＵ１が定常状態であると判断している
場合には、本制御回路は、通信回線１１２を介したホス
トよりダウンラインロード要求コマンドを受信すると、
フラッシュメモリ７の主プログラム領域を構成する複数
のタスクの内の一つであるダウンラインロード実行用タ
スクが起動され、主プログラム格納領域は新規主プログ
ラムに書き換えられる。この際には、ダウンラインロー
ド処理動作で必要なメインメモリであるＲＡＭ（１）８
内のダウンラインロード処理用領域へもアクセスされ
る。
【００１９】上述と同様に、ＣＰＵ１が定常状態であ
り、所要の制御処理を行う場合には、フラッシュメモリ
７に格納されている所要な機能のタスクが起動され、Ｒ
ＡＭ（１）８の処理用メモリ領域が使用され、処理動作
が行われる。これらのＩ／Ｏポート６、フラッシュメモ
リ７、ＲＡＭ（１）８へのアクセス制御は、ＣＰＵ１よ
り入力されるアドレスバス１０１及び制御信号１０３の
情報をもとにどの領域へアクセスするか、また、ＣＰＵ
１によってアクセスするデータは入出力どちらなのかを
判断するアドレスデコーダ５に委ねられる。
り、所要の制御処理を行う場合には、フラッシュメモリ
７に格納されている所要な機能のタスクが起動され、Ｒ
ＡＭ（１）８の処理用メモリ領域が使用され、処理動作
が行われる。これらのＩ／Ｏポート６、フラッシュメモ
リ７、ＲＡＭ（１）８へのアクセス制御は、ＣＰＵ１よ
り入力されるアドレスバス１０１及び制御信号１０３の
情報をもとにどの領域へアクセスするか、また、ＣＰＵ
１によってアクセスするデータは入出力どちらなのかを
判断するアドレスデコーダ５に委ねられる。
【００２０】一方、ウォッチドッグ回路２によるリセッ
ト動作は、ＣＰＵ１の定期的な出力ウォッチドッグパル
スがＣＰＵ１の暴走等により定められた時間内にウォッ
チドッグ回路２へ入力されない場合に発生するものであ
る。通常、フラッシュメモリ７の主プログラムメモリ領
域が消去及び書き換えにより破壊されない限り、ウォッ
チドッグリセット動作でＣＰＵ１は、暴走状態から復帰
可能である。
ト動作は、ＣＰＵ１の定期的な出力ウォッチドッグパル
スがＣＰＵ１の暴走等により定められた時間内にウォッ
チドッグ回路２へ入力されない場合に発生するものであ
る。通常、フラッシュメモリ７の主プログラムメモリ領
域が消去及び書き換えにより破壊されない限り、ウォッ
チドッグリセット動作でＣＰＵ１は、暴走状態から復帰
可能である。
【００２１】また、ウォッチドッグリセットでリセット
カウンタ３１は、カウントを開始する。カウント値がＮ
より大きくなれば、システムエラーとなるが、ＣＰＵ１
が復帰した場合、あるいは、定常状態である場合には、
リセットカウンタ３１の値は、“０”にリセットされ
る。何故ならば、リセットカウンタ部３は、ウォッチド
ッグパルスを周期：Ｍ［ｓ］で監視する為のＭ［ｓ］カ
ウンタ３２を備えている為に、このＭ［ｓ］カウンタ３
２は、ウォッチドッグリセットで位相補正され、Ｍ
［ｓ］毎にウォッチドッグリセットを監視し、ウォッチ
ドッグリセットが入力されない場合に、リセットカウン
タ３１を“０”にリセットするものである。従って、Ｃ
ＰＵ１が定常状態には、リセットカウンタ３１は常に値
“０”の状態となる。
カウンタ３１は、カウントを開始する。カウント値がＮ
より大きくなれば、システムエラーとなるが、ＣＰＵ１
が復帰した場合、あるいは、定常状態である場合には、
リセットカウンタ３１の値は、“０”にリセットされ
る。何故ならば、リセットカウンタ部３は、ウォッチド
ッグパルスを周期：Ｍ［ｓ］で監視する為のＭ［ｓ］カ
ウンタ３２を備えている為に、このＭ［ｓ］カウンタ３
２は、ウォッチドッグリセットで位相補正され、Ｍ
［ｓ］毎にウォッチドッグリセットを監視し、ウォッチ
ドッグリセットが入力されない場合に、リセットカウン
タ３１を“０”にリセットするものである。従って、Ｃ
ＰＵ１が定常状態には、リセットカウンタ３１は常に値
“０”の状態となる。
【００２２】ここで、リセットカウンタ３１、Ｍ［ｓ］
カウンタ３２及びその周辺回路の動作について図３のタ
イミングチャートを参照しながら詳細に説明するに、ウ
ォッチドッグ回路２は、ＣＰＵ１からのウォッチドッグ
パルスが入力されなくなると、一定周期：Ｍ［秒］のリ
セットパルスを出力する。Ｍ［ｓ］カウンタ３２は、前
記周期：Ｍ［秒］と同周期のカウンタであり、フライホ
イールでカウント可能な自走カウンタである。
カウンタ３２及びその周辺回路の動作について図３のタ
イミングチャートを参照しながら詳細に説明するに、ウ
ォッチドッグ回路２は、ＣＰＵ１からのウォッチドッグ
パルスが入力されなくなると、一定周期：Ｍ［秒］のリ
セットパルスを出力する。Ｍ［ｓ］カウンタ３２は、前
記周期：Ｍ［秒］と同周期のカウンタであり、フライホ
イールでカウント可能な自走カウンタである。
【００２３】定常状態時において、Ｍ［ｓ］カウンタ３
２の基本動作は、ウォッチドッグ回路２よりリセットパ
ルスがリセットカウンタ部３に入力されないので、Ｍ
［ｓ］カウンタ３２にはリセットはかからず、フライホ
イールで繰り返しＭ［秒］をカウントする。更に、Ｍ
［秒］のカウント完了時に、このＭ［秒］間にリセット
パルスの入力があったかの確認が行われる。定常状態で
あれば、ウォッチドッグ回路２からのリセット入力はな
いので、Ｍ［ｓ］カウンタ３２はリセットカウンタ３１
にリセット信号を出力してリセットカウンタ３１をリセ
ットする。
２の基本動作は、ウォッチドッグ回路２よりリセットパ
ルスがリセットカウンタ部３に入力されないので、Ｍ
［ｓ］カウンタ３２にはリセットはかからず、フライホ
イールで繰り返しＭ［秒］をカウントする。更に、Ｍ
［秒］のカウント完了時に、このＭ［秒］間にリセット
パルスの入力があったかの確認が行われる。定常状態で
あれば、ウォッチドッグ回路２からのリセット入力はな
いので、Ｍ［ｓ］カウンタ３２はリセットカウンタ３１
にリセット信号を出力してリセットカウンタ３１をリセ
ットする。
【００２４】暴走状態時におけるＭ［ｓ］カウンタ３２
の基本動作は、ウォッチドッグ回路２よりリセットパル
スがリセットカウンタ部３に周期：Ｍ［秒］毎に入力さ
れるので、この度にＭ［ｓ］カウンタ３２はリセットさ
れる。従って、Ｍ［秒］のカウント完了の度にリセット
パルスによりリセットがかかるのでリセットパルスの位
相とＭ［ｓ］カウンタ３２の出力位相は同相となる。更
に、Ｍ［ｓ］カウンタ３２は、定常状態時と同様に、Ｍ
［秒］のカウント完了時に、このＭ［秒］間にリセット
パルスの入力があったかの確認を行う。この場合には、
リセット入力は、Ｍ［秒］毎に入力されるので、Ｍ
［ｓ］カウンタ３２はリセットカウンタ３１へのリセッ
ト信号を出力しない。
の基本動作は、ウォッチドッグ回路２よりリセットパル
スがリセットカウンタ部３に周期：Ｍ［秒］毎に入力さ
れるので、この度にＭ［ｓ］カウンタ３２はリセットさ
れる。従って、Ｍ［秒］のカウント完了の度にリセット
パルスによりリセットがかかるのでリセットパルスの位
相とＭ［ｓ］カウンタ３２の出力位相は同相となる。更
に、Ｍ［ｓ］カウンタ３２は、定常状態時と同様に、Ｍ
［秒］のカウント完了時に、このＭ［秒］間にリセット
パルスの入力があったかの確認を行う。この場合には、
リセット入力は、Ｍ［秒］毎に入力されるので、Ｍ
［ｓ］カウンタ３２はリセットカウンタ３１へのリセッ
ト信号を出力しない。
【００２５】要するに、このＭ［ｓ］カウンタ３２の目
的は、ＣＰＵ１が暴走状態から復帰し、定常状態となっ
た場合に、リセットカウンタ３１のカウント値を初期化
することにある。
的は、ＣＰＵ１が暴走状態から復帰し、定常状態となっ
た場合に、リセットカウンタ３１のカウント値を初期化
することにある。
【００２６】図３において、ウォッチドッグ回路２の出
力であるリセットパルスが入力されるまではＭ［ｓ］カ
ウンタ３２自身のタイミングでＭ［秒］をカウンタトし
ているために、Ａ区間はＭ［秒］に満たない場合があ
る。
力であるリセットパルスが入力されるまではＭ［ｓ］カ
ウンタ３２自身のタイミングでＭ［秒］をカウンタトし
ているために、Ａ区間はＭ［秒］に満たない場合があ
る。
【００２７】次に、本発明に係る回路の特徴であるシス
テムエラー時の動作について図１を参照して説明する。
テムエラー時の動作について図１を参照して説明する。
【００２８】ＣＰＵ１の暴走により、フラッシュメモリ
７の主プログラムメモリ領域が消去、及び書き換えによ
り破壊されてしまった場合には、上述のウォッチドッグ
リセットではＣＰＵ１の復帰が不可能となる場合が想定
される。この状況では、ウォッチドッグパルスがＣＰＵ
１より出力されない状態が継続してしまうために、ウォ
ッチドッグ回路２の出力信号であるウォッチドッグリセ
ットが周期：Ｍ［ｓ］毎に出力される。ここでＣＰＵ１
がある一定時間：Ｌ［ｓ］暴走状態であればシステムエ
ラーであると定義した時に、時間：Ｌと周期：Ｍとの関
係は：Ｌ＝Ｍ×（Ｎ−１）（Ｎ＞０）で定義付けられ
る。従って、リセットカウンタ３１は、ウォッチドッグ
リセット毎に“１”づつ加算されるカウンタである。
７の主プログラムメモリ領域が消去、及び書き換えによ
り破壊されてしまった場合には、上述のウォッチドッグ
リセットではＣＰＵ１の復帰が不可能となる場合が想定
される。この状況では、ウォッチドッグパルスがＣＰＵ
１より出力されない状態が継続してしまうために、ウォ
ッチドッグ回路２の出力信号であるウォッチドッグリセ
ットが周期：Ｍ［ｓ］毎に出力される。ここでＣＰＵ１
がある一定時間：Ｌ［ｓ］暴走状態であればシステムエ
ラーであると定義した時に、時間：Ｌと周期：Ｍとの関
係は：Ｌ＝Ｍ×（Ｎ−１）（Ｎ＞０）で定義付けられ
る。従って、リセットカウンタ３１は、ウォッチドッグ
リセット毎に“１”づつ加算されるカウンタである。
【００２９】システムエラー検出器４では、前記リセッ
トカウンタ３１でのカウント値がＮより大きい場合にシ
ステムエラーと判断し、システムエラー状態信号をアド
レスデコーダ５へ出力する。アドレスデコーダ５はシス
テムエラー状態信号を受け取ると即座にＣＰＵ１のアク
セス領域を強制的に予備メモリ領域へ切り替える。予備
メモリを構成するＲＯＭ９にはシステムエラー時に所要
となる機能であるところの、例えば、主プログラムのメ
インメモリ内のフラッシュメモリ７へのダウンラインロ
ード機能プログラムや、本発明の制御回路及びその周辺
回路のハードウェアチェック機能プログラムなどを記憶
させておく。
トカウンタ３１でのカウント値がＮより大きい場合にシ
ステムエラーと判断し、システムエラー状態信号をアド
レスデコーダ５へ出力する。アドレスデコーダ５はシス
テムエラー状態信号を受け取ると即座にＣＰＵ１のアク
セス領域を強制的に予備メモリ領域へ切り替える。予備
メモリを構成するＲＯＭ９にはシステムエラー時に所要
となる機能であるところの、例えば、主プログラムのメ
インメモリ内のフラッシュメモリ７へのダウンラインロ
ード機能プログラムや、本発明の制御回路及びその周辺
回路のハードウェアチェック機能プログラムなどを記憶
させておく。
【００３０】ＣＰＵ１は、システムエラー検出後のウォ
ッチドッグリセット信号により予備プログラムでの処理
動作が起動され、復帰する。そして、メインメモリ内の
ラッシュメモリ７への主プログラムのダウンラインロー
ド処理が予備プログラムによって予備メモリを使用して
行われる。
ッチドッグリセット信号により予備プログラムでの処理
動作が起動され、復帰する。そして、メインメモリ内の
ラッシュメモリ７への主プログラムのダウンラインロー
ド処理が予備プログラムによって予備メモリを使用して
行われる。
【００３１】また、予備動作時の所要なアプリケーショ
ンプログラムを予備メモリ内ＲＯＭ９へ格納しておくこ
とで、システムエラー発生原因の究明やハードウェアに
損傷が無いか等のハードウェアチェックを行うことも可
能である。
ンプログラムを予備メモリ内ＲＯＭ９へ格納しておくこ
とで、システムエラー発生原因の究明やハードウェアに
損傷が無いか等のハードウェアチェックを行うことも可
能である。
【００３２】
【発明の効果】以上説明したように、本発明によれば、
電気的消去及び書き込み可能なフラッシュメモリによる
ダウンラインロード方式を採用した主制御回路におい
て、メインメモリ内のフラッシュメモリに格納された主
プログラムが、ＣＰＵの暴走等により消去、または書き
換えられてＣＰＵが復帰不可能な状態に陥ってしまった
場合でも、システムエラー時にアクセスメモリ領域が予
備メモリ領域に切り替えられることで予備プログラムが
起動し、破壊された主プログラムを修復することが可能
となる。
電気的消去及び書き込み可能なフラッシュメモリによる
ダウンラインロード方式を採用した主制御回路におい
て、メインメモリ内のフラッシュメモリに格納された主
プログラムが、ＣＰＵの暴走等により消去、または書き
換えられてＣＰＵが復帰不可能な状態に陥ってしまった
場合でも、システムエラー時にアクセスメモリ領域が予
備メモリ領域に切り替えられることで予備プログラムが
起動し、破壊された主プログラムを修復することが可能
となる。
【００３３】更に本発明によればまた、前記予備プログ
ラムにハードウェアチェック等のアプリケーション機能
を持たせることで、システムエラーの原因の究明やハー
ドウェアチェックに有用とすることができる。
ラムにハードウェアチェック等のアプリケーション機能
を持たせることで、システムエラーの原因の究明やハー
ドウェアチェックに有用とすることができる。
【図１】本発明の一実施例を示すブロック構成図であ
る。
る。
【図２】本発明に係るシステムエラー検出器の一例を示
すブロック構成図である。
すブロック構成図である。
【図３】本発明における動作の主要部を示すタイミング
チャートである。
チャートである。
１…ＣＰＵ ２…ウォッチドッグ回路 ３…リセットカウンタ部 ３１…リセットカウンタ ３２…Ｍ［ｓ］カウンタ ４…システムエラー検出器 ４１…“Ｎ”デコーダ ４２…“０”デコーダ ４３…フリップフロップ ５…アドレスデコーダ ６…Ｉ／Ｏポート ７…フラッシュメモリ ８…ＲＡＭ１ ９…ＲＯＭ １０…ＲＡＭ２ １０１…アドレスバス １０２…データバス １０３…制御信号 １１１…装置外部端子 １１２…通信回線
Claims (4)
- 【請求項１】 主制御を担う中央処理装置（以下ＣＰ
Ｕ）に所要の処理を行わせる為の主プログラムをＣＰＵ
のメインメモリである電気的消去可能なフラッシュメモ
リに記憶させておく機能を有する移動体衛星通信装置等
の通信機器端末の制御系回路において、前記ＣＰＵが正
常且つ所要な主制御動作時にＣＰＵのメインメモリを構
成するランダムアクセスメモリ（以下第１のＲＡＭ）及
びフラッシュメモリと、ＣＰＵが定期的に出力するウォ
ッチドッグ用パルスによりＣＰＵの異常状態を監視し異
常状態を検出した際にＣＰＵに対してリセットを行うウ
ォッチドッグ回路と、ＣＰＵの正常動作時に“０”にリ
セットされ前記ウォッチドッグ回路より出力されるリセ
ット信号回数をカウントするリセットカウンタと、該リ
セットカウンタが値“Ｎ”となると前記ＣＰＵは復帰不
可能な暴走状態となるシステムエラーであることを判断
するシステムエラー検出器と、システムエラー時に主プ
ログラムのダウンラインロード機能を有する予備プログ
ラムによってＣＰＵが動作する為の予備メモリを構成す
るランダムアクセスメモリ（以下第２のＲＡＭ）及びリ
ードオンリメモリ（以下ＲＯＭ）と、ＣＰＵが正常時に
前記メインメモリであるフラッシュメモリ及び第１のＲ
ＡＭへのアクセス制御を行いシステムエラー時には前記
予備メモリである第２のＲＡＭ及びＲＯＭへ強制的にア
クセス領域を切り替えて制御するアドレスデコーダとを
有することを特徴とした通信装置制御回路。 - 【請求項２】 予備メモリを構成する前記ＲＯＭまたは
第２のＲＡＭに所要のアプリケーションプログラムを格
納し、システムエラー発生原因の究明あるいはハードウ
ェアチェック等を行うことを更に特徴とする請求項１に
記載の通信装置制御回路。 - 【請求項３】 前記ＣＰＵが暴走状態から復帰して定常
状態となったときに前記リセットカウンタのカウント値
を初期化するＭ［ｓ］カウンタを具備することを更に特
徴とする請求項１に記載の通信装置制御回路。 - 【請求項４】 前記システムエラー検出器を、前記リセ
ットカウンタの出力に各入力が接続された“Ｎ”デコー
ダ及び“０”デコーダと、該“Ｎ”デコーダの出力がセ
ット端子に接続されるとともに、前記“０”デコーダの
出力がリセット端子に接続されその出力端子が前記アド
レスデコーダに接続されたフリップフロップとにより構
成したことを更に特徴とする請求項１に記載の通信装置
制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08289879A JP3094924B2 (ja) | 1996-10-31 | 1996-10-31 | 通信装置制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08289879A JP3094924B2 (ja) | 1996-10-31 | 1996-10-31 | 通信装置制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10133958A true JPH10133958A (ja) | 1998-05-22 |
| JP3094924B2 JP3094924B2 (ja) | 2000-10-03 |
Family
ID=17748962
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP08289879A Expired - Fee Related JP3094924B2 (ja) | 1996-10-31 | 1996-10-31 | 通信装置制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3094924B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100604877B1 (ko) | 2004-07-03 | 2006-07-31 | 삼성전자주식회사 | 내장 시스템의 메모리 어드레스의 매핑을 제어하는 장치와방법 |
| WO2011122677A1 (ja) * | 2010-03-30 | 2011-10-06 | 株式会社エルイーテック | 主記憶装置における情報を復元するための装置及び方法 |
| US8954801B2 (en) | 2009-10-15 | 2015-02-10 | L E Tech Co., Ltd. | Microcomputer and method of operation thereof |
-
1996
- 1996-10-31 JP JP08289879A patent/JP3094924B2/ja not_active Expired - Fee Related
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100604877B1 (ko) | 2004-07-03 | 2006-07-31 | 삼성전자주식회사 | 내장 시스템의 메모리 어드레스의 매핑을 제어하는 장치와방법 |
| US8954801B2 (en) | 2009-10-15 | 2015-02-10 | L E Tech Co., Ltd. | Microcomputer and method of operation thereof |
| WO2011122677A1 (ja) * | 2010-03-30 | 2011-10-06 | 株式会社エルイーテック | 主記憶装置における情報を復元するための装置及び方法 |
| JP2014123409A (ja) * | 2010-03-30 | 2014-07-03 | Le Tech Co Ltd | 主記憶装置における情報を復元するための装置及び方法 |
| JP5579257B2 (ja) * | 2010-03-30 | 2014-08-27 | 株式会社エルイーテック | 主記憶装置における情報を復元するための装置及び方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3094924B2 (ja) | 2000-10-03 |
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