JP3520102B2 - マイクロコンピュータ - Google Patents

マイクロコンピュータ

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JP3520102B2 JP33499793A JP33499793A JP3520102B2 JP 3520102 B2 JP3520102 B2 JP 3520102B2 JP 33499793 A JP33499793 A JP 33499793A JP 33499793 A JP33499793 A JP 33499793A JP 3520102 B2 JP3520102 B2 JP 3520102B2
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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はマイクロコンピュータに
関し、特に外部にプログラムメモリを増設することが可
能なものに関する。
【０００２】
【従来の技術】近年、マイクロコンピュータにおいて外
部にプログラムメモリを拡張することが可能なものが多
く用いられている。また、マイクロコンピュータの内部
には、中央演算処理装置（以下ＣＰＵと略する）又はダ
イレクト・メモリ・アクセス・コントローラ（以下ＤＭ
ＡＣと略する）等によってプログラムを書き込むことが
可能な内部データメモリを有するものが多い。
【０００３】このような場合、外部プログラムメモリ又
は内部データメモリに書き込まれたプログラムによっ
て、内蔵されたプログラムメモリの内容を外部に読み出
すことが可能な状態にある。
【０００４】
【発明が解決しようとする課題】しかし、内蔵プログラ
ムメモリの内容を、プログラムの開発者やマイクロコン
ピュータの製造者以外の第三者に知られないようにした
い場合が多々ある。
【０００５】従来のマイクロコンピュータでは、このよ
うな要望に応えることができず、第三者に内蔵プログラ
ムメモリの内容を読み出されることを防止できなかっ
た。
【０００６】例えば、外部にプログラムメモリを拡長し
たマイクロコンピュータの応用装置の場合、第三者は容
易に外部プログラムメモリを書き替えることが可能で、
この外部プログラムメモリにマイクロコンピュータ内蔵
のプログラムメモリの内容を外部に出力させるプログラ
ムを書き込み、マイクロコンピュータを動作させること
で、内蔵プログラムメモリの内容をプログラムの開発者
やマイクロコンピュータの製造者に無断で読み出すこと
ができる。
【０００７】また、第三者により外部プログラムメモリ
に書き込まれた命令で、直接内蔵プログラムメモリの内
容を外部に出力させずに、マイクロコンピュータ内蔵の
データメモリに内蔵プログラムメモリの内容を読み出し
外部に出力させるプログラムを書き込みマイクロコンピ
ュータを動作させることで、内蔵プログラムメモリの内
容を無断で読み出すこともできる。
【０００８】本発明は上記事情に鑑みてなされたもの
で、内蔵プログラムメモリの内容の第三者による読み出
しを禁止し得るマイクロコンピュータを提供することを
目的とする。
【０００９】
【課題を解決するための手段】本発明のマイクロコンピ
ュータは、プログラム及び／又はデータを格納する内蔵
プログラムメモリと、プログラム及び／又はデータを格
納する外部プログラムメモリと、第１のアドレスを出力
し、前記内蔵プログラムメモリ及び前記外部プログラム
メモリのうちの１つから前記第１のアドレスにより示さ
れる位置に格納されている命令をフェッチし、フェッチ
した前記命令を実行し、前記命令が前記プログラム又は
データを読み出すことを指示する場合は第２のアドレス
を出力するＣＰＵと、前記ＣＰＵから出力された前記第
１のアドレスを受信し、この第１のアドレスが前記内蔵
プログラムメモリのアドレス空間に存在するか否かを検
出し、前記ＣＰＵから出力された前記第２のアドレスを
受信し、この第２のアドレスは前記命令に従って読み出
される前記プログラム又はデータの格納位置を示すもの
であり、この第２のアドレスが前記内蔵プログラムメモ
リのアドレス空間に存在するか否かを検出し、前記第１
のアドレスが前記内蔵プログラムメモリのアドレス空間
に存在せず、かつ前記第２のアドレスが前記内蔵プログ
ラムメモリのアドレス空間に存在する場合は、前記第２
のアドレスを、前記内蔵プログラムメモリのアドレス空
間以外のアドレスに変更する内蔵プログラムメモリ読み
出し保護回路と、を備えることを特徴とする。また本発
明のマイクロコンピュータは、プログラム及び／又はデ
ータを格納する内蔵プログラムメモリと、プログラム及
び／又はデータを格納する外部プログラムメモリと、第
１のアドレスを出力し、前記内蔵プログラムメモリ及び
前記外部プログラムメモリのうちの１つから前記第１の
アドレスにより示される位置に格納されている命令をフ
ェッチし、フェッチした前記命令を実行し、前記命令が
前記プログラム又はデータを読み出すことを指示する場
合は第２のアドレスを出力するＣＰＵと、前記ＣＰＵか
ら出力された前記第１のアドレスを受信し、この第１の
アドレスが前記内蔵プログラムメモリの特定のアドレス
空間に存在するか否かを検出し、前記ＣＰＵから出力さ
れた前記第２のアドレスを受信し、この第２のアドレス
は前記命令に従って読み出される前記プログラム又はデ
ータの格納位置を示すものであり、この第２のアドレス
が前記内蔵プログラムメモリの特定のアドレス空間に存
在するか否かを検出し、前記第１のアドレスが前記内蔵
プログラムメモリの特定のアドレス空間に存在せず、か
つ前記第２のアドレスが前記内蔵プログラムメモリの特
定のアドレス空間に存在する場合は、前記第２のアドレ
スを、前記内蔵プログラムメモリの特定のアドレス空間
以外のアドレスに変更する内蔵プログラムメモリ読み出
し保護回路と、を備えることを特徴とする。
【００１０】
【作用】ＣＰＵから出力された第１、第２のアドレスを
内蔵プログラムメモリ読み出し保護回路が受信し、第１
のアドレスが内蔵プログラムメモリのアドレス空間ある
いは特定のアドレス空間に存在するか否かを検出し、第
２のアドレスが内蔵プログラムメモリのアドレス空間あ
るいは特定のアドレス空間に存在するか否かを検出し、
第１のアドレスが内蔵プログラムメモリのアドレス空間
あるいは特定のアドレス空間に存在せず、かつ第２のア
ドレスが内蔵プログラムメモリのアドレス空間あるいは
特定のアドレス空間に存在する場合は、第２のアドレス
を、内蔵プログラムメモリのアドレス空間あるいは特定
のアドレス空間以外のアドレスに変更することで、内蔵
プログラムメモリ以外のメモリである外部プログラムメ
モリに格納されたプログラムにより内蔵プログラムメモ
リの内容を読み出すことが防止される。
【００１１】
【実施例】以下、本発明の一実施例について図面を参照
して説明する。
【００１２】本実施例によるマイクロコンピュータは、
内蔵プログラムメモリの内容を読み出す命令が、内蔵プ
ログラムメモリのアドレス空間（全空間又は特定空間の
いずれでもよい。）に存在しない場合には、この命令に
よる内蔵プログラムメモリの読み出しを禁止する機能
（請求項１に記載の本発明に対応）やアドレスを変更す
る機能（請求項２に記載の本発明に対応）あるいはこの
命令の実行を禁止する機能（請求項３に記載の本発明に
対応）を持つ点に特徴がある。
【００１３】図１に、本発明の一実施例によるマイクロ
コンピュータの構成を示す。このマイクロコンピュータ
１０は、プログラムカウンタ１１ａ、命令デコーダ１１
ｂ及び命令レジスタ１１ｃ、命令実行ユニット１１ｄ及
びアドレスレジスタ１１ｅを有するＣＰＵ１１と、内蔵
プログラムメモリ読み出し保護回路１２と、プログラム
メモリ１３と、データメモリ１４とを内蔵し、マイクロ
コンピュータ１０の外部にプログラムメモリ２０を備え
ている。
【００１４】ＣＰＵ１１内のプログラムカウンタ１１ａ
からアドレスバス１５を介して出力されたアドレスが内
蔵プログラムメモリ読み出し保護回路１２に与えられ
る。内蔵プログラムメモリ読み出し保護回路１２は、与
えられたアドレスが内蔵プログラムメモリ１３のアドレ
ス空間に存在するか否かを判断する。
【００１５】また、プログラムカウンタ１１ａから出力
されたアドレスは、内蔵プログラムメモリ１３、内蔵デ
ータメモリ１４又は外部プログラムメモリ２０にも与え
られる。そして、このアドレスに格納されているプログ
ラム又はデータが命令として読み出されて、データバス
１６を介して命令レジスタ１１ｃに保持され、命令デコ
ーダ１１ｂで解読される。
【００１６】内蔵プログラムメモリ読み出し保護回路１
２は、命令レジスタ１１ｃに保持された命令が命令実行
ユニット１１ｄにより実行されるときに、前記アドレス
が内蔵プログラムメモリ１３のアドレス空間にない場
合、内蔵プログラムメモリ１３へ読み出し禁止信号を与
えて読み出しを禁止する（あるいはＣＰＵ１１からの読
み出し信号を禁止しても良い）。即ち、内蔵プログラム
メモリ１３に書かれていた命令のみによって、内蔵プロ
グラムメモリ１３の内容の読み出しが可能となる。他の
内蔵データメモリ１４又は外部プログラムメモリ２０に
書かれた命令によっては、内蔵プログラムメモリ１３の
内容を読み出すことはできない。これにより、第三者に
内蔵プログラムメモリ１３の内容を知られることを防ぐ
ことができる。
【００１７】図２に、内蔵プログラムメモリ読み出し保
護回路１２の具体的な構成の一例を示す。この保護回路
１２は、アドレスデコーダ１２ａと、記憶素子１２ｂ
と、ＡＮＤゲート１２ｃとを有している。アドレスデコ
ーダ１２ａに、アドレスバス１５から転送されてきたア
ドレスが入力され、このアドレスが内蔵プログラムメモ
リ１３のアドレス空間内にあるか否かが検出され、検出
結果が命令フェッチ時に記憶素子１２ｂに記憶される。
【００１８】このアドレスが、内蔵プログラムメモリ１
３のアドレス空間内であった場合には、内蔵プログラム
メモリ１３からの読み出しを許可する論理「０」のデー
タが記憶素子１２ｂに記憶される。逆に、このアドレス
が内蔵プログラムメモリ１３のアドレス空間内になかっ
たときは、内蔵プログラムメモリ１３からの読み出しが
禁止される論理「１」のデータが記憶素子１２ｂに記憶
される。
【００１９】記憶素子１２ｂの出力と前記アドレスデコ
ーダ１２ａの出力はＡＮＤゲート１２ｃに入力され、Ａ
ＮＤゲート１２ｃの出力すなわち読み出し禁止信号は内
蔵プログラムメモリ１３に与えられる。読み出し禁止信
号が論理「０」のときは内蔵プログラムメモリ１３から
の読み出しは許可され、論理「１」のときは内蔵プログ
ラムメモリ１３からの読み出しは禁止される。
【００２０】記憶素子１２ｂに記憶されたデータが論理
「０」であるときは、ＡＮＤゲート１２ｃの出力は論理
「０」となり、内蔵プログラムメモリ１３からの読み出
しが行われる。
【００２１】記憶素子１２ｂに記憶されたデータが論理
「１」であるときは、次の命令フェッチまでにアドレス
レジスタ１１ｅ等からアドレスバス１５を介して転送さ
れてきたアドレスが前記アドレスデコーダ１２ａにより
内蔵プログラムメモリ１３のアドレス空間内であるか否
かが判定され、このアドレスが内蔵プログラムメモリ１
３のアドレス空間内である場合にのみＡＮＤゲート１２
ｃの出力は論理「１」となり、内蔵プログラムメモリ１
３からの読み出しは禁止される。これにより、内蔵プロ
グラムメモリ１３の内容を第三者が読み出すことを防ぐ
ことができる。
【００２２】図３に、図２に示した実施例における各信
号の具体的なタイムチャートを示す。図中、ＣＰＵ動作
として示された「Ｆ」はメモリから命令を読み出して命
令レジスタ１１ｃにより保持する命令フェッチを示し、
「Ｄ」は命令を命令デコーダ１１ｂにより解読する命令
デコードを示し、さらに「Ｅ」は命令を命令実行ユニッ
ト１１ｄにより実行する命令実行を示すものとする。
【００２３】まず、内蔵プログラムメモリ１３に格納さ
れた命令による内蔵プログラムメモリ１３の読み出しに
ついて図中１０１，１０２のタイミングを参照して説明
する。
【００２４】図中１０１のタイミングで、ＣＰＵ１１は
次に実行する命令のフェッチのためにプログラムカウン
タ１１ａからアドレスバス１５にアドレスを出力する。
このアドレスは内蔵プログラムメモリ１３のアドレス空
間内に存在するので、内蔵プログラムメモリ読み出し保
護回路１２のアドレスデコーダ１２ａによって論理
「０」のデータが記憶素子１２ｂに記憶される。これに
より、ＡＮＤゲート１２ｃ出力は論理「０」となり、内
蔵プログラムメモリ１３の内容の読み出しが許可された
状態になる。前記アドレスで指された内蔵プログラムメ
モリから読み出された命令がＣＰＵ１１内の命令レジス
タ１１ｃにより保持され、命令デコーダ１１ｂにより解
読される。
【００２５】命令デコーダ１１ｂで解読された命令が、
図中１０２において命令実行ユニット１１ｄにより実行
され、アドレスレジスタ１１ｅ等からアドレスバス１５
を介して転送されてきたアドレスで指された内蔵プログ
ラムメモリ１３の内容が、読み出し禁止信号が論理
「０」となっているので、データバス１６に読み出され
る。
【００２６】次に、内蔵プログラムメモリ１３以外のメ
モリたとえば外部プログラムメモリ２０に格納された命
令による内蔵プログラムメモリ１３の読み出しについて
図中１０３，１０４のタイミングを参照して説明する。
【００２７】図中１０３のタイミングで、ＣＰＵ１１は
次に実行する命令のフェッチのためにプログラムカウン
タ１１ａからアドレスバス１５にアドレスを出力する。
このアドレスは内蔵プログラムメモリ１３のアドレス空
間内に存在しないので、内蔵プログラムメモリ読み出し
保護回路１２のアドレスデコーダ１２ａによって論理
「１」のデータが記憶素子１２ｂに記憶される。
【００２８】前記アドレスで指された外部プログラムメ
モリから読み出された命令が、ＣＰＵ１１内の命令レジ
スタ１１ｃにより保持され、命令デコーダ１１ｂにより
解読される。
【００２９】命令デコーダ１１ｂで解読された命令が、
図中１０４において命令実行ユニット１１ｄにより実行
される。この命令で内蔵プログラムメモリ１３の内容を
読み出すためにＣＰＵ１１はアドレスレジスタ１１ｅ等
からアドレスバス１５に内蔵プログラムメモリ１３のア
ドレス空間内に存在するアドレスを出力する。このアド
レスも前記アドレスデコーダ１２ａによってデコーダさ
れ、前記アドレスデコーダ１２ａは論理「１」を出力す
る。これにより、ＡＮＤゲート１２ｃ出力は論理「１」
となり、内蔵プログラムメモリ１３の内容の読み出しが
禁止された状態になる。したがって、このタイミングで
は内蔵プログラムメモリ１３の内容はデータバス１６に
は読み出されない。
【００３０】このように、本実施例によれば内蔵プログ
ラムメモリのアドレス空間外のメモリに格納されている
命令を用いて内蔵プログラムメモリの内容を読み出すこ
とを禁止することができ、第三者に内蔵プログラムの内
容が知られるのを防ぐことができる。
【００３１】上述した実施例は一例であり、本発明を限
定するものではない。例えば、図２に示された内蔵プロ
グラムメモリ読み出し保護回路１２の構成は一例であ
り、これには限定されない。この保護回路１２は、命令
をフェッチするアドレスが内蔵プログラムメモリ１３の
アドレス空間外にあるときは内蔵プログラムメモリ１３
の内容の読み出しを禁止し得るものであればよい。例え
ば、保護回路１２にアドレスデコーダ１２ａを内蔵させ
ず、内蔵プログラムメモリ１３のアドレス空間をデコー
ドしチップセレクト信号を作るアドレスデコーダを持つ
内蔵プログラムメモリ１３等からアドレスデコード信号
を得ても良い（図４，図５に構成例を示す）。
【００３２】図６に、本発明の他の実施例によるマイク
ロコンピュータの構成を示す。なお、この実施例の場合
の内蔵プログラムメモリ読み出し保護回路１２は、前記
請求項１の実施例で説明した図２と同様である。
【００３３】このマイクロコンピュータ１０は、プログ
ラムカウンタ１１ａ、命令デコーダ１１ｂ、命令レジス
タ１１ｃ、命令ユニット１１ｄ及びアドレスレジスタ１
１ｅを有するＣＰＵ１１と、内蔵プログラムメモリ読み
出し保護回路１２と、プログラムメモリ１３と、データ
メモリ１４とを内蔵し、マイクロコンピュータ１０の外
部にプログラムメモリ２０を備えている。
【００３４】プログラムカウンタ１１ａまたはアドレス
レジスタ１１ｅからアドレスバス１５を介してＣＰＵ１
１から出力されたアドレスが、内蔵プログラムメモリ読
み出し保護回路１２、内蔵プログラムもメモリ１３、内
蔵データメモリ１４及び外部プログラムメモリ２０に与
えられる。
【００３５】内蔵プログラムメモリ読み出し保護回路１
２は、プログラムカウンタ１１ａからアドレスバス１５
を介して与えられたアドレスが内蔵プログラムメモリ１
３のアドレス空間に存在するか否かを検出する。存在す
る場合は内蔵プログラムメモリ読み出し保護回路１２の
記憶素子１２ｂ出力は論理「０」となり、存在しない場
合は論理「１」となる。
【００３６】プログラムカウンタ１１ａから出力された
アドレスで指されたメモリから読み出された命令は、デ
ータバス１６を介して命令レジスタ１１ｃに保持され
る。命令レジスタ１１ｃに保持された命令は命令デコー
ダ１１ｂで解読され、命令実行ユニット１１ｄによって
実行される。この命令の実行時、内蔵プログラムメモリ
読み出し保護回路１２は、アドレスレジスタ１１ｅから
アドレスバス１５を介して与えられたアドレスが内蔵プ
ログラムメモリ１３のアドレス空間に存在するか否かを
判断し、存在する場合でかつ記憶素子１２ｂ出力が論理
「１」のとき、ＡＮＤゲート１２ｃ出力すなわち読み出
し禁止信号は論理「１」となる。内蔵プログラムメモリ
読み出し保護回路１２からの読み出し禁止信号は、論理
「１」のとき命令実行ユニット１１ｄあるいは命令デコ
ーダ１１ｂに対し、実行中の命令の中止を指示し、この
命令による内蔵プログラムメモリ１３の内容の読出しを
禁止する。
【００３７】図７に、本発明のさらに他の実施例による
マイクロコンピュータの構成を示す。このマイクロコン
ピュータ１０は、プログラムカウンタ１１ａ、命令デコ
ーダ１１ｂ、命令レジスタ１１ｃ、命令実行ユニット１
１ｄ及びアドレスレジスタ１１ｅを有するＣＰＵ１１
と、内蔵プログラムメモリ読み出し保護回路１２と、プ
ログラムメモリ１３と、データメモリ１４とを内蔵し、
マイクロコンピュータ１０の外部にプログラムメモリ２
０を備えている。
【００３８】プログラムカウンタ１１ａまたはアドレス
レジスタ１１ｅからアドレスバス１５ａを介してＣＰＵ
１１から出力されたアドレスが、内蔵プログラムメモリ
読み出し保護回路１２に与えられる。図８に内蔵プログ
ラムメモリ読み出し保護回路１２の回路構成の一例を示
す。この保護回路１２は、アドレスデコーダ１２ａと、
記憶素子１２ｂと、ＡＮＤゲート１２ｃと、アドレス変
更回路１２ｄとを有している。
【００３９】前述の実施例１，３と同様、プログラムカ
ウンタ１１ａから与えられたアドレスが、内蔵プログラ
ムメモリ１３のアドレス空間に存在する場合は記憶素子
１２ｂに論理「０」のデータが記憶され、存在しない場
合は論理「１」のデータが記憶される。そして、アドレ
スレジスタ１１ｅから与えられたアドレスが、内蔵プロ
グラムメモリのアドレス空間に存在しない場合はＡＮＤ
ゲート１２ｃ出力は論理「０」となり、存在する場合で
かつ記憶素子１２ｂ出力が論理「１」のときはＡＮＤゲ
ート１２ｃ出力は論理「１」となる。
【００４０】アドレス変更回路１２ｄは、ＡＮＤゲート
１２ｃ出力が論理「０」のとき、アドレスバス１５ｂに
アドレスバス１５ａと同一の値を出力する（すなわちア
ドレス変更を行わない）。ＡＮＤゲート１２ｃ出力が論
理「１」のときは、アドレスバス１５ｂに内蔵プログラ
ムメモリ１３のアドレス空間に存在しないアドレスを出
力する（すなわちアドレス変更を行う）。
【００４１】アドレスバス１５ｂは、内蔵プログラムメ
モリ１３、内蔵データメモリ１４及び外部プログラムメ
モリ２０に接続されており、アドレス変更が行われたと
きは内蔵プログラムメモリ１３のアドレス空間に存在し
ないアドレスが出力されているので、内蔵プログラムメ
モリ１３の内容は読み出すことができない。
【００４２】
【発明の効果】以上説明したように、本発明のマイクロ
コンピュータは、プログラムカウンタから出力されたア
ドレスが内蔵プログラムメモリのアドレス空間に存在し
ない場合は内蔵プログラムの読み出しが禁止されるた
め、第三者により内蔵プログラムの内容が読み出される
ことが防止される。
【図面の簡単な説明】
【図１】本発明の一実施例によるマイクロコンピュータ
の構成を示したブロック図。
【図２】同マイクロコンピュータの有する内蔵プログラ
ムメモリ読み出し保護回路の構成の一例を示したブロッ
ク図。
【図３】同マイクロコンピュータの各信号の波形を示し
たタイムチャート。
【図４】本発明の他の実施例によるマイクロコンピュー
タの構成を示したブロック図。
【図５】同マイクロコンピュータの有する内蔵プログラ
ムメモリ読み出し保護回路の構成の一例を示したブロッ
ク図。
【図６】本発明のさらに他の実施例によるマイクロコン
ピュータの構成を示したブロック図。
【図７】本発明のさらに他の実施例によるマイクロコン
ピュータの構成を示したブロック図。
【図８】同マイクロコンピュータの有する内蔵プログラ
ムメモリ読み出し保護回路の構成の一例を示したブロッ
ク図。
【符号の説明】
１０ マイクロコンピュータ １１ ＣＰＵ １１ａ プログラムカウンタ １１ｂ 命令デコーダ １１ｃ 命令レジスタ １１ｄ 命令実行ユニット １１ｅ アドレスレジスタ １２ 内蔵プログラムメモリ読み出し保護回路 １２ａ アドレスデコーダ １２ｂ 記憶素子 １２ｃ ＡＮＤゲート １２ｄ アドレス変更回路 １３ 内蔵プログラムメモリ １３ａ アドレスデコーダ １３ｂ メモリセル等 １４ 内蔵データメモリ １５，１５ａ，１５ｂ アドレスバス １６ データバス ２０ 外部プログラムメモリ
フロントページの続き (56)参考文献 特開 平５−266225（ＪＰ，Ａ) 特開 平２−42528（ＪＰ，Ａ) 特開 昭59−63097（ＪＰ，Ａ) 特開 平２−156357（ＪＰ，Ａ) 特開 昭63−310043（ＪＰ，Ａ) 特開 昭55−42312（ＪＰ，Ａ) 特開 平５−303491（ＪＰ，Ａ) 特開 昭58−141500（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 12/14 G06F 9/32 G06F 15/78

Claims (6)

    (57)【特許請求の範囲】
  1. 【請求項１】マイクロコンピュータにおいて、 プログラム及び／又はデータを格納する内蔵プログラム
    メモリと、 プログラム及び／又はデータを格納する外部プログラム
    メモリと、 第１のアドレスを出力し、前記内蔵プログラムメモリ及
    び前記外部プログラムメモリのうちの１つから前記第１
    のアドレスにより示される位置に格納されている命令を
    フェッチし、フェッチした前記命令を実行し、前記命令
    が前記プログラム又はデータを読み出すことを指示する
    場合は第２のアドレスを出力するＣＰＵと、 前記ＣＰＵから出力された前記第１のアドレスを受信
    し、この第１のアドレスが前記内蔵プログラムメモリの
    アドレス空間に存在するか否かを検出し、前記ＣＰＵか
    ら出力された前記第２のアドレスを受信し、この第２の
    アドレスは前記命令に従って読み出される前記プログラ
    ム又はデータの格納位置を示すものであり、この第２の
    アドレスが前記内蔵プログラムメモリのアドレス空間に
    存在するか否かを検出し、前記第１のアドレスが前記内
    蔵プログラムメモリのアドレス空間に存在せず、かつ前
    記第２のアドレスが前記内蔵プログラムメモリのアドレ
    ス空間に存在する場合は、前記第２のアドレスを、前記
    内蔵プログラムメモリのアドレス空間以外のアドレスに
    変更する内蔵プログラムメモリ読み出し保護回路と、 を備えることを特徴とするマイクロコンピュータ。
  2. 【請求項２】前記内蔵プログラムメモリ読み出し保護回
    路は、前記ＣＰＵが前記命令をフェッチするタイミング
    に同期して、前記第１のアドレスが前記内蔵プログラム
    メモリのアドレス空間に存在するか否かを検出すること
    を特徴とする請求項１記載のマイクロコンピュータ。
  3. 【請求項３】前記内蔵プログラムメモリ読み出し保護回
    路は、 前記第１及び第２のアドレスを受信し、前記第１のアド
    レスが前記内蔵プログラムメモリのアドレス空間に存在
    するか否かを検出することにより第１の識別結果を出力
    し、前記第２のアドレスが前記内蔵プログラムメモリの
    アドレス空間に存在するか否かを検出することにより第
    ２の識別結果を出力するアドレスデコーダと、 前記ＣＰＵから出力された命令フェッチ信号に同期し
    て、前記アドレスデコーダから出力された前記第１の識
    別結果を保持して出力する記憶素子と、 前記記憶素子からの出力と、前記アドレスデコーダから
    の前記第２の識別結果とを受信して論理演算を行い、前
    記第１のアドレスが前記内蔵プログラムメモリのアドレ
    ス空間に存在せず、かつ前記第２のアドレスが前記内蔵
    プログラムメモリのアドレス空間に存在する場合、読み
    出し禁止信号を出力する論理回路素子と、 前記論理回路素子が前記読み出し禁止信号を出力する
    と、前記第２のアドレスを、前記内蔵プログラムメモリ
    のアドレス空間以外のアドレスに変更するアドレス変更
    回路と、 を備えることを特徴とする請求項１又は２記載のマイク
    ロコンピュータ。
  4. 【請求項４】マイクロコンピュータにおいて、 プログラム及び／又はデータを格納する内蔵プログラム
    メモリと、 プログラム及び／又はデータを格納する外部プログラム
    メモリと、 第１のアドレスを出力し、前記内蔵プログラムメモリ及
    び前記外部プログラムメモリのうちの１つから前記第１
    のアドレスにより示される位置に格納されている命令を
    フェッチし、フェッチした前記命令を実行し、前記命令
    が前記プログラム又はデータを読み出すことを指示する
    場合は第２のアドレスを出力するＣＰＵと、 前記ＣＰＵから出力された前記第１のアドレスを受信
    し、この第１のアドレスが前記内蔵プログラムメモリの
    特定のアドレス空間に存在するか否かを検出し、前記Ｃ
    ＰＵから出力された前記第２のアドレスを受信し、この
    第２のアドレスは前記命令に従って読み出される前記プ
    ログラム又はデータの格納位置を示すものであり、この
    第２のアドレスが前記内蔵プログラムメモリの特定のア
    ドレス空間に存在するか否かを検出し、前記第１のアド
    レスが前記内蔵プログラムメモリの特定のアドレス空間
    に存在せず、かつ前記第２のアドレスが前記内蔵プログ
    ラムメモリの特定のアドレス空間に存在する場合は、前
    記第２のアドレスを、前記内蔵プログラムメモリの特定
    のアドレス空間以外のアドレスに変更する内蔵プログラ
    ムメモリ読み出し保護回路と、 を備えることを特徴とするマイクロコンピュータ。
  5. 【請求項５】前記内蔵プログラムメモリ読み出し保護回
    路は、前記ＣＰＵが前記命令をフェッチするタイミング
    に同期して、前記第１のアドレスが前記内蔵プログラム
    メモリの特定のアドレス空間に存在するか否かを検出す
    ることを特徴とする請求項４記載のマイクロコンピュー
    タ。
  6. 【請求項６】前記内蔵プログラムメモリ読み出し保護回
    路は、 前記第１及び第２のアドレスを受信し、前記第１のアド
    レスが前記内蔵プログラムメモリの特定のアドレス空間
    に存在するか否かを検出することにより第１の識別結果
    を出力し、前記第２のアドレスが前記内蔵プログラムメ
    モリの特定のアドレス空間に存在するか否かを検出する
    ことにより第２の識別結果を出力するアドレスデコーダ
    と、 前記ＣＰＵから出力された命令フェッチ信号に同期し
    て、前記アドレスデコーダから出力された前記第１の識
    別結果を保持して出力する記憶素子と、 前記記憶素子からの出力と、前記アドレスデコーダから
    の前記第２の識別結果とを受信して論理演算を行い、前
    記第１のアドレスが前記内蔵プログラムメモリの特定の
    アドレス空間に存在せず、かつ前記第２のアドレスが前
    記内蔵プログラムメモリの特定のアドレス空間に存在す
    る場合、読み出し禁止信号を出力する論理回路素子と、 前記論理回路素子が前記読み出し禁止信号を出力する
    と、前記第２のアドレスを、前記内蔵プログラムメモリ
    の特定のアドレス空間以外のアドレスに変更するアドレ
    ス変更回路と、 を備えることを特徴とする請求項４又は５記載のマイク
    ロコンピュータ。
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