JPH09114743A - シングルチップ・マイクロコンピュータ - Google Patents
シングルチップ・マイクロコンピュータInfo
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- JPH09114743A JPH09114743A JP7266940A JP26694095A JPH09114743A JP H09114743 A JPH09114743 A JP H09114743A JP 7266940 A JP7266940 A JP 7266940A JP 26694095 A JP26694095 A JP 26694095A JP H09114743 A JPH09114743 A JP H09114743A
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Abstract
(57)【要約】
【課題】外部アドレス空間の拡張アクセス機能およびプ
ログラム保護を有するシングルチップ・マイクロコンピ
ュータの応用範囲を拡大する。 【解決手段】命令およびデータを格納するＲＯＭ１３の
アドレス空間を命令領域およびデータ領域に分割し、Ｃ
ＰＵ１１のアドレス出力に対応して命令領域を指定する
領域指定信号ＳＰとＲＯＭ１３のアドレス空間全体の領
域を指定する領域指定信号ＳＸとを出力する領域指定手
段１５と、ＣＰＵ１１の命令フェッチ信号ＩＦおよび命
令領域を指定する信号ＳＰに対応した制御により命令を
内部バスＤＢに出力し、信号ＳＰおよびＳＸより得られ
るデータ領域を指定する信号に対応した制御によりデー
タを内部バスＤＢに出力するＲＯＭ出力制御部１４と、
を備える。
ログラム保護を有するシングルチップ・マイクロコンピ
ュータの応用範囲を拡大する。 【解決手段】命令およびデータを格納するＲＯＭ１３の
アドレス空間を命令領域およびデータ領域に分割し、Ｃ
ＰＵ１１のアドレス出力に対応して命令領域を指定する
領域指定信号ＳＰとＲＯＭ１３のアドレス空間全体の領
域を指定する領域指定信号ＳＸとを出力する領域指定手
段１５と、ＣＰＵ１１の命令フェッチ信号ＩＦおよび命
令領域を指定する信号ＳＰに対応した制御により命令を
内部バスＤＢに出力し、信号ＳＰおよびＳＸより得られ
るデータ領域を指定する信号に対応した制御によりデー
タを内部バスＤＢに出力するＲＯＭ出力制御部１４と、
を備える。
Description
【０００１】
【発明の属する技術分野】本発明はシングルチップ・マ
イクロコンピュータに関し、特に外部アドレス空間の拡
張アクセス機能を有するシングルチップ・マイクロコン
ピュータに関する。
イクロコンピュータに関し、特に外部アドレス空間の拡
張アクセス機能を有するシングルチップ・マイクロコン
ピュータに関する。
【０００２】
【従来の技術】シングルチップ・マイクロコンピュータ
の特徴には、ＲＯＭ、ＲＡＭ、周辺機能を１チップ化し
てあるので応用装置を安価にできること、実装面積を小
さくできることに加え、ＲＯＭに格納されているプログ
ラム保護ができることなどがある。近年、プログラム保
護はますます重要な要素になってきており、メーカのノ
ウハウ保護だけでなく、プログラム情報の不正使用を防
止し、エンドユーザを保護することが重要視されてい
る。
の特徴には、ＲＯＭ、ＲＡＭ、周辺機能を１チップ化し
てあるので応用装置を安価にできること、実装面積を小
さくできることに加え、ＲＯＭに格納されているプログ
ラム保護ができることなどがある。近年、プログラム保
護はますます重要な要素になってきており、メーカのノ
ウハウ保護だけでなく、プログラム情報の不正使用を防
止し、エンドユーザを保護することが重要視されてい
る。
【０００３】プログラム保護、すなわち内蔵ＲＯＭ内容
の外部読出しを不能にするためには、単にＲＯＭを内蔵
していることのみで全ての場合に対応することはできな
い。応用によっては、シングルチップ・マイクロコンピ
ュータに搭載できる容量のＲＯＭに全プログラムを格納
できず、不足する部分について外部にメモリＬＳＩを置
き、外部にメモリ空間を拡張して使用する場合があるか
らである。この場合、外部のメモリＬＳＩに内部ＲＯＭ
を読み出すプログラムを格納して実行すれば、容易に内
部ＲＯＭのプログラムを読み出すことができる。
の外部読出しを不能にするためには、単にＲＯＭを内蔵
していることのみで全ての場合に対応することはできな
い。応用によっては、シングルチップ・マイクロコンピ
ュータに搭載できる容量のＲＯＭに全プログラムを格納
できず、不足する部分について外部にメモリＬＳＩを置
き、外部にメモリ空間を拡張して使用する場合があるか
らである。この場合、外部のメモリＬＳＩに内部ＲＯＭ
を読み出すプログラムを格納して実行すれば、容易に内
部ＲＯＭのプログラムを読み出すことができる。
【０００４】そこで、従来のシングルチップ・マイクロ
コンピュータは、内蔵ＲＯＭの内容を不正に読み出され
ないようにするため、内蔵ＣＰＵが同じく内蔵するＲＯ
Ｍに格納されている命令をフェッチするときのみアクセ
スできるようにしていた。たとえば、図３は、特開平２
−１４８１５２号公報に示されているシングルチップ・
マイクロコンピュータを示すブロック図である。図３を
参照すると、この従来のシングルチップ・マイクロコン
ピュータ３１は、ＣＰＵ３２，ＲＯＭ３３，ＲＡＭ３
４，アドレスデコーダ３５，ＲＯＭ出力有効化回路３
７，ＤＢバッファ３８を内蔵し、ＣＰＵ３２は外部回路
３６をアクセスすることができる。
コンピュータは、内蔵ＲＯＭの内容を不正に読み出され
ないようにするため、内蔵ＣＰＵが同じく内蔵するＲＯ
Ｍに格納されている命令をフェッチするときのみアクセ
スできるようにしていた。たとえば、図３は、特開平２
−１４８１５２号公報に示されているシングルチップ・
マイクロコンピュータを示すブロック図である。図３を
参照すると、この従来のシングルチップ・マイクロコン
ピュータ３１は、ＣＰＵ３２，ＲＯＭ３３，ＲＡＭ３
４，アドレスデコーダ３５，ＲＯＭ出力有効化回路３
７，ＤＢバッファ３８を内蔵し、ＣＰＵ３２は外部回路
３６をアクセスすることができる。
【０００５】この従来のシングルチップ・マイクロコン
ピュータ３１において、内蔵ＲＯＭ３３に格納されてい
るプログラムを保護するために機能するブロックは、Ｒ
ＯＭ出力有効化回路３７，ＤＢバッファ３８である。こ
れら両ブロックについて簡単に説明する。
ピュータ３１において、内蔵ＲＯＭ３３に格納されてい
るプログラムを保護するために機能するブロックは、Ｒ
ＯＭ出力有効化回路３７，ＤＢバッファ３８である。こ
れら両ブロックについて簡単に説明する。
【０００６】ＲＯＭ出力有効化回路３７は、信号線ＳＬ
１，ＳＬ２により、ＣＰＵ３２の命令フェッチ信号およ
びアドレスデコーダ３５の出力を入力し、これらの論理
積信号をＤＢバッファ３８に出力する。ＤＢバッファ３
８は、内蔵ＲＯＭ３３の出力をデータバスＤＢに出力す
る。内蔵ＲＯＭ３３をアクセスするときアクティブにな
るアドレスデコーダ３５の出力と命令フェッチ時にアク
ティブになる信号との論理積により、ＤＢバッファ３８
の出力を有効にするかどうかを制御しようとするもので
ある。
１，ＳＬ２により、ＣＰＵ３２の命令フェッチ信号およ
びアドレスデコーダ３５の出力を入力し、これらの論理
積信号をＤＢバッファ３８に出力する。ＤＢバッファ３
８は、内蔵ＲＯＭ３３の出力をデータバスＤＢに出力す
る。内蔵ＲＯＭ３３をアクセスするときアクティブにな
るアドレスデコーダ３５の出力と命令フェッチ時にアク
ティブになる信号との論理積により、ＤＢバッファ３８
の出力を有効にするかどうかを制御しようとするもので
ある。
【０００７】これによって、外部回路３６として接続さ
れる外部メモリＬＳＩに格納されたプログラムによって
内蔵ＲＯＭ３３をリードしようとしても、内蔵ＲＯＭ３
３の出力は無効データになる。つまり、外部のプログラ
ムによって内蔵ＲＯＭ３３の内容を読むときは、内蔵Ｒ
ＯＭ３３をデータとして読み出すため、命令フェッチで
はない。したがって、ＤＢバッファ３８が無効データを
データバスＤＢに出力し、内蔵ＲＯＭ３３に格納されて
いるプログラムが保護される。
れる外部メモリＬＳＩに格納されたプログラムによって
内蔵ＲＯＭ３３をリードしようとしても、内蔵ＲＯＭ３
３の出力は無効データになる。つまり、外部のプログラ
ムによって内蔵ＲＯＭ３３の内容を読むときは、内蔵Ｒ
ＯＭ３３をデータとして読み出すため、命令フェッチで
はない。したがって、ＤＢバッファ３８が無効データを
データバスＤＢに出力し、内蔵ＲＯＭ３３に格納されて
いるプログラムが保護される。
【０００８】
【発明が解決しようとする課題】この従来のシングルチ
ップ・マイクロコンピュータ３１は、内部ＲＯＭ３３に
対して、命令フェッチするとき以外のアクセスを全て不
能にしている。そのため、外部メモリ３６に置かれたプ
ログラムを実行する場合はもちろん、内部ＲＯＭ３３に
格納されたプログラムに基づき通常の処理を実行する際
にも、内蔵ＲＯＭ３３の内容をデータとしてリードする
ことができない。内蔵ＲＯＭ３３に格納される内容をす
べてプログラムとしなければならないという問題点があ
る。
ップ・マイクロコンピュータ３１は、内部ＲＯＭ３３に
対して、命令フェッチするとき以外のアクセスを全て不
能にしている。そのため、外部メモリ３６に置かれたプ
ログラムを実行する場合はもちろん、内部ＲＯＭ３３に
格納されたプログラムに基づき通常の処理を実行する際
にも、内蔵ＲＯＭ３３の内容をデータとしてリードする
ことができない。内蔵ＲＯＭ３３に格納される内容をす
べてプログラムとしなければならないという問題点があ
る。
【０００９】一般に、処理プログラムにおいて、定数デ
ータや、それをまとめた定数テーブルというようなデー
タをプログラム命令と共に内蔵ＲＯＭに格納しておくこ
とが多い。このため、従来のシングルチップ・マイクロ
コンピュータにおけるプログラム保護機能がシングルチ
ップ・マイクロコンピュータの応用範囲を著しく狭める
結果となっている。
ータや、それをまとめた定数テーブルというようなデー
タをプログラム命令と共に内蔵ＲＯＭに格納しておくこ
とが多い。このため、従来のシングルチップ・マイクロ
コンピュータにおけるプログラム保護機能がシングルチ
ップ・マイクロコンピュータの応用範囲を著しく狭める
結果となっている。
【００１０】したがって、本発明が解決しようとする課
題は、外部アドレス空間の拡張アクセス機能およびプロ
グラム保護を有するシングルチップ・マイクロコンピュ
ータの応用範囲を拡大することにある。
題は、外部アドレス空間の拡張アクセス機能およびプロ
グラム保護を有するシングルチップ・マイクロコンピュ
ータの応用範囲を拡大することにある。
【００１１】
【課題を解決するための手段】内蔵ＲＯＭおよび外部メ
モリに格納されたプログラムから内蔵ＲＯＭに格納され
たデータを自由にアクセスするため、本発明は、ＣＰＵ
およびＲＯＭを内蔵し、前記ＣＰＵと前記ＲＯＭとを接
続する内部バスから外部バスを介して外部アドレス空間
を拡張アクセスする機能を有するシングルチップ・マイ
クロコンピュータにおいて、命令およびデータを格納す
る前記ＲＯＭのアドレス空間を命令領域およびデータ領
域に分割し前記ＣＰＵのアドレス出力に対応して前記各
領域を指定する信号を出力する領域指定手段と、前記Ｃ
ＰＵの命令フェッチ信号および前記命令領域を指定する
信号に対応した制御により前記命令を前記内部バスに出
力し前記データ領域を指定する信号に対応した制御によ
り前記データを前記内部バスに出力するＲＯＭ出力制御
部と、を備えている。
モリに格納されたプログラムから内蔵ＲＯＭに格納され
たデータを自由にアクセスするため、本発明は、ＣＰＵ
およびＲＯＭを内蔵し、前記ＣＰＵと前記ＲＯＭとを接
続する内部バスから外部バスを介して外部アドレス空間
を拡張アクセスする機能を有するシングルチップ・マイ
クロコンピュータにおいて、命令およびデータを格納す
る前記ＲＯＭのアドレス空間を命令領域およびデータ領
域に分割し前記ＣＰＵのアドレス出力に対応して前記各
領域を指定する信号を出力する領域指定手段と、前記Ｃ
ＰＵの命令フェッチ信号および前記命令領域を指定する
信号に対応した制御により前記命令を前記内部バスに出
力し前記データ領域を指定する信号に対応した制御によ
り前記データを前記内部バスに出力するＲＯＭ出力制御
部と、を備えている。
【００１２】また、前記データ領域を可変にするため、
前記領域指定手段が、前記ＲＯＭのアドレス空間を複数
の領域に分割するアドレス値を設定し出力する領域設定
手段と、前記ＣＰＵおよび前記領域定義手段のアドレス
出力を比較判定し前記複数の領域に対応して前記各領域
を指定する信号を出力する領域判定手段と、を備えてい
る。
前記領域指定手段が、前記ＲＯＭのアドレス空間を複数
の領域に分割するアドレス値を設定し出力する領域設定
手段と、前記ＣＰＵおよび前記領域定義手段のアドレス
出力を比較判定し前記複数の領域に対応して前記各領域
を指定する信号を出力する領域判定手段と、を備えてい
る。
【００１３】さらに、内蔵ＲＯＭに格納されたプログラ
ムから内蔵ＲＯＭ内の何処のデータ領域も自由にアクセ
スするため、本発明は、ＣＰＵおよびＲＯＭを内蔵し、
前記ＣＰＵと前記ＲＯＭを接続する内部バスから外部バ
スを介して外部アドレス空間を拡張アクセスする機能を
有するシングルチップ・マイクロコンピュータにおい
て、前記ＣＰＵを構成するプログラムカウンタの命令ア
ドレス出力に対応して前記ＲＯＭの全アドレス空間領域
を指定する信号を出力する領域指定手段と、この領域指
定手段の出力に対応した制御により前記ＲＯＭの出力を
前記内部バスに出力するＲＯＭ出力制御部と、を備えて
いる。
ムから内蔵ＲＯＭ内の何処のデータ領域も自由にアクセ
スするため、本発明は、ＣＰＵおよびＲＯＭを内蔵し、
前記ＣＰＵと前記ＲＯＭを接続する内部バスから外部バ
スを介して外部アドレス空間を拡張アクセスする機能を
有するシングルチップ・マイクロコンピュータにおい
て、前記ＣＰＵを構成するプログラムカウンタの命令ア
ドレス出力に対応して前記ＲＯＭの全アドレス空間領域
を指定する信号を出力する領域指定手段と、この領域指
定手段の出力に対応した制御により前記ＲＯＭの出力を
前記内部バスに出力するＲＯＭ出力制御部と、を備えて
いる。
【００１４】
【発明の実施の形態】次に、本発明について図面を参照
して説明する。
して説明する。
【００１５】図１は、本発明のシングルチップ・マイク
ロコンピュータの第１の実施形態を示すブロック図であ
る。図１を参照すると、本実施形態のシングルチップ・
マイクロコンピュータ１は、ＣＰＵ１１，外部拡張制御
部１２，ＲＯＭ１３，ＲＯＭ出力制御部１４，領域指定
手段１５を内蔵し、さらに、領域指定手段１５は領域設
定レジスタ１５１，領域判定部１５２とから構成されて
いる。
ロコンピュータの第１の実施形態を示すブロック図であ
る。図１を参照すると、本実施形態のシングルチップ・
マイクロコンピュータ１は、ＣＰＵ１１，外部拡張制御
部１２，ＲＯＭ１３，ＲＯＭ出力制御部１４，領域指定
手段１５を内蔵し、さらに、領域指定手段１５は領域設
定レジスタ１５１，領域判定部１５２とから構成されて
いる。
【００１６】ＣＰＵ１１は、内部のデータバスＤＢ，ア
ドレスバスＡＢを介して、ＲＯＭ１３その他の内部ブロ
ックをアクセスすることができる。さらには、外部拡張
制御部１２を介して外部メモリ３をアクセスすることが
できる。外部拡張制御部１２は、ＣＰＵ１１が内部バス
ＤＢ，ＡＢから外部バスを介して外部にアドレス空間を
拡張しアクセスするとき外部バスの制御を行う。
ドレスバスＡＢを介して、ＲＯＭ１３その他の内部ブロ
ックをアクセスすることができる。さらには、外部拡張
制御部１２を介して外部メモリ３をアクセスすることが
できる。外部拡張制御部１２は、ＣＰＵ１１が内部バス
ＤＢ，ＡＢから外部バスを介して外部にアドレス空間を
拡張しアクセスするとき外部バスの制御を行う。
【００１７】ＲＯＭ１３は、本実施形態では、内蔵ＲＯ
Ｍは６４Ｋバイトで００００００Ｈ（１６進数）から０
０ＦＦＦＦＨ番地にマッピングされており、このうち０
０ＦＦ００Ｈから００ＦＦＦＦＨがデータ領域である。
Ｍは６４Ｋバイトで００００００Ｈ（１６進数）から０
０ＦＦＦＦＨ番地にマッピングされており、このうち０
０ＦＦ００Ｈから００ＦＦＦＦＨがデータ領域である。
【００１８】ＲＯＭ出力制御部１４は、ＣＰＵ１１の命
令フェッチ信号ＩＦおよび命令領域を指定する信号ＳＰ
に対応した制御により命令を内部バスＤＢに出力し、信
号ＳＰおよびＳＸより得られるデータ領域を指定する信
号に対応した制御によりデータを内部バスＤＢに出力す
る。
令フェッチ信号ＩＦおよび命令領域を指定する信号ＳＰ
に対応した制御により命令を内部バスＤＢに出力し、信
号ＳＰおよびＳＸより得られるデータ領域を指定する信
号に対応した制御によりデータを内部バスＤＢに出力す
る。
【００１９】領域指定手段１５は、命令およびデータを
格納するＲＯＭ１３のアドレス空間を命令領域およびデ
ータ領域に分割し、ＣＰＵ１１のアドレス出力に対応し
て命令領域を指定する領域指定信号ＳＰとＲＯＭ１３の
アドレス空間全体の領域を指定する領域指定信号ＳＸと
を出力する。したがって、ＲＯＭ１３のデータ領域は、
領域指定信号ＳＰの反転信号および領域指定信号ＳＸの
論理積により示される。
格納するＲＯＭ１３のアドレス空間を命令領域およびデ
ータ領域に分割し、ＣＰＵ１１のアドレス出力に対応し
て命令領域を指定する領域指定信号ＳＰとＲＯＭ１３の
アドレス空間全体の領域を指定する領域指定信号ＳＸと
を出力する。したがって、ＲＯＭ１３のデータ領域は、
領域指定信号ＳＰの反転信号および領域指定信号ＳＸの
論理積により示される。
【００２０】領域設定レジスタ１５１は、ＲＯＭ１３の
アドレス空間を複数の領域に分割するアドレス値を設定
し出力する領域設定手段であり、予めＣＰＵ１１により
設定される。
アドレス空間を複数の領域に分割するアドレス値を設定
し出力する領域設定手段であり、予めＣＰＵ１１により
設定される。
【００２１】領域判定部１５２は、ＣＰＵ１１および領
域設定レジスタ１５１のアドレス出力を比較判定し、複
数の領域に対応して各領域を指定する信号ＳＰ，ＳＸを
出力する。
域設定レジスタ１５１のアドレス出力を比較判定し、複
数の領域に対応して各領域を指定する信号ＳＰ，ＳＸを
出力する。
【００２２】次に、図１を参照して、本実施形態のシン
グルチップ・マイクロコンピュータ１の動作を説明す
る。
グルチップ・マイクロコンピュータ１の動作を説明す
る。
【００２３】まず、ＣＰＵ１１は命令フェッチのために
アドレスバスＡＢに命令実行を行うアドレスを出力す
る。領域判定部１５２で、このアドレスと領域設定レジ
スタ１５１の内容を比較し、一致したとき領域指定信号
ＳＰをアクティブにする。領域設定レジスタ１５１に
は、２４ビットアドレスのうちの上位１６ビットアドレ
ス値として００ＦＦＨが格納されている。この設定値
は、００ＦＦ００Ｈ番地から００ＦＦＦＦＨ番地までの
２５６バイトの範囲内のアドレスを意味している。例え
ば、ＣＰＵ１１から出力されたアドレスが００ＦＦ００
Ｈであれば、領域判定部１５２において、アドレスバス
ＡＢの上位１６ビット（００ＦＦＨ）と領域設定レジス
タ１５１の１６ビット値（００ＦＦＨ）を比較し、一致
するので領域指定信号ＳＰがアクティブになる。
アドレスバスＡＢに命令実行を行うアドレスを出力す
る。領域判定部１５２で、このアドレスと領域設定レジ
スタ１５１の内容を比較し、一致したとき領域指定信号
ＳＰをアクティブにする。領域設定レジスタ１５１に
は、２４ビットアドレスのうちの上位１６ビットアドレ
ス値として００ＦＦＨが格納されている。この設定値
は、００ＦＦ００Ｈ番地から００ＦＦＦＦＨ番地までの
２５６バイトの範囲内のアドレスを意味している。例え
ば、ＣＰＵ１１から出力されたアドレスが００ＦＦ００
Ｈであれば、領域判定部１５２において、アドレスバス
ＡＢの上位１６ビット（００ＦＦＨ）と領域設定レジス
タ１５１の１６ビット値（００ＦＦＨ）を比較し、一致
するので領域指定信号ＳＰがアクティブになる。
【００２４】同時に、本実施形態の領域判定部１５２で
はもうひとつの比較を行う。すなわち、内蔵ＲＯＭ１３
をアクセスするか外部拡張アクセスを行うかを決めるた
めに、アドレスの上位８ビットが”００Ｈ”であるかど
うかをチェックする。もしアドレスの上位８ビットが０
０Ｈであれば、領域指定信号ＳＸをアクティブにする。
はもうひとつの比較を行う。すなわち、内蔵ＲＯＭ１３
をアクセスするか外部拡張アクセスを行うかを決めるた
めに、アドレスの上位８ビットが”００Ｈ”であるかど
うかをチェックする。もしアドレスの上位８ビットが０
０Ｈであれば、領域指定信号ＳＸをアクティブにする。
【００２５】ＲＯＭ出力制御部１４では、次の２つの条
件のいずれかが成立したときにＲＯＭ１３の出力データ
をデータバスＤＢに出力する。第１は命令フェッチ信号
ＩＦおよび領域指定信号ＳＰが共にアクティブになった
とき、第２は領域指定信号ＳＰの反転信号および領域指
定信号ＳＸが共にアクティブになったときである。前者
は内蔵されているＲＯＭ１３を命令フェッチのためにア
クセスする場合、後者は内蔵されているＲＯＭ１３をデ
ータとしてリードする場合である。こうしてデータバス
ＤＢにドライブされた信号は、ＣＰＵ１１に取込まれプ
ログラムが実行される。
件のいずれかが成立したときにＲＯＭ１３の出力データ
をデータバスＤＢに出力する。第１は命令フェッチ信号
ＩＦおよび領域指定信号ＳＰが共にアクティブになった
とき、第２は領域指定信号ＳＰの反転信号および領域指
定信号ＳＸが共にアクティブになったときである。前者
は内蔵されているＲＯＭ１３を命令フェッチのためにア
クセスする場合、後者は内蔵されているＲＯＭ１３をデ
ータとしてリードする場合である。こうしてデータバス
ＤＢにドライブされた信号は、ＣＰＵ１１に取込まれプ
ログラムが実行される。
【００２６】また、領域判定信号ＳＸがインアクティブ
のとき、すなわち内蔵したＲＯＭ１３のアドレス範囲で
はないアドレスがＣＰＵ１１から出力されたときは、外
部拡張制御部１２を介してシングルチップ・マイクロコ
ンピュータ１の外部に備えられた外部メモリ３にアクセ
スする。
のとき、すなわち内蔵したＲＯＭ１３のアドレス範囲で
はないアドレスがＣＰＵ１１から出力されたときは、外
部拡張制御部１２を介してシングルチップ・マイクロコ
ンピュータ１の外部に備えられた外部メモリ３にアクセ
スする。
【００２７】本実施形態のシングルチップ・マイクロコ
ンピュータ１は、内蔵ＲＯＭ１３に格納された処理プロ
グラムは、外部への読み出し不能となり保護される。同
時に、ＲＯＭ１３および外部メモリ３に格納された処理
プログラムは、内蔵ＲＯＭ１３のデータ領域を自由にア
クセスすることができる。
ンピュータ１は、内蔵ＲＯＭ１３に格納された処理プロ
グラムは、外部への読み出し不能となり保護される。同
時に、ＲＯＭ１３および外部メモリ３に格納された処理
プログラムは、内蔵ＲＯＭ１３のデータ領域を自由にア
クセスすることができる。
【００２８】なお、本実施形態では、領域指定手段１５
を領域設定レジスタ１５１，領域判定部１５２とから構
成し、ＲＯＭ１３の命令領域およびデータ領域をプログ
ラム設定により可変とする構成を示した。もし、ＲＯＭ
１３の命令領域およびデータ領域を予め固定する場合
は、領域指定手段１５をアドレスデコーダにより構成す
ることになる。
を領域設定レジスタ１５１，領域判定部１５２とから構
成し、ＲＯＭ１３の命令領域およびデータ領域をプログ
ラム設定により可変とする構成を示した。もし、ＲＯＭ
１３の命令領域およびデータ領域を予め固定する場合
は、領域指定手段１５をアドレスデコーダにより構成す
ることになる。
【００２９】図２は、本発明のシングルチップ・マイク
ロコンピュータの第２の実施形態を示すブロック図であ
る。図２を参照すると、本実施形態のシングルチップ・
マイクロコンピュータ２は、ＣＰＵ１１，外部拡張制御
部１２，ＲＯＭ１３，ＲＯＭ出力制御部２４，領域指定
手段２５を内蔵している。
ロコンピュータの第２の実施形態を示すブロック図であ
る。図２を参照すると、本実施形態のシングルチップ・
マイクロコンピュータ２は、ＣＰＵ１１，外部拡張制御
部１２，ＲＯＭ１３，ＲＯＭ出力制御部２４，領域指定
手段２５を内蔵している。
【００３０】本実施形態では、内蔵ＲＯＭは６４Ｋバイ
トで００００００Ｈ（１６進数）から００ＦＦＦＦＨ番
地にマッピングされているものとし、データ領域は特に
設けず、内蔵ＲＯＭ内に適当に存在するものとする。ま
た、０１００００Ｈから０１ＦＦＦＦＨまで外部メモリ
に割り当てられているものとする。その他、図１に示し
た第１の実施形態のシングルチップ・マイクロコンピュ
ータ１との構成上の相違は、ＲＯＭ出力制御部２４，領
域指定手段２５にあり、主に、これら両ブロックについ
て説明を続ける。
トで００００００Ｈ（１６進数）から００ＦＦＦＦＨ番
地にマッピングされているものとし、データ領域は特に
設けず、内蔵ＲＯＭ内に適当に存在するものとする。ま
た、０１００００Ｈから０１ＦＦＦＦＨまで外部メモリ
に割り当てられているものとする。その他、図１に示し
た第１の実施形態のシングルチップ・マイクロコンピュ
ータ１との構成上の相違は、ＲＯＭ出力制御部２４，領
域指定手段２５にあり、主に、これら両ブロックについ
て説明を続ける。
【００３１】ＲＯＭ出力制御部２４は、領域指定手段２
５からの領域指定信号ＳＩに対応してＲＯＭ１３の出力
をデータバスＤＢに出力する。このとき、データバスＤ
Ｂに出力されるＲＯＭ１３の出力は、命令およびデータ
を含んでいる。
５からの領域指定信号ＳＩに対応してＲＯＭ１３の出力
をデータバスＤＢに出力する。このとき、データバスＤ
Ｂに出力されるＲＯＭ１３の出力は、命令およびデータ
を含んでいる。
【００３２】領域指定手段２５は、ＣＰＵ１１を構成す
るプログラムカウンタ１１１からの命令アドレス出力に
対応してＲＯＭ１３のアドレス空間全体の領域を指定
し、領域指定信号ＳＩをＲＯＭ出力制御部２４に出力す
る。同時に、本実施形態では、アドレスバスＡＢからの
アドレス出力に対応して外部拡張アクセスを行うか否か
を指定し、領域指定信号ＳＸを外部拡張制御部１２に出
力する。たとえば、この領域指定手段２５は、２つのデ
コーダ回路により容易に構成できる。
るプログラムカウンタ１１１からの命令アドレス出力に
対応してＲＯＭ１３のアドレス空間全体の領域を指定
し、領域指定信号ＳＩをＲＯＭ出力制御部２４に出力す
る。同時に、本実施形態では、アドレスバスＡＢからの
アドレス出力に対応して外部拡張アクセスを行うか否か
を指定し、領域指定信号ＳＸを外部拡張制御部１２に出
力する。たとえば、この領域指定手段２５は、２つのデ
コーダ回路により容易に構成できる。
【００３３】本実施形態のシングルチップ・マイクロコ
ンピュータ２は、ＣＰＵ１１により制御されているプロ
グラムカウンタ１１１の命令アドレスをＲＯＭ出力制御
のために用いている。すなわち、領域指定手段２５は、
現在実行されている命令アドレスをプログラムカウンタ
１１１から入力し、ＲＯＭ１３のアドレス空間全体の領
域を指定する領域指定信号ＳＩをＲＯＭ出力制御部２４
に出力している。これにより、ＲＯＭ出力制御部２４
は、プログラムカウンタ１１１により現在実行中の命令
アドレスが内部ＲＯＭ１３以外に割り当てられている命
令アドレスであった場合、この例では、００００００Ｈ
から００ＦＦＦＦＨ以外の外部メモリ３に格納されたプ
ログラムの命令アドレスであった場合に、ＲＯＭ１３の
出力をデータバスＤＢに出力しないように制御する。
ンピュータ２は、ＣＰＵ１１により制御されているプロ
グラムカウンタ１１１の命令アドレスをＲＯＭ出力制御
のために用いている。すなわち、領域指定手段２５は、
現在実行されている命令アドレスをプログラムカウンタ
１１１から入力し、ＲＯＭ１３のアドレス空間全体の領
域を指定する領域指定信号ＳＩをＲＯＭ出力制御部２４
に出力している。これにより、ＲＯＭ出力制御部２４
は、プログラムカウンタ１１１により現在実行中の命令
アドレスが内部ＲＯＭ１３以外に割り当てられている命
令アドレスであった場合、この例では、００００００Ｈ
から００ＦＦＦＦＨ以外の外部メモリ３に格納されたプ
ログラムの命令アドレスであった場合に、ＲＯＭ１３の
出力をデータバスＤＢに出力しないように制御する。
【００３４】したがって、本実施形態のシングルチップ
・マイクロコンピュータ２において、内蔵ＲＯＭ１３に
格納されたプログラムは保護され、同時に、内蔵ＲＯＭ
内の何処のデータ領域をも自由にアクセスできる。
・マイクロコンピュータ２において、内蔵ＲＯＭ１３に
格納されたプログラムは保護され、同時に、内蔵ＲＯＭ
内の何処のデータ領域をも自由にアクセスできる。
【００３５】
【発明の効果】以上説明したように、本発明によるシン
グルチップ・マイクロコンピュータは、命令およびデー
タを格納する内蔵ＲＯＭのアドレス空間を命令領域およ
びデータ領域に分割指定し、ＣＰＵの命令フェッチ信号
に対応して命令領域の出力を内部バスに出力することに
より、内蔵ＲＯＭに格納されたプログラムは保護され、
同時に、内蔵ＲＯＭおよび外部メモリに格納されたプロ
グラムは内蔵ＲＯＭに格納されたデータを自由にアクセ
スできる。また、内蔵ＲＯＭのデータ領域をプログラム
設定により可変とすることもできる。
グルチップ・マイクロコンピュータは、命令およびデー
タを格納する内蔵ＲＯＭのアドレス空間を命令領域およ
びデータ領域に分割指定し、ＣＰＵの命令フェッチ信号
に対応して命令領域の出力を内部バスに出力することに
より、内蔵ＲＯＭに格納されたプログラムは保護され、
同時に、内蔵ＲＯＭおよび外部メモリに格納されたプロ
グラムは内蔵ＲＯＭに格納されたデータを自由にアクセ
スできる。また、内蔵ＲＯＭのデータ領域をプログラム
設定により可変とすることもできる。
【００３６】さらに、ＣＰＵにより制御されているプロ
グラムカウンタの命令アドレス出力に対応して内蔵ＲＯ
Ｍの出力を制御することにより、内蔵ＲＯＭに格納され
たプログラムは保護され、同時に、内蔵ＲＯＭ内の何処
のデータ領域をも自由にアクセスできる。
グラムカウンタの命令アドレス出力に対応して内蔵ＲＯ
Ｍの出力を制御することにより、内蔵ＲＯＭに格納され
たプログラムは保護され、同時に、内蔵ＲＯＭ内の何処
のデータ領域をも自由にアクセスできる。
【００３７】したがって、いずれの場合も、内蔵ＲＯＭ
に格納されたデータのアクセス自由度が向上し、内蔵Ｒ
ＯＭに格納されたプログラムの保護機能を簡単なハード
ウェアの追加で実現できるため、外部アドレス空間の拡
張アクセス機能およびプログラム保護機能を有するシン
グルチップ・マイクロコンピュータの応用範囲を拡大で
きる等の効果がある。
に格納されたデータのアクセス自由度が向上し、内蔵Ｒ
ＯＭに格納されたプログラムの保護機能を簡単なハード
ウェアの追加で実現できるため、外部アドレス空間の拡
張アクセス機能およびプログラム保護機能を有するシン
グルチップ・マイクロコンピュータの応用範囲を拡大で
きる等の効果がある。
【図１】本発明のシングルチップ・マイクロコンピュー
タの第１の実施形態を示すブロック図である。
タの第１の実施形態を示すブロック図である。
【図２】本発明のシングルチップ・マイクロコンピュー
タの第２の実施形態を示すブロック図である。
タの第２の実施形態を示すブロック図である。
【図３】従来のシングルチップ・マイクロコンピュータ
を示すブロック図である。
を示すブロック図である。
１，２，３１ シングルチップ・マイクロコンピュー
タ ３ 外部メモリ １１，３２ ＣＰＵ １１１ プログラムカウンタ １２ 外部拡張制御部 １３，３３ 内部ＲＯＭ，ＲＯＭ １４，２４ ＲＯＭ出力制御部 １５，２５ 領域指定手段 １５１ 領域設定レジスタ １５２ 領域判定部 ３４ ＲＡＭ ３５ アドレスデコーダ ３６ 外部回路 ３７ ＲＯＭ出力有効化回路 ３８ ＤＢバッファ
タ ３ 外部メモリ １１，３２ ＣＰＵ １１１ プログラムカウンタ １２ 外部拡張制御部 １３，３３ 内部ＲＯＭ，ＲＯＭ １４，２４ ＲＯＭ出力制御部 １５，２５ 領域指定手段 １５１ 領域設定レジスタ １５２ 領域判定部 ３４ ＲＡＭ ３５ アドレスデコーダ ３６ 外部回路 ３７ ＲＯＭ出力有効化回路 ３８ ＤＢバッファ
Claims (3)
- 【請求項１】 ＣＰＵおよびＲＯＭを内蔵し、前記ＣＰ
Ｕと前記ＲＯＭとを接続する内部バスから外部バスを介
して外部アドレス空間を拡張アクセスする機能を有する
シングルチップ・マイクロコンピュータにおいて、 命令およびデータを格納する前記ＲＯＭのアドレス空間
を命令領域およびデータ領域に分割し前記ＣＰＵのアド
レス出力に対応して前記各領域を指定する信号を出力す
る領域指定手段と、前記ＣＰＵの命令フェッチ信号およ
び前記命令領域を指定する信号に対応した制御により前
記命令を前記内部バスに出力し前記データ領域を指定す
る信号に対応した制御により前記データを前記内部バス
に出力するＲＯＭ出力制御部と、を備えることを特徴と
するシングルチップ・マイクロコンピュータ。 - 【請求項２】 前記領域指定手段が、前記ＲＯＭのアド
レス空間を複数の領域に分割するアドレス値を設定し出
力する領域設定手段と、前記ＣＰＵおよび前記領域定義
手段のアドレス出力を比較判定し前記複数の領域に対応
して前記各領域を指定する信号を出力する領域判定手段
と、を備える、請求項１記載のシングルチップ・マイク
ロコンピュータ。 - 【請求項３】 ＣＰＵおよびＲＯＭを内蔵し、前記ＣＰ
Ｕと前記ＲＯＭを接続する内部バスから外部バスを介し
て外部アドレス空間を拡張アクセスする機能を有するシ
ングルチップ・マイクロコンピュータにおいて、 前記ＣＰＵを構成するプログラムカウンタの命令アドレ
ス出力に対応して前記ＲＯＭの全アドレス空間領域を指
定する信号を出力する領域指定手段と、この領域指定手
段の出力に対応した制御により前記ＲＯＭの出力を前記
内部バスに出力するＲＯＭ出力制御部と、を備えること
を特徴とするシングルチップ・マイクロコンピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7266940A JPH09114743A (ja) | 1995-10-16 | 1995-10-16 | シングルチップ・マイクロコンピュータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7266940A JPH09114743A (ja) | 1995-10-16 | 1995-10-16 | シングルチップ・マイクロコンピュータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09114743A true JPH09114743A (ja) | 1997-05-02 |
Family
ID=17437807
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7266940A Pending JPH09114743A (ja) | 1995-10-16 | 1995-10-16 | シングルチップ・マイクロコンピュータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09114743A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6101586A (en) * | 1997-02-14 | 2000-08-08 | Nec Corporation | Memory access control circuit |
| KR100391080B1 (ko) * | 2000-03-14 | 2003-07-12 | 샤프 가부시키가이샤 | 1칩 마이크로컴퓨터 및 그것을 이용하는 ｉｃ 카드 |
| JP2006350885A (ja) * | 2005-06-20 | 2006-12-28 | Renesas Technology Corp | 半導体装置 |
| KR100815004B1 (ko) * | 2000-04-12 | 2008-03-18 | 소니 가부시끼 가이샤 | 제어 방법 및 전자 장치 |
| JP2009223611A (ja) * | 2008-03-17 | 2009-10-01 | Konami Digital Entertainment Co Ltd | 情報処理装置、情報処理方法、ならびに、プログラム |
| US8316200B2 (en) | 2007-04-10 | 2012-11-20 | Seiko Epson Corporation | Microcomputer, electronic instrument, and flash memory protection method |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPH02230444A (ja) * | 1989-03-03 | 1990-09-12 | Mitsubishi Electric Corp | 半導体集積回路 |
| JPH05266225A (ja) * | 1992-03-16 | 1993-10-15 | Mitsubishi Electric Corp | マイクロコンピュータ |
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| JPH07244611A (ja) * | 1994-03-04 | 1995-09-19 | Toshiba Corp | メモリ内蔵マイクロコンピュータ |
-
1995
- 1995-10-16 JP JP7266940A patent/JPH09114743A/ja active Pending
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| US7979630B2 (en) | 2005-06-20 | 2011-07-12 | Renesas Electronics Corporation | Data protection for non-volatile semiconductor memory block using block protection flags |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19971224 |