JP2002157236A - 不揮発メモリ内蔵マイクロコンピュータとその不揮発メモリの自己書換方法 - Google Patents

Abstract

(57)【要約】 【課題】安全にかつ自由に自己書換を行うことを可能と
するとともに回路規模の増大を抑制する。 【解決手段】一般プログラムデータの書換を行う書換動
作時に、実行アドレスＰＣと書換アドレスＷＡとを比較
しこれらアドレスＷＡ，ＰＣの一致に応答してデータ書
換プログラムを破壊するような異常書換であることを示
す異常書換信号Ｆを出力するアドレス比較回路３と、異
常書換信号Ｆの供給に応じて割込信号ＩＳを出力する割
込コントローラ４とを備える。異常書換信号Ｆの供給に
応じて消去書込制御回路８は消去書込動作を停止し、Ｃ
ＰＵ１は割込処理を実施することにより、ＣＰＵ１の暴
走を含む異常動作に起因する異常書換による誤書換を防
止する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は不揮発メモリ内蔵マ
イクロコンピュータとその不揮発メモリの自己書換方法
に関し、特に不揮発メモリにデータ書換用プログラムを
格納する不揮発メモリ内蔵マイクロコンピュータとその
不揮発メモリの自己書換方法に関する。

【０００２】

【従来の技術】フラッシュメモリ（ＥＥＰＲＯＭ）等の
電気的データ消去及び書き込みが可能な不揮発メモリ
は、最近、１チップマイクロコンピュータに内蔵されて
プログラムメモリ又はデータメモリとして広く使用され
るようになってきている。

【０００３】近年、この種の不揮発メモリ内蔵のマイク
ロコンピュータ市場では、内蔵不揮発メモリのオンボー
ド（実装された状態）での自己書換要求が強く、その対
応は必須となっている。また、より安全に自己書換が行
える環境を提示することが要求されている。

【０００４】この要求に応えるために、例えば、特開平
１０−１３４０２４号公報記載の従来の不揮発メモリ内
蔵マイクロコンピュータは、以下に述べるような方法で
誤書換を防止している。

【０００５】従来の不揮発メモリ内蔵マイクロコンピュ
ータをブロックで示す図５を参照すると、この従来の不
揮発メモリ内蔵マイクロコンピュータは、プログラムカ
ウンタ１１を有するＣＰＵ１及び複数の記憶領域（以
下、ブロック）２１〜２ｎ（ｎは２以上の整数）から成
る不揮発メモリ２を内蔵し、不揮発メモリ２の格納デー
タ書換用のアドレスレジスタ５０とデータレジスタ６及
び制御レジスタ７及び書込消去制御回路８０と、１ブロ
ック分の書換データを格納するＲＡＭ３５と、プログラ
ムカウンタ１１とアドレスレジスタ５０の選択を行うマ
ルチプレクサ３６とを有し、さらに誤書換防止用にデー
タ一致検出回路Ａ３１と、レジスタ３２と、データ識別
回路３３と、データ一致検出回路Ｂ３４と、データ一致
検出回路Ｃ３７と、データ一致検出回路Ｄ３８とを備え
る。

【０００６】不揮発メモリ２を構成する複数のブロック
のうち、ブロック２１はマイクロコンピュータを制御す
るためのプログラム領域であり、その他のブロック２２
〜２ｎは他の一般データを格納する一般データ領域であ
る。また、ブロック２１の一部の特定アドレス領域は、
この特定アドレス領域以外のプログラム領域のデータを
書換えるためのプログラムデータが記憶されているもの
とする。

【０００７】また、説明の便宜上、ブロック２１〜２ｎ
の各々は１２８ワードの記憶領域から成るものとする。
さらに、プログラムカウンタ１１のプログラムデータは
１６ビット、アドレスデータは１６ビット、不揮発メモ
リ２の指定アドレスへの書込データ（プログラムデー
タ）は８ビット、不揮発メモリ２の書込制御のための制
御データは８ビットであるものとする。

【０００８】次に、図５を参照して、従来の不揮発メモ
リ内蔵マイクロコンピュータの不揮発メモリの自己書換
動作である不揮発メモリの自己書換方法について説明す
ると、まず、ＣＰＵ１のプログラムカウンタ１１が不揮
発メモリ２の特定アドレス領域２１１をアドレス指定す
ると、ブロック２１の特定アドレス領域から読み出され
たデータ書換用のプログラムがＣＰＵ１内の命令デコー
ダ（図示省略）で解読され、バス１０を経由してデータ
一致検出回路Ａ３１に入力する。データ一致検出回路Ａ
３１は、入力したデータ書換用のプログラムデータが所
望の書換動作であるかの判定を行い、その判定結果をレ
ジスタ３２に書込む。

【０００９】データ識別回路３３は、レジスタ３２の値
をチェックし、このレジスタ３２の値に応じてデータ一
致検出回路Ｂ３４、データ一致検出回路Ｃ３７、及びデ
ータ一致検出回路Ｄ３８の各々に対するイネーブル信号
を出力してイネーブル状態に設定することにより、アド
レスレジスタ５０、データレジスタ６、制御レジスタ７
の各々の書込み許可の制御を行う。

【００１０】ＣＰＵ暴走などにより、プログラムカウン
タ１１がブロック２の特定アドレス領域の途中アドレス
にジャンプしてアドレス指定したような場合、すなわ
ち、意図しない書換の場合は、データ一致検出回路Ａ３
１は不一致と判定し、データ識別回路３３はイネーブル
信号を出力しないので、上記イネーブル状態が設定され
ず、書込み許可されないので、従って書換動作は起らな
い。

【００１１】意図した書換の場合は、１ブロック１２８
ワード分の書換データをＲＡＭ３５に転送し、書込み消
去制御回路８のみで１ブロック１２８ワード分の書換を
行うことにより、ＣＰＵ１が介在しない。

【００１２】これにより、不揮発メモリ内蔵マイクロコ
ンピュータの不揮発メモリのオンボードでの自己書換を
行う場合の危険回避を達成できる。

【００１３】しかし、この従来の不揮発メモリ内蔵マイ
クロコンピュータとその不揮発メモリの自己書換方法で
は、データ一致検出回路Ａ３１、レジスタ３２、データ
識別回路３３の各々にはそれぞれ８ビットのレジスタが
不可欠であり、さらにデータ検出回路Ｂ３４、データ検
出回路Ｃ３７、データ検出回路Ｄ３８に組合せ回路を必
要とする。また、書込消去制御回路８０にはＲＡＭ５へ
の書換データ転送と、不揮発メモリの書換をＣＰＵなし
で行うために、シーケンサとアドレス加算器を必要とす
る。さらに、アドレスレジスタ５０にも不揮発メモリの
書換アドレスをインクリメントする加算器が必要になる
ため、回路規模が大きくなる。

【００１４】また、データの書換は、１ブロック分の書
換のみに対応しているため、徐々にデータを追記するよ
うな用途に適した１ワードずつの書換には対応できな
い。

【００１５】

【発明が解決しようとする課題】上述した従来の不揮発
メモリ内蔵マイクロコンピュータとその不揮発メモリの
自己書換方法は、誤書換防止用にデータ書換用のプログ
ラムデータが所望の書換動作であるかの判定を行うため
のデータ一致検出回路とこの判定結果を保持するための
レジスタ及びデータ識別回路にプログラムデータ長分の
レジスタ、また、各書換動作に対応し組合せ回路から成
る複数のデータ一致検出回路を必要とし、さらに、書込
消去制御回路はシーケンサとアドレス加算器を、さらに
また、アドレスレジスタは書換アドレスインクリメント
用の加算器をそれぞれ必要とするため、回路規模が大き
くなるという欠点があった。

【００１６】また、データの書換は、１ブロック分の書
換のみに対応しているため、徐々にデータを追記するよ
うな用途に適した１ワードずつの書換には対応できない
という欠点があった。

【００１７】本発明の目的は、安全にかつ自由に自己書
換を行うことを可能とするとともに回路規模の増大を抑
制した不揮発メモリ内蔵マイクロコンピュータとその不
揮発メモリの自己書換方法を提供することにある。

【００１８】

【課題を解決するための手段】請求項１記載の発明の不
揮発メモリ内蔵マイクロコンピュータは、実行アドレス
を指示するプログラムカウンタを有するＣＰＵとこのＣ
ＰＵの一般プログラムデータ格納用の一般プログラム領
域及び前記一般プログラムデータの書換用の書換プログ
ラムを格納した書換プログラム格納領域とを有する不揮
発メモリとを内蔵し、前記不揮発メモリの書換対象のア
ドレスである書換アドレスを指定するアドレスレジスタ
と、前記一般プログラムデータを書換えるための書換デ
ータを指定するデータレジスタと、前記不揮発メモリの
書換時に消去及び書込の動作を制御する制御レジスタ
と、前記制御レジスタの値に基づき書換を実行する書込
消去制御回路とを備える不揮発メモリ内蔵マイクロコン
ピュータにおいて、前記一般プログラムデータの書換を
行う書換動作時に、前記実行アドレスと前記書換アドレ
スとを比較し前記実行アドレスと前記書換アドレスとの
一致に応答して前記データ書換プログラムを破壊するよ
うな異常書換であることを示す異常書換信号を出力する
アドレス比較回路を備え、前記異常書換信号の供給に応
じて前記書換動作を禁止することにより、前記ＣＰＵの
暴走を含む異常動作に起因する異常書換による誤書換を
防止することを特徴とするものである。

【００１９】また、請求項２記載の発明は、請求項１記
載の不揮発メモリ内蔵マイクロコンピュータにおいて、
前記異常書換信号の供給に応答して割込信号を出力し前
記ＣＰＵに供給する割込コントローラを備えて構成され
ている。

【００２０】また、請求項３記載の発明は、請求項１記
載の不揮発メモリ内蔵マイクロコンピュータにおいて、
前記異常書換信号の供給に応答してマイクロコンピュー
タの内部回路を初期化するためのリセット信号を出力す
るリセットコントローラを備えて構成されている。

【００２１】また、請求項４記載の発明は、請求項１記
載の不揮発メモリ内蔵マイクロコンピュータにおいて、
前記アドレス比較回路が、前記実行アドレスと前記書換
アドレスの各々の予め定めたビット数の上位ビットの各
々同士を比較することにより前記異常書換信号を出力す
ることを特徴とするものである。

【００２２】さらに、請求項５記載の発明は、請求項４
記載の不揮発メモリ内蔵マイクロコンピュータにおい
て、前記アドレス比較回路が、前記実行アドレスと前記
書換アドレスの各々の予め定めたｍ（ｍは整数）ビット
の前記上位ビットの各々同士の排他的論理和（ＸＯＲ）
演算を行い第１〜第ｍのビット比較信号を出力する第１
〜第ｍのＸＯＲ回路と、前記第１〜第ｍのビット比較信
号を否定論理和（ＮＯＲ）演算し判定結果である前記異
常書換信号を出力するＮＯＲ回路とを備えて構成されて
いる。

【００２３】請求項６記載の発明の不揮発メモリ内蔵マ
イクロコンピュータの不揮発メモリの自己書換方法は、
実行アドレスを指示するプログラムカウンタを有するＣ
ＰＵとこのＣＰＵの一般プログラムデータを格納した一
般プログラム格納領域である一般プログラムブロック及
び前記一般プログラムデータの書換用の書換プログラム
を格納した書換プログラム格納領域である書換プログラ
ムブロックから成る複数のブロックを有する不揮発メモ
リとを内蔵する不揮発メモリ内蔵マイクロコンピュータ
の前記不揮発メモリの自己書換方法において、前記書換
プログラムブロックに分岐し前記実行アドレスとして設
定する実行アドレス設定ステップと、前記不揮発メモリ
の書換対象の前記書換プログラムブロックのアドレスで
ある書換アドレスを指定する書換アドレス指定ステップ
と、前記書換アドレスと前記実行アドレスとを比較し、
現在アクセス中のブロックが同一ブロックであるかの判
別を行うアドレス比較ステップと、前記アドレス比較ス
テップで不一致の場合書換を実行する書換ステップと、
前記アドレス比較ステップで一致の場合異常書換信号を
出力する異常書換信号出力ステップと、前記異常書換信
号の供給に応答して前記書換のための消去及び書込を停
止する消去書込制御停止ステップと、前記異常書換信号
により発生した割込信号の供給に応答して前記ＣＰＵが
割込処理を実施する割込処理ステップとを有することを
特徴とするものである。

【００２４】また、請求項７記載の発明は、請求項６１
記載の不揮発メモリ内蔵マイクロコンピュータの不揮発
メモリの自己書換方法において、前記書換ステップが、
前記書換アドレスの指定ブロックを消去する消去ステッ
プと、前記指定ブロックに書込データを書込む書込ステ
ップと、書換終了か否かを判定し、未了の場合は前記書
換アドレス指定ステップに戻り、終了の場合は処理を終
了する書換終了判定ステップとを有することを特徴とす
るものである。

【００２５】

【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して詳細に説明する。

【００２６】本実施の形態の不揮発メモリ内蔵マイクロ
コンピュータは、実行アドレスを指示するプログラムカ
ウンタを有するＣＰＵとこのＣＰＵの一般プログラムデ
ータ格納用の一般プログラム領域及び上記一般プログラ
ムデータの書換用の書換プログラムを格納した書換プロ
グラム格納領域とを有する不揮発メモリとを内蔵し、上
記不揮発メモリの書換対象のアドレスである書換アドレ
スを指定するアドレスレジスタと、上記一般プログラム
データを書換えるための書換データを指定するデータレ
ジスタと、上記不揮発メモリの書換時に消去及び書込の
動作を制御する制御レジスタと、上記制御レジスタの値
に基づき書換を実行する書込消去制御回路とを備える不
揮発メモリ内蔵マイクロコンピュータにおいて、上記一
般プログラムデータの書換を行う書換動作時に、上記実
行アドレスと上記書換アドレスとを比較し上記実行アド
レスと上記書換アドレスとの一致に応答して上記データ
書換プログラムを破壊するような異常書換であることを
示す異常書換信号を出力するアドレス比較回路を備え、
上記異常書換信号の供給に応じて上記書換動作を禁止す
ることにより、上記ＣＰＵの暴走を含む異常動作に起因
する異常書換による誤書換を防止することを特徴とする
ものである。

【００２７】次に、本発明の実施の形態を図５と共通の
構成要素には共通の参照文字／数字を付して同様にブロ
ックで示す図１を参照すると、この図に示す本実施の形
態の不揮発メモリ内蔵マイクロコンピュータは、従来と
共通の実行アドレスＰＣを指示するプログラムカウンタ
１１を有し不揮発メモリ２に記憶したプログラムを実行
するＣＰＵ１と、アドレスで認識できる複数の記憶領域
である後述のブロック２１〜２ｎ（ｎは２以上の整数）
を有する不揮発メモリ２と、書換データＤＣを指定する
データレジスタ６と、消去及び書込等の動作を制御する
制御レジスタ７と、データ伝送用のバス１０とに加え
て、アドレスレジスタ５０の代わりに不揮発メモリ２の
一般プログラムデータの記憶領域の書換用のアドレスで
ある書換アドレスＷＡを指定するアドレスレジスタ５
と、書込消去制御回路８０の代わりに書換を実行する書
込消去制御回路８と、ＣＰＵ１が不揮発メモリ２からフ
ェッチし実行中の実行アドレスＰＣと書換アドレスＷＡ
とを比較し実行アドレスＰＣと書換アドレスＷＡとが同
一である同一ブロックへのアクセスの場合に異常書換信
号Ｆを発生し後述の割込コントローラ４と書込消去制御
回路８とに供給するアドレス比較回路３と、アドレス比
較回路３からの異常書換信号Ｆに応答して割込信号ＩＳ
をＣＰＵ１に出力する割込コントローラ４とを備える。

【００２８】不揮発メモリ２を構成する複数のブロック
のうちの任意の１つのブロック２１〜２ｎに自己のデー
タを書換える書換プログラムを記憶させておくことによ
り、ＣＰＵ１の書換プログラム実行による自己書換が可
能となる。

【００２９】以下、説明の便宜上、上記任意の１つのブ
ロックをブロック２１とすると、このブロック２１は、
マイクロコンピュータを制御するためのプログラム領域
であり、その他のブロック２２〜２ｎは一般プログラム
データを格納する一般プログラムデータ領域である。ま
た、ブロック２１の一部の特定アドレス領域は、この特
定データ領域以外のプログラム領域のデータを書換える
ためのプログラムである書換プログラムのデータが記憶
されているものとする。これらブロック２１〜２ｎは各
ブロック毎での消去が可能である。

【００３０】また、１ビット、８ビット、１６ビット、
３２ビット、６４ビット、１２８ビット単位等での書込
が可能である。不揮発メモリ２の書換を行う場合は、す
でに消去済みの場合は上記何れかのビット単位にて書込
を行う。しかし、消去されていない場合は、ブロック単
位の消去を行った後に上記何れかのビット単位にて書込
みを行い、書換を終了する。この書換動作は、アドレス
レジスタ５と、データレジスタ６と、制御レジスタ７
と、書込消去制御回路８とを用いて実行する。

【００３１】説明の便宜上、ブロック２１〜２ｎの各々
は、１２８ワードの記憶領域から成るものとする。さら
に、プログラムカウンタ１１のプログラムデータは１６
ビット、アドレスデータは１６ビット、不揮発メモリ２
の指定アドレスへの書込データ（プログラムデータ）は
８ビット、不揮発メモリ２の書込制御のための制御デー
タは８ビットであるものとする。

【００３２】さらに、不揮発メモリ２は、ブロック２１
〜２４の４ブロックを有するものとし、ブロック２１が
００００−０ＦＦＦ、ブロック２２が１０００−１ＦＦ
Ｆ、ブロック２３が２０００−２ＦＦＦ、ブロック２４
が３０００−ＦＦＦＦ番地のアドレス領域を有するもの
とする。従って、不揮発メモリ２の各ブロック２１〜２
ｎの判別は、判別可能な最小限のアドレスを比較すれば
良いので、この場合は、各ブロックの判別は、アドレス
の上位４ビット（０，１，２，３）の比較で可能とな
る。

【００３３】アドレス比較回路３の構成を回路図で示す
図２を参照すると、この図に示すアドレス比較回路３
は、それぞれ１６ビットデータである実行アドレスＰＣ
と書換アドレスＷＡの各々の上位４ビットのデータから
成る上位実行アドレスＰＣＵと上位書換アドレスＷＡＵ
の各々をビット毎に排他的論理和（ＸＯＲ）しビット比
較信号ｂ０，ｂ１，ｂ２，ｂ３の各々を出力するＸＯＲ
回路Ｘ３０，Ｘ３１，Ｘ３２，Ｘ３３と、ビット比較信
号ｂ０，ｂ１，ｂ２，ｂ３を否定論理和（ＮＯＲ）演算
し判定結果である異常書換信号Ｆを出力するＮＯＲ回路
Ｎ３１とを備える。

【００３４】次に、図１及び本実施の形態の不揮発メモ
リ内蔵マイクロコンピュータの不揮発メモリの自己書換
方法をフローチャートで示す図３を参照して本実施の形
態の自己書換動作について説明すると、自己書換は、ま
ず、不揮発メモリ２の自己書換プログラムのある特定ア
ドレス領域を含むブロック２１に分岐し実行アドレスＰ
Ｃとしてブロック２１のアドレスを設定し（ステップＳ
１）、外部からバス１０を経由して書換対象のブロック
２２〜２ｎの１つ、例えばブロック２２のアドレスを書
換アドレスＷＡとしてアドレスレジスタ５にセットする
（ステップＳ２）。

【００３５】次に、アドレス比較回路３は、アドレスレ
ジスタ５に書き込まれた書換アドレスＷＡとプログラム
カウンタ１１から供給される実行アドレスＰＣとを比較
し、現在アクセス中のブロックの判別を行う（ステップ
Ｓ３）。

【００３６】ここでは、前述の仮定により最上位の４ビ
ット、すなわち、上位書換アドレスＷＡＵのビットＷＡ
０，ＷＡ１，ＷＡ２，ＷＡ４の各々と、上位実行アドレ
スＰＵのビットＰＣ０，ＰＣ１，ＰＣ２，ＰＣ３の各々
同士を比較することにより、書換アドレスＷＡと実行ア
ドレスＰＣの各々のアクセスが同一ブロックに対するア
クセスか異ブロックに対するアクセスかの判定を行う。

【００３７】所望の自己書換が行われる場合は、実行ア
ドレスＰＣで指定するブロック２１を書換アドレスＷＡ
とすることはあり得ないので、ステップＳ３で、必ずブ
ロック比較結果が「不一致」になり、以下のステップＳ
４〜Ｓ９で書換を実行する。

【００３８】すなわち、ステップＳ３で、不一致の場合
は、消去・書込動作を制御する制御レジスタ７をバス１
０を経由してアクティブ状態にセットし（ステップＳ
４）、書換アドレスＷＡの指定ブロックを消去するとと
もに（ステップＳ５）、データレジスタ６にバス１０を
経由して書込データＤＣをセットし（ステップＳ６）、
指定アドレスである書換アドレスＷＡに書き込む（ステ
ップＳ７）。次に、制御レジスタ７をリセットし（ステ
ップＳ８）、書換終了か否かを判定し（ステップＳ
９）、未了の場合はステップＳ２に戻り、終了の場合は
処理を終了する。

【００３９】一方、ＣＰＵの暴走などにより、意図しな
いタイミングで自己書換プログラムのある領域であるブ
ロック２１に分岐し、書換アドレスＷＡとしてブロック
２１を設定し、自己書換プログラムを破壊するようなブ
ロック２１の異常書換を実行しようとしたり、自己書換
プログラムに不具合があり、書換アドレスＷＡが自己書
換プログラムのあるブロック２１を指定していた場合に
は、ステップ３のアドレス比較回路３によるアドレス比
較の判定結果が「一致」となり、割込みコントローラ４
に対し異常書換信号Ｆを出力して割込みコントローラ４
と書込消去制御回路８に供給し、割込みコントローラ４
は異常書換信号Ｆの供給に応答してＣＰＵ１に異常動作
を伝える割込信号ＩＳを発生し（ステップＳ１０）、書
込消去制御回路８は割込みの優先度に関係なく書込消去
制御動作を停止し（ステップＳ１１）、ＣＰＵ１は割込
信号ＩＳの供給に応答して割込処理を実施する（ステッ
プＳ１２）。これにより、書換動作を禁止する。

【００４０】このように、自己書換の実行時にアドレス
レジスタ５に書込まれた書換対象ブロックのアドレスで
ある書換アドレスＷＡと、書換動作実行用のデータ格納
ブロックのアドレスである実行アドレスＰＣとを比較し
異なるブロックであることを確認するアドレス比較回路
３を設けることにより、ＣＰＵ１の暴走などにより、ブ
ロック２１の異常書換を実行しようとしたり、自己書換
プログラムに不具合があり、書換アドレスＷＡが自己書
換プログラムのあるブロック２１を指定していた場合に
は、書換動作を終了しデータの異常書換による誤書換を
防止できる。

【００４１】さらに、本実施の形態では、異常書換を実
行しようとする場合に異常書換信号Ｆを発生する機能を
有するため、割込みコントローラ４を介してＣＰＵが異
常なアクセスがあったことを検知できる。

【００４２】次に、本発明の第２の実施の形態を図１と
共通の構成要素には共通の参照文字／数字を付して同様
にブロックで示す図４を参照すると、この図に示す本実
施の形態の前述の第１の実施の形態との相違点は、割込
みコントローラ４の代わりに異常書換信号Ｆの供給に応
答してマイクロコンピュータの内部回路を初期化するた
めのリセット信号Ｒを出力するリセットコントローラ９
を備えることである。

【００４３】本実施の形態では、異常書換を実行しよう
として異常書換信号Ｆが発生すると、リセットコントロ
ーラ９がリセット信号Ｒを出力し、マイクロコンピュー
タの内部回路を初期化する。

【００４４】従って、このリセットコントローラ９を用
いた異常検知動作は、割込みの優先順位に関係なく動作
するために、内部リセットによる初期化が即座に行われ
ることになる。

【００４５】このように、本実施の形態では、ＣＰＵ１
が暴走し、割込みを受け付けられなくなっていたり、優
先順位の高い割込みが実行されていた場合などにも対応
できる。

【００４６】以上本発明の実施の形態を述べたが、本発
明は上記実施の形態に限られることなく種々の変形が可
能である。例えば、アドレスデータのビット数を３２ビ
ット、４８ビット、６４ビット等とすることや、ブロッ
ク数を４に限定せず、８ブロック、１２ブロック等とす
ることや、また、アドレス比較のための上位ビットも４
ビットに限らず２ビット、８ビット等とすることや、さ
らに、異常書換を実行しようとする場合の割込として想
定したマスカブル割込の代わりにノンマスカブル割込と
することも、本発明の主旨を逸脱しない限り適用できる
ことは勿論である。

【００４７】

【発明の効果】以上説明したように、本発明の不揮発メ
モリ内蔵マイクロコンピュータとその不揮発メモリの自
己書換方法は、自己書換の実行時にアドレスレジスタに
書込まれた書換対象ブロックのアドレスである書換アド
レスと、書換動作実行用のデータ格納ブロックのアドレ
スである実行アドレスとを比較し異なるブロックである
ことを確認するアドレス比較回路を備えることにより、
ＣＰＵの暴走などにより、意図しないタイミングで自己
書換プログラムのあるブロックに分岐し、自己書換プロ
グラムを破壊するようなブロックの異常書換を実行しよ
うとしたり、自己書換プログラムに不具合があり、書換
アドレスＷＡが自己書換プログラムのあるブロック２１
を指定していた場合には、書換動作を終了しデータの異
常書換による誤書換を防止できるという効果がある。

【００４８】また、データの書換は、１ビット、８ビッ
ト、１６ビット、３２ビット、６４ビット、１２８ビッ
ト単位等での書込が可能であるため、徐々にデータを追
記するような用途に適した１ワードずつの書換にも対応
できるという効果がある。

【図面の簡単な説明】

【図１】本発明の不揮発メモリ内蔵マイクロコンピュー
タの第１の実施の形態を示すブロック図である。

【図２】図１のアドレス比較回路の構成例を示す回路図
である。

【図３】本実施の形態の不揮発メモリ内蔵マイクロコン
ピュータにおける動作である不揮発メモリの自己書換方
法の一例を示すフローチャートである。

【図４】本発明の不揮発メモリ内蔵マイクロコンピュー
タの第２の実施の形態を示すブロック図である。

【図５】従来の不揮発メモリ内蔵マイクロコンピュータ
の一例を示すブロック図である。

【符号の説明】

１ ＣＰＵ ２ 不揮発メモリ ３ アドレス比較回路 ４ 割込コントローラ ５，５０ アドレスレジスタ ６ データレジスタ ７ 制御レジスタ ８，８０ 書込消去制御回路 ９ リセットコントローラ １０ バス １１ プログラムカウンタ ２１〜２ｎ ブロック ３１ データ一致検出回路Ａ ３２ レジスタ ３３ データ識別回路 ３４ データ一致検出回路Ｂ ３５ ＲＡＭ ３６ マルチプレクサ ３７ データ一致検出回路Ｃ ３８ データ一致検出回路Ｄ

Claims (7)

【特許請求の範囲】
1. 【請求項１】 実行アドレスを指示するプログラムカウ
   ンタを有するＣＰＵとこのＣＰＵの一般プログラムデー
   タ格納用の一般プログラム領域及び前記一般プログラム
   データの書換用の書換プログラムを格納した書換プログ
   ラム格納領域とを有する不揮発メモリとを内蔵し、前記
   不揮発メモリの書換対象のアドレスである書換アドレス
   を指定するアドレスレジスタと、前記一般プログラムデ
   ータを書換えるための書換データを指定するデータレジ
   スタと、前記不揮発メモリの書換時に消去及び書込の動
   作を制御する制御レジスタと、前記制御レジスタの値に
   基づき書換を実行する書込消去制御回路とを備える不揮
   発メモリ内蔵マイクロコンピュータにおいて、 前記一般プログラムデータの書換を行う書換動作時に、
   前記実行アドレスと前記書換アドレスとを比較し前記実
   行アドレスと前記書換アドレスとの一致に応答して前記
   データ書換プログラムを破壊するような異常書換である
   ことを示す異常書換信号を出力するアドレス比較回路を
   備え、 前記異常書換信号の供給に応じて前記書換動作を禁止す
   ることにより、前記ＣＰＵの暴走を含む異常動作に起因
   する異常書換による誤書換を防止することを特徴とする
   不揮発メモリ内蔵マイクロコンピュータ。
2. 【請求項２】 前記異常書換信号の供給に応答して割込
   信号を出力し前記ＣＰＵに供給する割込コントローラを
   備えることを特徴とする請求項１記載の不揮発メモリ内
   蔵マイクロコンピュータ。
3. 【請求項３】 前記異常書換信号の供給に応答してマイ
   クロコンピュータの内部回路を初期化するためのリセッ
   ト信号を出力するリセットコントローラを備えることを
   特徴とする請求項１記載の不揮発メモリ内蔵マイクロコ
   ンピュータ。
4. 【請求項４】 前記アドレス比較回路が、前記実行アド
   レスと前記書換アドレスの各々の予め定めたビット数の
   上位ビットの各々同士を比較することにより前記異常書
   換信号を出力することを特徴とする請求項１記載の不揮
   発メモリ内蔵マイクロコンピュータ。
5. 【請求項５】 前記アドレス比較回路が、前記実行アド
   レスと前記書換アドレスの各々の予め定めたｍ（ｍは整
   数）ビットの前記上位ビットの各々同士の排他的論理和
   （ＸＯＲ）演算を行い第１〜第ｍのビット比較信号を出
   力する第１〜第ｍのＸＯＲ回路と、 前記第１〜第ｍのビット比較信号を否定論理和（ＮＯ
   Ｒ）演算し判定結果である前記異常書換信号を出力する
   ＮＯＲ回路とを備えることを特徴とする請求項４記載の
   不揮発メモリ内蔵マイクロコンピュータ。
6. 【請求項６】 実行アドレスを指示するプログラムカウ
   ンタを有するＣＰＵとこのＣＰＵの一般プログラムデー
   タを格納した一般プログラム格納領域である一般プログ
   ラムブロック及び前記一般プログラムデータの書換用の
   書換プログラムを格納した書換プログラム格納領域であ
   る書換プログラムブロックから成る複数のブロックを有
   する不揮発メモリとを内蔵する不揮発メモリ内蔵マイク
   ロコンピュータの前記不揮発メモリの自己書換方法にお
   いて、 前記書換プログラムブロックに分岐し前記実行アドレス
   として設定する実行アドレス設定ステップと、 前記不揮発メモリの書換対象の前記書換プログラムブロ
   ックのアドレスである書換アドレスを指定する書換アド
   レス指定ステップと、 前記書換アドレスと前記実行アドレスとを比較し、現在
   アクセス中のブロックが同一ブロックであるかの判別を
   行うアドレス比較ステップと、 前記アドレス比較ステップで不一致の場合書換を実行す
   る書換ステップと、 前記アドレス比較ステップで一致の場合異常書換信号を
   出力する異常書換信号出力ステップと、 前記異常書換信号の供給に応答して前記書換のための消
   去及び書込を停止する消去書込制御停止ステップと、 前記異常書換信号により発生した割込信号の供給に応答
   して前記ＣＰＵが割込処理を実施する割込処理ステップ
   とを有することを特徴とする不揮発メモリ内蔵マイクロ
   コンピュータの不揮発メモリの自己書換方法。
7. 【請求項７】 前記書換ステップが、前記書換アドレス
   の指定ブロックを消去する消去ステップと、 前記指定ブロックに書込データを書込む書込ステップ
   と、 書換終了か否かを判定し、未了の場合は前記書換アドレ
   ス指定ステップに戻り、終了の場合は処理を終了する書
   換終了判定ステップとを有することを特徴とする請求項
   ６記載の不揮発メモリ内蔵マイクロコンピュータの不揮
   発メモリの自己書換方法。