DE69231077T2

DE69231077T2 - Einchipmikrorechner mit Schutzfuntion für den Inhalt eines internen ROM's

Info

Publication number: DE69231077T2
Application number: DE69231077T
Authority: DE
Inventors: Shinichi Iwamoto
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1991-03-06
Filing date: 1992-03-05
Publication date: 2001-02-01
Anticipated expiration: 2012-03-06
Also published as: KR950013263B1; EP0502532A1; KR920018583A; EP0502532B1; US5355466A; DE69231077D1

Description

Hintergrund der Erfindung

Erfindungsgebiet

Die vorliegende Erfindung betrifft einen Ein-Chip-Mikrocomputer und insbesondere einen Ein-Chip-Mikrocomputer mit einer Geheimhaltungs-Schutzfunktion für den Inhalt eines internen ROM.

Beschreibung des Standes der Technik

Einige der herkömmlichen Ein-Chip-Mikrocomputer haben einen internen ROM (Nur-Lese-Speicher)-Betriebsmodus und einen externen Speicherbetriebsmodus. Bei dieser Art Ein-Chip- Mikrocomputern ist in dem Ein-Chip-Mikrocomputer ein Adressendiskriminatorschaltkreis vorgesehen, um zu unterscheiden, ob eine Adresse an einem internen Adressbus an einen internen ROM oder an einen externen Speicher über einen zugehörigen Wähler gerichtet ist. Wenn die Adresse an den internen ROM gerichtet ist, steuert der Adressendiskriminatorschaltkreis einen zugehörigen Wähler, um zu bewirken, daß dieser den internen ROM wählt, so daß beispielsweise eine CPU (Zentrale Prozessoreinheit) auf den internen ROM zugreifen kann. Wenn die Adresse an den externen Speicher gerichtet ist, steuert der Adressendiskriminatorschaltkreis den Wähler, um zu bewirken, daß dieser den externen Speicher wählt, so daß die CPU über den Wähler auf den externen Speicher zugreifen kann.
Zusätzlich ist ein den Operationsmodus bezeichnender Anschluß vorgesehen, der von außen zugreifbar ist. Wenn der den Operationsmodus bezeichnende Anschluß auf den Bezeichnungspegel für den externen Speicheroperationsmodus gebracht ist, steuert der Adressendiskriminatorschaltkreis den Wähler, damit der externe Speicher gewählt wird, und zwar ungeachtet der Adresse an dem internen Adressbus.
Im allgemeinen hat der externe Speicher einen Adressraum, der beträchtlich größer als der des internen ROM ist. In einigen Fällen ist ein Programm zum Herauslesen eines Inhaltes aus dem internen ROM in dem externen Speicher an einem Ort gespeichert, der eine andere Adresse als diejenige des internen ROM hat. In diesem Fall wird, wenn die CPU initialisiert wird, und der den Operationsmodus bezeichnende Anschluß auf den Pegel zum Bezeichnen des externen Speicheroperationsmodus gesetzt ist, von einer Kopfadresse des externen Speichers eine programmierte Operation gestartet. Wenn das Programm zum Herauslesen des Inhaltes aus dem internen ROM von der Kopfadresse des externen Speichers aus startet, wird das Leseprogramm des internen ROM durchgeführt. Im Lauf der Durchführung dieses Leseprogramms fährt der Adressendiskriminatorschaltkreis fort, den Wähler zu steuern, um zu bewirken, daß er die Programmdaten wählt, welche in dem externen Speicher gespeichert sind, selbst wenn der Pegel des den Operationsmodus bezeichnenden Anschlusses vom Pegel, der den externen Speicheroperationsmodus bezeichnet, auf einen Pegel, der einen internen ROM- Operationsmodus bezeichnet, geändert wird, da die Adresse, welche das interne ROM-Leseprogramm speichert, aus einem Adressenbereich des internen ROM ist, so daß das Leseprogramm, welches in dem externen Speicher gespeichert ist, kontinuierlich ausgeführt wird.
Wenn ferner der Anschluß zum Bezeichnen des Operationsmodus auf den Pegel zur Bezeichnung des internen ROM-Operationsmodus gesetzt ist, wenn eine Instruktion zum sequentiellen Lesen der Daten, die in dem internen ROM gespeichert sind, im Lauf der Durchführung des Programms durchgeführt wird, da eine zu lesende Adresse in dem Adressenbereich des internen ROM ist, steuert der Adressendiskriminatorschaltkreis den Wähler, damit dieser den Ausgang des internen ROM wählt. Daher werden die Daten des internen ROM über einen internen Datenbus an einen externen Datenbus geschickt.
Die Daten, welche in dem internen ROM eines Ein-Chip-Mikrocomputers gespeichert sind, können nämlich leicht, sogar durch einen Dritten, mittels des Programms, das in dem externen Speicher gespeichert ist, herausgelesen werden, indem der Pegel des Anschlusses zum Bezeichnen des Operationsmodus manipuliert wird. Dies ist deshalb von Nachteil, da sogar ein Dritter die Daten auslesen kann und daher ein Mangel an Geheimhaltung der Software besteht.
Aus der EP-A-0136155 ist ein Ein-Chip-Mikrocomputer bekannt, der sowohl einen internen ROM als auch einen externen Speicher hat, der über einen Interfaceanschluß an den Mikrocomputer angeschlossen ist. Die Wahl eines der Speicher erfolgt in Übereinstimmung mit einem logischen Wert, der gehalten wird, wenn der Rücksetzmodus freigegeben wird.
Demgemäß ist es die Aufgabe der vorliegenden Erfindung, einen Mikrocomputer zu schaffen, der die vorstehend beschriebenen Nachteile überwindet, und der einen Dateninhalt eines internen ROM geheimhalten kann.
Diese Aufgabe wird durch die Merkmale des Hauptanspruches gelöst.
Weitere vorteilhafte Merkmale sind in den Unteransprüchen genannt.
Die vorstehenden und andere Aufgaben, Merkmale und Vorteile der vorliegenden Erfindung gehen aus der folgenden Be schreibung der bevorzugten Ausführungsformen der Erfindung unter Bezugnahme auf die begleitenden Figuren hervor.

Kurze Beschreibung der Figuren

Es zeigt:
Fig. 1 ein Blockschaltbild eines Ein-Chip-Mikrocomputers gemäß der vorliegenden Erfindung;
Fig. 2 einen Ort des Programms zum Lesen des internen ROM;
Fig. 3 ein Blockschaltbild einer Ausführungsform des Ein- Chip-Mikrocomputers gemäß der vorliegenden Erfindung; und
Fig. 4 einen Ort des Programms zum Lesen des internen ROM der Ausführungsform.

Beschreibung der bevorzugten Ausführungsformen

Fig. 1 zeigt ein Blockschaltbild eines Ein-Chip-Mikrocomputers. Wie in der Fig. 1 gezeigt, ist ein Ein-Chip-Mikrocomputer an einen externen Speicher 7 gekoppelt, und hat einen Adressendiskriminatorschaltkreis 2, einen internen ROM 3, einen Wähler 4, eine CPU 5 und einen Haltekreis 6, die wie dargestellt, gekoppelt sind. Der Haltekreis 6 kann beispielsweise aus einem D-Flip-Flop gebildet sein. Die anderen Komponenten, die einen internen RAM und einen Zeitschaltkreis umfassen, sind in der Fig. 1 nicht gezeigt, weil sie sich nicht direkt auf die vorliegende Erfindung beziehen.
Über einen internen Adressbus 201 wird eine Adresseninformation auf den Adressendiskriminatorschaltkreis 2 und den internen ROM 3 des Ein-Chip-Mikrocomputers 1 übertragen und über einen Adressbus-Interfaceanschluß 40 und einen externen Adressbus 204 auch auf den externen Speicher 7 übertragen. Ein Ausgang des internen ROM 3 ist an einen Eingang des Wählers 4 angeschlossen, und der andere Eingang des Wählers 4 ist an einen internen Datenbus 202 angeschlossen, der mit der CPU 5 verbunden ist und auch über einen Daten bus-Interfaceanschluß 41 und einen externen Datenbus 203 an den externen Speicher 7 angeschlossen ist. Daher empfängt die CPU 5 die Programmdaten und die Verarbeitungsdaten auf dem internen Datenbus 202 und führt eine Verarbeitung auf der Basis der empfangenen Programm-Verarbeitungsdaten durch. Die CPU 5 ist auch an einen Rücksetzanschluß 52 angeschlossen, so daß die CPU5 initialisiert wird, wenn der Rücksetzanschluß 52 auf einen Rücksetzpegel gebracht wird. Das Rücksetzsignal, welches von dem Rücksetzanschluß 52 zugeführt wird, wird auch den anderen Funktionsblöcken (nicht dargestellt) innerhalb des Ein-Chip-Mikrocomputers 1 zugeführt.
Der Adressendiskriminatorschaltkreis 2 empfängt auch einen Ausgang Q des Haltekreises 6. Der Haltekreis 6 empfängt an seinem Datenanschluß C ein Operationsmodus-Bezeichnungssignal, welches von einem den Operationsmodus bezeichnenden Anschluß 51 zugeführt wird, und empfängt auch an seinem Wechseleingang T das Rücksetzsignal, welches vom Rücksetzanschluß 52 zugeführt wird. Der Haltekreis 6 funktioniert so, daß er den Pegel des den Operationsmodus bezeichnenden Anschlusses 51 aufrechterhält, wenn das Rücksetzen freigegeben ist. Der Haltekreis 6 hält nämlich den Pegel des den Operationsmodus bezeichnenden Anschlusses 51 zu demjenigen Zeitpunkt, zu dem der Pegel des Rücksetzsignals, welches den Wechseleingang des Haltekreises 6 bildet, von einem Rücksetzpegel auf einen Nicht-Rücksetzpegel geändert wird.
Wenn der Ausgang des Haltekreises 6 ein Pegel zur Bezeichnung eines externen Speicheroperationsmodus ist (im folgenden als "Ex-Pegel" bezeichnet) erzeugt der Adressendiskriminatorschaltkreis 2 am Wähler 4 ein Pegelsignal mit einem ersten Pegel, der bewirkt, daß dieser den externen Speicher 7 wählt, und zwar ungeachtet der Adressinformation am internen Adressbus 201. Wenn der Ausgang des Haltekreises 6 ein den internen ROM-Operationsmodus bezeichnender Pegel ist (im folgenden als Int-Pegel bezeichnet) unterscheidet der Adressendiskriminatorschaltkreis 2, ob die empfangende Adressinformation den internen ROM 3 oder den externen Speicher 7 bezeichnet. Wenn die empfangene Adresse auf den internen ROM 3 gerichtet ist, gibt der Adressendiskriminatorschaltkreis 2 das Pegelsignal mit einem zweiten Pegel an den zugehörigen Wähler 4, um zu bewirken, daß dieser den internen ROM 3 wählt. Wenn die empfangene Adresse auf den externen Speicher 7 gerichtet ist, gibt der Adressendiskriminatorschaltkreis 2 das Pegelsignal mit dem ersten Pegel an den Wähler 4 aus, um zu bewirken, daß dieser den externen Speicher 7 wählt.
Der externe Speicher 7 schickt dem externen Datenbus 203 die Verarbeitungsdaten, die in Übereinstimmung mit einer Adressinformation, welche dem externen Speicher 7 über den Adressbus-Interfaceanschluß 40 des Ein-Chip-Mikrocomputers 1 und den externen Adressbus 204 zugeschickt worden sind. Über den externen Datenbus 203 werden die Verarbeitungsdaten, die am externen Speicher 7 ausgegeben worden sind, auf den Datenbus-Interface-Anschluß 41 des Ein-Chip-Mikrocomputers 1 und daher auch den internen Datenbus 202 übertragen. Andererseits können Daten, die auf den internen Datenbus 202 ausgegeben worden sind, über den Datenbus-Interface-Anschluß 41 und den externen Datenbus 203 auf den externen Speicher 7 übertragen werden.
Im folgenden wird eine Operation zum Lesen von Daten, die in dem internen ROM 3 in dem vorstehend beschriebenen Ein- Chip-Mikrocomputer gespeichert sind, beschrieben.
Als erstes wird, wie am Ort des Leseprogramms, der in der Fig. 2 gezeigt ist, dargestellt, angenommen, daß ein adressierbarer Raum in dem Ein-Chip-Mikrocomputer 64 Kilobytes beträgt, und die Adressform 0 bis FFFFH hat, (wobei der Index "H" die hexadezimale Notation bezeichnet) und daß die Kapazität des internen ROM 3 16 Kilobytes beträgt, und es wird auch angenommen, daß ein Programm zum Lesen des inter nen ROM 3 in dem externen Speicher 7 an Adressen gespeichert ist, die in dem internen ROM 3 nicht abgebildet sind (die Adressen starten bei der Adresse 500% in Fig. 2). Zusätzlich ist eine Kopfadresse (5000H in Fig. 2) des Leseprogramms ebenfalls in einer Rücksetzvektortabelle zum Setzen einer Programmstartadresse nach einem Rücksetzen, gesetzt.
Das Programm zum Lesen der Daten des internen ROM 3 ist sehr einfach:
nachdem der Ausgangspegel des Haltekreises 6 auf den Pegel zur Bezeichnung des internen ROM-Operationsmodus geändert worden ist, wird eine Instruktion zum Lesen des internen ROM 3 durchgeführt. Die herausgelesenen Daten werden in einem externen RAM (nicht dargestellt) über den externen Datenbus 203 gespeichert oder über einen vorbestimmten Ausgangsport gelesen.
Das Leseprogramm für den internen ROM ist wie vorstehend ausgeführt, in dem externen Speicher 7 gespeichert, und die Operation wird gestartet, wenn das Rücksetzsignal zur Initialisierung vom Rücksetzanschluß 52 eingegeben wird, während der den Operationsmodus bezeichnende Anschluß 51 auf dem Ex-Pegel ist, um den externen Speicheroperationsmodus zu bezeichnen (und daher ist der Q-Ausgang des Haltekreises. 6 ebenfalls auf dem Ex-Pegel). Wenn hierbei der Ex-Pegel auf einem niedrigen Pegel liegt, kann dieser Ex-Pegel leicht gesetzt werden, beispielsweise, indem an den den Operationsmodus bezeichnenden Anschluß 51 ein Pull-Down (Herunterzieh)-Widerstand angeschlossen ist.
Die Durchführung des Leseprogramms wird von der Kopfadresse des Leseprogramms in Übereinstimmung mit der Rücksetzvektortabelle, die in dem externen Speicher 7 gesetzt ist, gestartet. Im Lauf der Durchführung dieses Programms, nach der Freigabe des Rücksetzens nämlich, wird, selbst wenn der Pegel an dem den Operationsmodus bezeichnenden Anschluß 51 sich geändert hat, der Ausgang des Q-Anschlusses des Haltekreises 6 sich nicht ändern, und daher ändert sich die Tätigkeit des Adressendiskriminatorschaltkreises 2 nicht. Wenn somit die Operation in dem externen Speicheroperationsmodus für den Fall des Leseprogramms gestartet wird, kann der Operationsmodus nicht während der Durchführung des Programms auf den internen ROM-Operationsmodus umgeschaltet werden, und daher ist es unmöglich, Daten, die in dem internen ROM 3 gespeichert sind, zu lesen. Demgemäß ermöglicht das Hinzufügen des Haltekreises 6 das sehr leichte Aufrechterhalten der Geheimhaltung des Inhaltes der Daten in dem internen ROM 3.
Nun wird eine Ausführungsform des Mikrocomputers gemäß der vorliegenden Erfindung unter Bezugnahme auf die Fig. 2 beschrieben, die ein Blockschaltbild der zweiten Ausführungsform zeigt. In der Fig. 3 sind Elemente ähnlich wie den in der Fig. 1 gezeigten mit den gleichen Bezugsziffern bezeichnet worden und deren Erläuterung wird weggelassen. Ferner zeigt Fig. 4 einen Ort des Leseprogramms des internen ROM bei der zweiten Ausführungsform.
Wie in der Fig. 3 gezeigt, hat der an den externen Speicher 7 gekoppelte Ein-Chip-Mikrocomputer 1 dieser Ausführungsform den Adressendiskriminatorschaltkreis 2, den internen ROM 3, den Wähler 4, die CPU 5, den Haltekreis 6, die Ausgangsport-Haltekreise 8 und 9, Wähler 10 und 11, ein Speichererweiterungsflag 12 und einen AND-Schaltkreis 13, die wie dargestellt gekoppelt sind.
Die Schaltung gemäß dieser Ausführungsform ist praktischer als der vorstehend beschriebene Mikroprozessor. Die Schaltung dieser Ausführungsform unterscheidet sich von der gemäß Fig. 1 dadurch, daß sie zusätzlich die Wähler 10 und 11 und die Ausgangsports 8 und 9 hat, so daß der Interface- Anschluß für den Fall, daß der externe Speicher 7 nicht verwendet wird, als ein Port verwendet werden kann, und daß die zweite Ausführungsform das Speichererweiterungsflag 12 aufweist, welches es möglich macht, daß die Operation bezüglich einer externen Vorrichtung auf sorgfältigere Art und Weise möglich wird.
Anhand der Fig. 3 und 4 wird die Operation des Adressendiskriminatorschaltkreises 2 und der Wähler 4, 10 und 11 in Verbindung mit dem den Operationsmodus bestimmenden Anschluß 51 und dem Speichererweiterungsflag 12 beschrieben. In der Fig. 4 ist der adressierbare Bereich mit 64 Kilobyte von 0 bis FFFFH abgebildet, und der interne ROM 3 ist mit 16 Kilobyte von 0 bis 3FFFH abgebildet.
Wenn das Rücksetzen freigegeben ist, wenn der den Operationsmodus bestimmende Anschluß 51 auf dem Ex-Pegel von "0" ist, wird der Ex-Pegel von "0" in dem Haltekreis 6 gehalten, und daher steuert der Adressendiskriminatorschaltkreis 2 den Wähler 4, so daß dieser die Daten von dem externen Datenbus 203 wählt, ungeachtet der Adresseninformation, und der Wähler 4 schickt die gewählten Daten auf den internen Datenbus 202. Da der Ausgang der AND-Schaltung 13 ähnlich dem Ex-Pegel "0" ist, und zwar ungeachtet des Pegels des Speicherausweitungsflags 12, sind zu diesem Zeitpunkt der interne Adressbus 201 und der interne Datenbus 202 an die entsprechenden Interface-Anschlüsse 40 und 41 über die Wähler 10 bzw. 11 angeschlossen, und zwar in Übereinstimmung mit dem Ausgang "0" der AND-Schaltung 13. Somit arbeitet er wie in der Fig. 4 gezeigt ungeachtet des Adresswertes nur durch den externen Speicher 7.
Wenn der Pegel des den Operationsmodus bestimmenden Anschlusses 51, der im Haltekreis 6 gehalten wird, "1" ist, und der Ausgangspegel des Speichererweiterungsflags 12 "0" ist, wird der Wähler 4 in Übereinstimmung mit dem Pegelsignal, das am Adressendiskriminatorschaltkreis 2 ausgegeben wird, gesteuert, um die Daten von dem internen ROM 3 zu wählen, wenn die Adresseninformation im Bereich von 0 bis 3FFFH ist, und die Daten vom externen Speicher 7 zu wählen, wenn diese im Bereich von 4000H bis FFFFH ist. In diesem Fall wählen die Wähler 10 und 11 den internen Adressbus 201 bzw. den internen Datenbus 202, da der Ausgang des AND- Schaltkreises 13 ähnlich dem Ex-Pegel "0" ist. Somit ist es wie in der Fig. 4 gezeigt, möglich, sowohl auf den internen ROM 3 als auch den externen Speicher 7 in Übereinstimmung mit der Adressinformation zuzugreifen.
Wenn dann der Pegel des den Operationsmodus bestimmenden Anschlusses 51, der im Haltekreis 6 gehalten wird, auf "1" ist, während der Ausgangspegel des Speicherausweitungsflags 12 auf "1" ist, steuert der Adressendiskriminatorschaltkreis 2 den Wähler 4 so, daß er die Daten von dem internen ROM 3 wählt, wenn die Adressinformation im Bereich von 0 bis 3FFFH ist und die Daten vom externen Speicher 7 wählt, wenn diese im Bereich von 4000H bis FFFFH ist. In diesem Fall wählen jedoch die Wähler 10 und 11 die Ausgangsport- Haltekreise 8 bzw. 9, da der Ausgang am AND-Schaltkreis 13 auf "1" ist, was der gleiche Pegel wie der Int-Pegel ist. Somit geben die Interface-Anschlüsse 40 und 41 die Daten, die an den Ausgangsport-Haltekreisen 8 und 9 gehalten sind, aus, jedoch nicht das Interface-Signal an den externen Speicher 7. In diesem Operationsmodus wird daher die Verbindung mit dem externen Speicher 7 nicht ausgeführt und es ist möglich, die Interface-Anschlüsse 40 und 41 als einen Port-Ausgangsanschluß zu verwenden, und zwar mittels der Tätigkeit im Bereich des internen ROM 3.
Ähnlich der Ausführungsform gemäß Fig. 1 wird der Pegel des den Operationsmodus bestimmenden Anschlusses 51 zu dem Zeitpunkt der Freigabe des Rücksetzens in dem Haltekreis 6 so aufrechterhalten, wie er ist, und daher ist es unmöglich, auf den internen ROM 3 für den Fall, daß die Operation mit dem externen Speicheroperationsmodus gestartet worden war, zuzugreifen. Somit wird die Geheimhaltung der in dem internen ROM gespeicherten Daten aufrechterhalten. An dererseits ist es, wenn die Operation mit dem internen ROM- Operationsmodus gestartet worden war, möglich, zu wählen, ob der externe Speicher 7 verwendet wird oder nicht, indem ein Speicherausweitungsflag 12 mittels einer programmierten Operation wieder eingeschrieben wird. Daher ist es möglich, die Art und Weise der Verwendungen in Übereinstimmung mit den Anwendungssystemen zu modifizieren.
Wie vorstehend erwähnt hat die vorliegende Erfindung die Auswirkung, daß die Geheimhaltung des Inhaltes der Daten in dem internen ROM aufrechterhalten werden kann, indem ein Haltekreis zum Halten des Pegels an dem den Operationsmodus bestimmenden Anschlusses zum Zeitpunkt der Freigabe des Rücksetzens vorgesehen ist.
Die Erfindung ist somit unter Bezugnahme auf die spezifischen Ausführungsformen gezeigt und beschrieben worden. Es ist jedoch anzumerken, daß die vorliegende Erfindung keineswegs auf die Details der dargestellten Strukturen begrenzt ist, sondern daß Änderungen und Modifikationen innerhalb des Umfanges der anhängenden Patentansprüche gemacht werden können.

Claims

1. Einchip-Mikrocomputer (1), geeignet zur Kopplung an einen externen Speicher (7) über mindestens einen externen Adressbus (204) und einen externen Datenbus (203), welcher aufweist:

einen internen Adressbus (201), der über einen ersten Selektor (10) mit einem Adresseninterfaceanschluß (40) verbunden ist, welcher an den externen Adressbus (204) gekoppelt werden kann;

einen internen Datenbus (202), der über einen zweiten Selektor (11) mit einem Dateninterfaceanschluß (41) verbunden ist, welcher an den externen Datenbus (203) gekoppelt werden kann;

einen internen Speicher (3), der an den internen Adressbus (201) gekoppelt ist;

eine zentrale Recheneinheit (5), die an den internen Datenbus (202) gekoppelt und mit einem Rücksetzanschluß (52) verbunden ist; und

eine Halteschaltung (6), deren Dateneingang verbunden ist mit einem Betriebsmodenbestimmungsanschluß (51), und dessen Haltesynchronisationssteuereingang verbunden ist mit dem Rücksetzanschluß (52), so daß die Halteschaltung (6) einen logischen Pegel an dem Betriebsmodusbestimmungsanschluß (51) hält, wenn der Rücksetzanschluß von einem Rücksetzpegel auf einen Nicht-Rücksetzpegel gebracht wird,

einen dritten Selektor (4) mit einem ersten Eingang, der mit einem Ausgang des internen Speichers (3) verbunden ist, und einem zweiten Eingang, der mit dem internen Datenbus (202) verbunden ist, wobei ein Ausgang des Selektors verbunden ist mit dem internen Datenbus (202);

einen Adressdiskriminatorschaltkreis (2), der mit dem internen Adressbus (201) verbunden ist, um zu entscheiden, ob eine Adresse auf dem internen Adressbus an den internen Speicher (3) oder den externen Speicher (7) gerichtet ist und zum Erzeugen eines Wahlsignals für den dritten Selektor (4), so daß, wenn die Adresse auf dem internen Adressbus (201) an den internen Speicher (3) gerichtet ist, der Adressdiskriminatorschaltkreis (2) verursacht, daß der Selektor (4) den Ausgang des internen Speichers (3) auswählt und ausgibt, und wenn die Adresse des internen Adressbuses an den externen Speicher gerichtet ist, der Adressdiskriminatorschaltkreis verusacht, daß der Selektor die von dem externen Speicher (7) an den internen Bus zugeführten Daten auswählt und ausgibt;

wobei ein Ausgang des Halteschaltkreises (6) verbunden ist mit dem Adressdiskriminatorschaltkreis (2), so daß, wenn der Ausgang des Halteschaltkreises den externen Speicher anzeigt, der Adressdiskriminatorschaltkreis (2) verursacht, daß der Selektor (4) die vom externen Speicher (7) an dem internen Datenbus zugeführten Daten auswählt und ausgibt, unabhängig von der Adresse auf den internen Adressenbus (201);

wodurch, wenn der Betrieb gestartet wurde mit einem externen Speicherbetriebsmodus, selbst wenn der logische Wert des Betriebsmodusbestimmungsanschlusses geändert wird, nachdem das Rücksetzen aufgehoben wurde, der Ausgang des Halteschaltkreises sich nicht ändert, und deshalb der Betriebsmodus geändert wird auf keine Weise auf einen internen ROM-Betriebsmodus während der Ausführung eines Programmes, und

wobei der erste Selektor (10) einen ersten Eingang hat, der mit dem internen Adressbus (201) verbunden ist, und einen zweiten Eingang, der mit einem ersten Ausgangsporthaltekreis (8) verbunden ist, wobei ein Ausgang des zweiten Selektors verbunden ist mit dem Adressinterfaceanschluß (40),

wobei der zweite Selektor (11) einen ersten Eingang hat, der mit dem internen Datenbus (202) verbunden ist und einen zweiten Eingang, der mit einer zweiten Ausgangsport- Halteschaltung (9) verbunden ist, wobei der Ausgang des zwei ten Selektors (11) mit dem Dateninterfaceanschluß (41) verbunden ist, und

ein logisches Gate (13), das einen ersten Eingang hat, der mit einer Speichererweiterungsflag (12) verbunden ist, und einen zweiten Eingang, der mit dem Ausgang des Halteschaltkreises (6) verbunden ist, wobei ein Ausgang des logischen Gates (13) verbunden ist mit einem Steuereingang jedes des ersten und zweiten Selektors (10, 11), so daß, wenn der Ausgang des Halteschaltkreises den internen Speicher (3) anzeigt und das Speichererweiterungsflag (12) keine Speichererweiterung anzeigt, die ersten und zweiten Ausgangsporthaltekreise (8, 9) über die ersten und zweiten Selektoren (10, 11) mit dem Adressinterfaceanschluß (40) bzw. dem Dateninterfaceanschluß (41) verbunden werden.

2. Ein-Chip-Mikrocomputer nach Anspruch 1, wobei das logische Gate (13) aus einem AND-Gate gebildet ist.

3. Einchip-Mikrocomputer nach Anspruch 1, wobei der Halteschaltkreis (6) einen D-Flip-Flop aufweist mit einem Dateneingang (D), der mit dem Betriebsmodus- Bestimmungsanschluß (51) verbunden ist, und einem Toggeleingang (T), der mit dem Rücksetzanschluß (52) verbunden ist, wobei der Q-Ausgang des Flip-Flops mit dem Adressendiskriminatorschaltkreis (2) verbunden ist.