JP2002269988A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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Abstract
(57)【要約】
【課題】 電気的に書き換え可能な不揮発性の半導体メ
モリでは予期しない書き込みや消去動作によって記憶内
容が失われたり壊れたりする恐れがあるが，これを防止
するために前記半導体メモリの所定領域に対する書き換
えを禁止すると，前記所定領域に起動プログラムを記憶
させる場合にその起動プログラムによってシステムを起
動させることができないなどの不都合が生じた。 【解決手段】 本発明は，前記所定領域に対する書き込
みが禁止されてから，前記所定領域に対する外部アドレ
ス信号の割付けを変更することによって，前記不都合を
解消することを図ったものである。
モリでは予期しない書き込みや消去動作によって記憶内
容が失われたり壊れたりする恐れがあるが，これを防止
するために前記半導体メモリの所定領域に対する書き換
えを禁止すると，前記所定領域に起動プログラムを記憶
させる場合にその起動プログラムによってシステムを起
動させることができないなどの不都合が生じた。 【解決手段】 本発明は，前記所定領域に対する書き込
みが禁止されてから，前記所定領域に対する外部アドレ
ス信号の割付けを変更することによって，前記不都合を
解消することを図ったものである。
Description
【０００１】
【発明の属する技術分野】本発明は，例えばＥＥＰＲＯ
Ｍなどの電気的に書き換え可能な不揮発性の半導体メモ
リを備えた不揮発性半導体記憶装置に関するものであ
る。
Ｍなどの電気的に書き換え可能な不揮発性の半導体メモ
リを備えた不揮発性半導体記憶装置に関するものであ
る。
【０００２】
【従来の技術】例えば特開平２−２７０１９６号公報に
は，電気的に書き換え可能な不揮発性半導体記憶装置の
一部の記憶領域について，外部端子からの信号に従って
書き換えを禁止し，当該領域に記憶された記憶内容を保
護する技術が記載されている。前記外部端子からの信号
に従って書き換えが禁止されるのは，例えば前記領域に
プログラムやデータが一度書き込まれた後である。不揮
発性半導体記憶装置は，電気的に書き換え可能であると
は言っても，実際にはほとんど更新されることのないプ
ログラムやデータを格納するのに用いられることが多
い。そのようなプログラムやデータは，更新できないこ
とよりも，意図せず失われたり壊れたりしてしまうこと
の方が問題である。ほとんど更新されることはないが失
われたり壊れたりすることを避ける必要性が高い典型的
なものは，起動プログラムである。前記公報に記載のよ
うな不揮発性半導体記憶装置を用いれば，システム化で
きる製品の設置時に納入先のオプションに応じた起動プ
ログラムを前記領域に書き込んだ上で，前記領域の書き
換えを禁止し，稼働時には納入先にあった起動プログラ
ムを保護するようなことも考えられる。
は，電気的に書き換え可能な不揮発性半導体記憶装置の
一部の記憶領域について，外部端子からの信号に従って
書き換えを禁止し，当該領域に記憶された記憶内容を保
護する技術が記載されている。前記外部端子からの信号
に従って書き換えが禁止されるのは，例えば前記領域に
プログラムやデータが一度書き込まれた後である。不揮
発性半導体記憶装置は，電気的に書き換え可能であると
は言っても，実際にはほとんど更新されることのないプ
ログラムやデータを格納するのに用いられることが多
い。そのようなプログラムやデータは，更新できないこ
とよりも，意図せず失われたり壊れたりしてしまうこと
の方が問題である。ほとんど更新されることはないが失
われたり壊れたりすることを避ける必要性が高い典型的
なものは，起動プログラムである。前記公報に記載のよ
うな不揮発性半導体記憶装置を用いれば，システム化で
きる製品の設置時に納入先のオプションに応じた起動プ
ログラムを前記領域に書き込んだ上で，前記領域の書き
換えを禁止し，稼働時には納入先にあった起動プログラ
ムを保護するようなことも考えられる。
【０００３】
【発明が解決しようとする課題】ところで，前記領域に
納入先にあった起動プログラムを書き込むためには，そ
の起動プログラムやその他のデータを書き込むためにシ
ステムを起動させる必要があり，そのための仮の起動プ
ログラムは，前記領域とは別の領域に，例えば予め工場
などで書き込んでおくことになる。通常ＣＰＵは電源投
入時（リセット時）には，特定のアドレスからプログラ
ムを実行するようになっているから，前記仮の起動プロ
グラムは前記特定のアドレスで指定される領域に書き込
まれる。しかしながら，前記特定のアドレスで指定され
る領域に前記仮の起動プログラムを書き込むと，前記領
域に納入先にあった起動プログラムを書き込んで，それ
を保護したとしても，前記納入先にあった起動プログラ
ムによりシステムを起動させることができない。本発明
は，このような従来の技術における課題を鑑みてなされ
たものであり，所定領域に対する書き込みが禁止されて
から，前記所定領域に対する外部アドレス信号の割付け
を変更することの可能な不揮発性半導体記憶装置を提供
することを目的とするものである。
納入先にあった起動プログラムを書き込むためには，そ
の起動プログラムやその他のデータを書き込むためにシ
ステムを起動させる必要があり，そのための仮の起動プ
ログラムは，前記領域とは別の領域に，例えば予め工場
などで書き込んでおくことになる。通常ＣＰＵは電源投
入時（リセット時）には，特定のアドレスからプログラ
ムを実行するようになっているから，前記仮の起動プロ
グラムは前記特定のアドレスで指定される領域に書き込
まれる。しかしながら，前記特定のアドレスで指定され
る領域に前記仮の起動プログラムを書き込むと，前記領
域に納入先にあった起動プログラムを書き込んで，それ
を保護したとしても，前記納入先にあった起動プログラ
ムによりシステムを起動させることができない。本発明
は，このような従来の技術における課題を鑑みてなされ
たものであり，所定領域に対する書き込みが禁止されて
から，前記所定領域に対する外部アドレス信号の割付け
を変更することの可能な不揮発性半導体記憶装置を提供
することを目的とするものである。
【０００４】
【課題を解決するための手段】上述の目的を達成するた
めに，本発明は，電気的に書き換え可能な不揮発性の半
導体メモリを備えた不揮発性半導体記憶装置であって，
前記半導体メモリの所定領域に対する書き換えの可否を
表す書き換え可否信号に基づいて，前記所定領域の外部
アドレス信号に対する割付けを変更する手段を備えてな
る不揮発性半導体記憶装置として構成されている。本発
明に係る不揮発性半導体記憶装置では，電気的に書き換
え可能な不揮発性の半導体メモリの所定領域に対する書
き換えの可否を表す書き換え可否信号に基づいて，前記
所定領域の外部アドレス信号に対する割付けが変更され
るため，前記所定領域に対する書き込みが禁止されてか
ら，前記所定領域に対する外部アドレスの信号を変更す
ることが可能となり，その結果，前記不揮発性半導体記
憶装置自身の動作によって，前記所定領域に対する書き
込みを禁止する前後でＣＰＵに異なる起動プログラムを
読み出させ，システムを起動させることも可能となる。
前記不揮発性半導体記憶装置において，前記書き換え可
否信号は，例えば前記所定領域に対する書き換えが行わ
れたか否かを装置内部から取得した信号である。前記所
定領域に対する書き換えが行われたか否かは，例えば前
記所定領域の記憶内容の論理演算結果に基づいて取得さ
れる。そして，前記書き換え可否信号として，前記所定
領域に対する書き換えが行われたか否かを装置内部から
取得した信号を用いた場合に，前記所定領域の外部アド
レス信号に対する割付けの変更を電源投入時にのみ行え
ば，前記所定領域に対する書き換えを行っている途中に
前記所定領域に対する前記外部アドレス信号の割付けが
変更されるのを防止することができる。
めに，本発明は，電気的に書き換え可能な不揮発性の半
導体メモリを備えた不揮発性半導体記憶装置であって，
前記半導体メモリの所定領域に対する書き換えの可否を
表す書き換え可否信号に基づいて，前記所定領域の外部
アドレス信号に対する割付けを変更する手段を備えてな
る不揮発性半導体記憶装置として構成されている。本発
明に係る不揮発性半導体記憶装置では，電気的に書き換
え可能な不揮発性の半導体メモリの所定領域に対する書
き換えの可否を表す書き換え可否信号に基づいて，前記
所定領域の外部アドレス信号に対する割付けが変更され
るため，前記所定領域に対する書き込みが禁止されてか
ら，前記所定領域に対する外部アドレスの信号を変更す
ることが可能となり，その結果，前記不揮発性半導体記
憶装置自身の動作によって，前記所定領域に対する書き
込みを禁止する前後でＣＰＵに異なる起動プログラムを
読み出させ，システムを起動させることも可能となる。
前記不揮発性半導体記憶装置において，前記書き換え可
否信号は，例えば前記所定領域に対する書き換えが行わ
れたか否かを装置内部から取得した信号である。前記所
定領域に対する書き換えが行われたか否かは，例えば前
記所定領域の記憶内容の論理演算結果に基づいて取得さ
れる。そして，前記書き換え可否信号として，前記所定
領域に対する書き換えが行われたか否かを装置内部から
取得した信号を用いた場合に，前記所定領域の外部アド
レス信号に対する割付けの変更を電源投入時にのみ行え
ば，前記所定領域に対する書き換えを行っている途中に
前記所定領域に対する前記外部アドレス信号の割付けが
変更されるのを防止することができる。
【０００５】
【発明の実施の形態】以下，添付図面を参照して，本発
明の実施の形態につき説明し，本発明の理解に供する。
なお，以下の実施の形態は，本発明の具体的な例であっ
て，本発明の技術的範囲を限定する性格のものではな
い。ここで，図１に本発明の実施の形態に係る不揮発性
半導体記憶装置の概略構成を示す。図１に示す如く，本
発明の実施の形態に係る不揮発性半導体記憶装置は，ア
ドレスバッファ１，（行）デコーダ２，（列）デコーダ
３，２つのメモリセルアレイ４，５，２つのセレクタ
６，７，バッファ８，昇圧回路９，２つの書込回路１
０，１１，制御部１２，ラッチ１３，加算回路１４を備
える。本発明の実施の形態に係る不揮発性半導体記憶装
置が備える電気的に書き換え可能な不揮発性の半導体メ
モリは，２つのメモリセルアレイ４，５によって構成さ
れる。各メモリセルアレイ４，５に対する書き換えは，
各メモリセルアレイ４，５に対応して設けられた２つの
書込回路１０，１１，及び昇圧回路９を用いて行われ
る。但し，一方のメモリセルアレイ５に対する書き換え
を前記昇圧回路９及び前記書込回路１１を用いて行うの
は，１度だけしか許可されない。前記昇圧回路９及び前
記書込回路１１を用いて前記メモリセルアレイ５に対す
る書き換えを許可するか禁止するかを制御するのは，前
記制御部１２である。前記制御部１２は，例えば外部端
子から入力される書き換え可否信号に従って，前記メモ
リセルアレイ５（所定領域）に対する書き換えを許可す
るか禁止するかを決定する。前記書き換え可否信号は，
１か０の信号であり，例えば前記メモリセルアレイ５に
対する書き換えを許可することに１が割り当てられ，前
記メモリセルアレイ５に対する書き換えを禁止すること
に０が割り当てられる。すなわち，前記書き換え可否信
号が１であれば，前記制御部１２は，前記昇圧回路９及
び前記書込回路１１を用いて前記メモリセルアレイ５に
対する書き換えを行うことを許可し，前記書き換え可否
信号が０であれば，前記制御部１２は，前記昇圧回路９
及び前記書込回路１１を用いて前記メモリセルアレイ５
に対する書き換えを行うことを禁止する。前記書き換え
可否信号が外部から与えられる場合，前記書き換え可否
信号が１から０に遷移するのは外部の回路によって定め
られることになる。前記書き換え可否信号の入力線は，
前記制御部１２だけでなく，前記加算回路１４にも接続
されている。前記加算回路１４は，入力される外部アド
レス信号の一部は前記書き換え可否信号を加算してか
ら，また外部アドレス信号の残りはそのまま，前記アド
レスバッファ１に供給する回路である。
明の実施の形態につき説明し，本発明の理解に供する。
なお，以下の実施の形態は，本発明の具体的な例であっ
て，本発明の技術的範囲を限定する性格のものではな
い。ここで，図１に本発明の実施の形態に係る不揮発性
半導体記憶装置の概略構成を示す。図１に示す如く，本
発明の実施の形態に係る不揮発性半導体記憶装置は，ア
ドレスバッファ１，（行）デコーダ２，（列）デコーダ
３，２つのメモリセルアレイ４，５，２つのセレクタ
６，７，バッファ８，昇圧回路９，２つの書込回路１
０，１１，制御部１２，ラッチ１３，加算回路１４を備
える。本発明の実施の形態に係る不揮発性半導体記憶装
置が備える電気的に書き換え可能な不揮発性の半導体メ
モリは，２つのメモリセルアレイ４，５によって構成さ
れる。各メモリセルアレイ４，５に対する書き換えは，
各メモリセルアレイ４，５に対応して設けられた２つの
書込回路１０，１１，及び昇圧回路９を用いて行われ
る。但し，一方のメモリセルアレイ５に対する書き換え
を前記昇圧回路９及び前記書込回路１１を用いて行うの
は，１度だけしか許可されない。前記昇圧回路９及び前
記書込回路１１を用いて前記メモリセルアレイ５に対す
る書き換えを許可するか禁止するかを制御するのは，前
記制御部１２である。前記制御部１２は，例えば外部端
子から入力される書き換え可否信号に従って，前記メモ
リセルアレイ５（所定領域）に対する書き換えを許可す
るか禁止するかを決定する。前記書き換え可否信号は，
１か０の信号であり，例えば前記メモリセルアレイ５に
対する書き換えを許可することに１が割り当てられ，前
記メモリセルアレイ５に対する書き換えを禁止すること
に０が割り当てられる。すなわち，前記書き換え可否信
号が１であれば，前記制御部１２は，前記昇圧回路９及
び前記書込回路１１を用いて前記メモリセルアレイ５に
対する書き換えを行うことを許可し，前記書き換え可否
信号が０であれば，前記制御部１２は，前記昇圧回路９
及び前記書込回路１１を用いて前記メモリセルアレイ５
に対する書き換えを行うことを禁止する。前記書き換え
可否信号が外部から与えられる場合，前記書き換え可否
信号が１から０に遷移するのは外部の回路によって定め
られることになる。前記書き換え可否信号の入力線は，
前記制御部１２だけでなく，前記加算回路１４にも接続
されている。前記加算回路１４は，入力される外部アド
レス信号の一部は前記書き換え可否信号を加算してか
ら，また外部アドレス信号の残りはそのまま，前記アド
レスバッファ１に供給する回路である。
【０００６】前記加算回路１４の具体的構成例を図２に
示す。図１及び図２の例では，２０の外部アドレス信号
Ａ0 ，Ａ1 ，…，Ａ19が前記加算回路１４に入力され
る。図２に示す如く，２０の外部アドレス信号Ａ0 ，Ａ
1 ，…，Ａ19のうち，外部アドレス信号Ａ16は，全加算
器１４ａにより前記書き換え可否信号と加算され，外部
アドレス信号Ａ17，Ａ18，Ａ19は，全加算器１４ａによ
り０と加算され，前記全加算器１４ａから外部アドレス
信号Ａ16′，Ａ17′，Ａ18′，Ａ19′が出力される。す
なわち，前記加算回路１４は，２０の外部アドレス信号
Ａ0 ，Ａ1 ，…，Ａ 15，Ａ16′，Ａ17′，Ａ18′，
Ａ19′を前記アドレスバッファ１に供給する。前記外部
アドレス信号Ａ0 ，Ａ1 ，…，Ａ15，Ａ16′，Ａ17′，
Ａ18′，Ａ19′は，前記アドレスバッファ１から行アド
レス，列アドレスに分けられ，それぞれ前記デコーダ
２，３に供給される。前記デコーダ２は，前記メモリセ
ルアレイ４又は前記メモリセルアレイ５のワード線を選
択し，前記デコーダ３は，前記メモリセルアレイ４又は
前記メモリセルアレイ５のビット線を選択し，前記セレ
クタ６又は前記セレクタ７に接続する。前記セレクタ
６，７は，前記デコーダ２，３によって選択されたメモ
リセルに対するデータの授受を制御する。前記セレクタ
６，７の制御によりメモリセルから読み出されたデー
タ，又は前記メモリセルに書き込むデータは，前記バッ
ファ８を介して外部と授受される。本実施の形態に係る
不揮発性半導体記憶装置において，前記メモリセルアレ
イ４又は前記メモリセルアレイ５のメモリセルに少なく
とも書き込まれるのは，図示しないＣＰＵがシステムを
起動させる際に利用する起動プログラムである。このＣ
ＰＵが起動プログラムを読み出す際の特定の開始アドレ
スは，０×００００００から０×０ＦＦＦＦＦまでのア
ドレス空間における例えば０×００００００である。そ
の場合，例えばシステム化できる製品の設置時に納入先
のオプションに応じた起動プログラムを前記半導体メモ
リに書き込むために必要となる仮の起動プログラムは，
予め工場などで０×００００００を開始アドレスとする
領域に書き込まれることになる。
示す。図１及び図２の例では，２０の外部アドレス信号
Ａ0 ，Ａ1 ，…，Ａ19が前記加算回路１４に入力され
る。図２に示す如く，２０の外部アドレス信号Ａ0 ，Ａ
1 ，…，Ａ19のうち，外部アドレス信号Ａ16は，全加算
器１４ａにより前記書き換え可否信号と加算され，外部
アドレス信号Ａ17，Ａ18，Ａ19は，全加算器１４ａによ
り０と加算され，前記全加算器１４ａから外部アドレス
信号Ａ16′，Ａ17′，Ａ18′，Ａ19′が出力される。す
なわち，前記加算回路１４は，２０の外部アドレス信号
Ａ0 ，Ａ1 ，…，Ａ 15，Ａ16′，Ａ17′，Ａ18′，
Ａ19′を前記アドレスバッファ１に供給する。前記外部
アドレス信号Ａ0 ，Ａ1 ，…，Ａ15，Ａ16′，Ａ17′，
Ａ18′，Ａ19′は，前記アドレスバッファ１から行アド
レス，列アドレスに分けられ，それぞれ前記デコーダ
２，３に供給される。前記デコーダ２は，前記メモリセ
ルアレイ４又は前記メモリセルアレイ５のワード線を選
択し，前記デコーダ３は，前記メモリセルアレイ４又は
前記メモリセルアレイ５のビット線を選択し，前記セレ
クタ６又は前記セレクタ７に接続する。前記セレクタ
６，７は，前記デコーダ２，３によって選択されたメモ
リセルに対するデータの授受を制御する。前記セレクタ
６，７の制御によりメモリセルから読み出されたデー
タ，又は前記メモリセルに書き込むデータは，前記バッ
ファ８を介して外部と授受される。本実施の形態に係る
不揮発性半導体記憶装置において，前記メモリセルアレ
イ４又は前記メモリセルアレイ５のメモリセルに少なく
とも書き込まれるのは，図示しないＣＰＵがシステムを
起動させる際に利用する起動プログラムである。このＣ
ＰＵが起動プログラムを読み出す際の特定の開始アドレ
スは，０×００００００から０×０ＦＦＦＦＦまでのア
ドレス空間における例えば０×００００００である。そ
の場合，例えばシステム化できる製品の設置時に納入先
のオプションに応じた起動プログラムを前記半導体メモ
リに書き込むために必要となる仮の起動プログラムは，
予め工場などで０×００００００を開始アドレスとする
領域に書き込まれることになる。
【０００７】前記不揮発性半導体記憶装置を備えたシス
テム化できる製品の工場出荷時には，図３（ａ）に示す
如く前記メモリセルアレイ４は，０×００００００から
０×０ＥＦＦＦＦまでのアドレスに割り付けられ，前記
メモリセルアレイ５は，０×０Ｆ００００から０×０Ｆ
ＦＦＦＦまでのアドレスに割り付けられる。前記仮の起
動プログラムは，前記メモリセルアレイ４に書き込ま
れ，ＣＰＵは０×００００００からのアドレスが割り付
けられた前記メモリセルアレイ４より前記仮の起動プロ
グラムを読み込んでシステムを起動させる処理を行う。
納入先のオプションが決定し，前記仮の起動プログラム
を更新して，納入先のオプションに応じた起動プログラ
ムを図３（ａ）の前記仮の起動プログラムの代わりに前
記メモリセルアレイ４に記憶させても，そのままの状態
では，納入後に何らかの要因で前記メモリセルアレイ４
に対して書き込みや消去が行われ，前記納入先のオプシ
ョンに応じた起動プログラムが失われてしまったり，壊
れてしまう恐れがある。また，前記納入先のオプション
に応じた起動プログラムを，前記メモリセルアレイ５に
記憶させると，前記制御部１２により前記メモリセルア
レイ５に対する書き込みや消去を禁止することによっ
て，前記納入先のオプションに応じた起動プログラムが
失われてしまったり壊れてしまうことを防止することが
できるが，前記メモリセルアレイ５は０×０Ｆ００００
から０×０ＦＦＦＦＦまでのアドレスに割り付けられて
いるので，そのままの状態では，ＣＰＵは前記納入先の
オプションに応じた起動プログラムを用いてシステムを
起動させることができない。このため，前記不揮発性半
導体記憶装置では，前記納入先のオプションに応じた起
動プログラムを０×０Ｆ００００から０×０ＦＦＦＦＦ
までのアドレスで指定される領域，すなわち前記メモリ
セルアレイ５に書き込んだ後，前記書き換え可否信号に
基づいて前記制御部１２により前記メモリセルアレイ５
に対する書き込み（消去を含む）が禁止され，また前記
書き換え可否信号の値を１から０に遷移することで，前
記加算回路１４によって前記メモリセルアレイ４及び前
記メモリセルアレイ５に対する外部アドレス信号の割付
けが，図３（ｂ）に示す如く，変更される。
テム化できる製品の工場出荷時には，図３（ａ）に示す
如く前記メモリセルアレイ４は，０×００００００から
０×０ＥＦＦＦＦまでのアドレスに割り付けられ，前記
メモリセルアレイ５は，０×０Ｆ００００から０×０Ｆ
ＦＦＦＦまでのアドレスに割り付けられる。前記仮の起
動プログラムは，前記メモリセルアレイ４に書き込ま
れ，ＣＰＵは０×００００００からのアドレスが割り付
けられた前記メモリセルアレイ４より前記仮の起動プロ
グラムを読み込んでシステムを起動させる処理を行う。
納入先のオプションが決定し，前記仮の起動プログラム
を更新して，納入先のオプションに応じた起動プログラ
ムを図３（ａ）の前記仮の起動プログラムの代わりに前
記メモリセルアレイ４に記憶させても，そのままの状態
では，納入後に何らかの要因で前記メモリセルアレイ４
に対して書き込みや消去が行われ，前記納入先のオプシ
ョンに応じた起動プログラムが失われてしまったり，壊
れてしまう恐れがある。また，前記納入先のオプション
に応じた起動プログラムを，前記メモリセルアレイ５に
記憶させると，前記制御部１２により前記メモリセルア
レイ５に対する書き込みや消去を禁止することによっ
て，前記納入先のオプションに応じた起動プログラムが
失われてしまったり壊れてしまうことを防止することが
できるが，前記メモリセルアレイ５は０×０Ｆ００００
から０×０ＦＦＦＦＦまでのアドレスに割り付けられて
いるので，そのままの状態では，ＣＰＵは前記納入先の
オプションに応じた起動プログラムを用いてシステムを
起動させることができない。このため，前記不揮発性半
導体記憶装置では，前記納入先のオプションに応じた起
動プログラムを０×０Ｆ００００から０×０ＦＦＦＦＦ
までのアドレスで指定される領域，すなわち前記メモリ
セルアレイ５に書き込んだ後，前記書き換え可否信号に
基づいて前記制御部１２により前記メモリセルアレイ５
に対する書き込み（消去を含む）が禁止され，また前記
書き換え可否信号の値を１から０に遷移することで，前
記加算回路１４によって前記メモリセルアレイ４及び前
記メモリセルアレイ５に対する外部アドレス信号の割付
けが，図３（ｂ）に示す如く，変更される。
【０００８】前記書き換え可否信号の値が１であったと
き，前記外部アドレス信号Ａ0 ，Ａ 1 ，…，Ａ19のうち
前記外部アドレス信号Ａ16，Ａ17，Ａ18，Ａ19の値に
は，前記加算回路１４（の全加算器１４ａ）によって
１，０，０，０がそれぞれ加算されているが，前記書き
換え可否信号の値が０に変わると，前記加算回路１４
（の全加算器１４ａ）によって前記外部アドレス信号Ａ
16，Ａ17，Ａ18，Ａ19の値にそれぞれ加算されるのは，
０，０，０，０になる。例えば前記書き換え可否信号の
値が１の場合に，前記外部アドレス信号として０×００
００００が前記加算回路１４に供給されたとき，前記加
算回路１４から前記アドレスバッファ１に０×０１００
００が出力されていたものが，前記書き換え可否信号の
値が０に変わると，前記加算回路１４から前記アドレス
バッファ１には，前記加算回路１４に供給された前記外
部アドレス信号，０×００００００がそのまま出力され
ることになる。従って，前記書き換え可否信号の値が１
の場合に０×００００００から０×０ＥＦＦＦＦまでの
アドレスに割り付けられていた前記メモリセルアレイ４
を，前記書き換え可否信号の値が１から０に遷移した後
参照するには，０×０１００００から０×０ＦＦＦＦＦ
までのアドレスを前記加算回路１４に供給する必要があ
る。すなわち，前記書き換え可否信号の値が０に変わる
と，前記メモリセルアレイ４は，０×０１００００から
０×０ＦＦＦＦＦまでのアドレスに割り付けられる。ま
た，前記書き換え可否信号の値が１の場合に，０×０Ｆ
００００から０×ＦＦＦＦＦＦまでのアドレスが前記加
算回路１４に供給されたとき，前記加算回路１４から前
記アドレスバッファ１には，それらのアドレスに０×０
１００００を加算した，０×００００００から０×００
ＦＦＦＦまでのアドレスが出力されていたから，前記書
き換え可否信号の値が１の場合に０×０Ｆ００００から
０×０ＦＦＦＦＦまでのアドレスに割り付けられていた
前記メモリアドレス５を，前記書き換え可否信号の値が
１から０に遷移した後参照するには，０×００００００
から０×００ＦＦＦＦまでのアドレスを前記加算回路１
４に供給する必要がある。すなわち，前記書き換え可否
信号の値が０に変わると，前記メモリセルアレイ５は，
０×００００００から０×００ＦＦＦＦまでのアドレス
に割り付けられる。図３（ｂ）の状態では，前記メモリ
セルアレイ５に対する書き込みは前記制御部１２によっ
て禁止されており，前記メモリセルアレイ５に書き込ん
だ前記納入先のオプションに応じた起動プログラムが前
記メモリセルアレイ５に対する予期しない書き込み（や
消去）により失われたり壊れたりするのを防止し，しか
も前記メモリセルアレイ５には０×００００００から０
×００ＦＦＦＦまでのアドレスが割り付けられるから，
ＣＰＵが前記納入先のオプションに応じた起動プログラ
ムを読み込んでシステムを起動させることも可能とな
る。
き，前記外部アドレス信号Ａ0 ，Ａ 1 ，…，Ａ19のうち
前記外部アドレス信号Ａ16，Ａ17，Ａ18，Ａ19の値に
は，前記加算回路１４（の全加算器１４ａ）によって
１，０，０，０がそれぞれ加算されているが，前記書き
換え可否信号の値が０に変わると，前記加算回路１４
（の全加算器１４ａ）によって前記外部アドレス信号Ａ
16，Ａ17，Ａ18，Ａ19の値にそれぞれ加算されるのは，
０，０，０，０になる。例えば前記書き換え可否信号の
値が１の場合に，前記外部アドレス信号として０×００
００００が前記加算回路１４に供給されたとき，前記加
算回路１４から前記アドレスバッファ１に０×０１００
００が出力されていたものが，前記書き換え可否信号の
値が０に変わると，前記加算回路１４から前記アドレス
バッファ１には，前記加算回路１４に供給された前記外
部アドレス信号，０×００００００がそのまま出力され
ることになる。従って，前記書き換え可否信号の値が１
の場合に０×００００００から０×０ＥＦＦＦＦまでの
アドレスに割り付けられていた前記メモリセルアレイ４
を，前記書き換え可否信号の値が１から０に遷移した後
参照するには，０×０１００００から０×０ＦＦＦＦＦ
までのアドレスを前記加算回路１４に供給する必要があ
る。すなわち，前記書き換え可否信号の値が０に変わる
と，前記メモリセルアレイ４は，０×０１００００から
０×０ＦＦＦＦＦまでのアドレスに割り付けられる。ま
た，前記書き換え可否信号の値が１の場合に，０×０Ｆ
００００から０×ＦＦＦＦＦＦまでのアドレスが前記加
算回路１４に供給されたとき，前記加算回路１４から前
記アドレスバッファ１には，それらのアドレスに０×０
１００００を加算した，０×００００００から０×００
ＦＦＦＦまでのアドレスが出力されていたから，前記書
き換え可否信号の値が１の場合に０×０Ｆ００００から
０×０ＦＦＦＦＦまでのアドレスに割り付けられていた
前記メモリアドレス５を，前記書き換え可否信号の値が
１から０に遷移した後参照するには，０×００００００
から０×００ＦＦＦＦまでのアドレスを前記加算回路１
４に供給する必要がある。すなわち，前記書き換え可否
信号の値が０に変わると，前記メモリセルアレイ５は，
０×００００００から０×００ＦＦＦＦまでのアドレス
に割り付けられる。図３（ｂ）の状態では，前記メモリ
セルアレイ５に対する書き込みは前記制御部１２によっ
て禁止されており，前記メモリセルアレイ５に書き込ん
だ前記納入先のオプションに応じた起動プログラムが前
記メモリセルアレイ５に対する予期しない書き込み（や
消去）により失われたり壊れたりするのを防止し，しか
も前記メモリセルアレイ５には０×００００００から０
×００ＦＦＦＦまでのアドレスが割り付けられるから，
ＣＰＵが前記納入先のオプションに応じた起動プログラ
ムを読み込んでシステムを起動させることも可能とな
る。
【０００９】なお，上述の例では，前記書き換え可否信
号は外部から入力されたが，これに限られるものではな
く，前記メモリセルアレイ５に前記納入先のオプション
に応じた起動プログラムを書き込んだか否かを表す信号
を回路内部から得て，それを前記書き換え可否信号とし
て利用するようにしてもよい。例えば前記メモリセルア
レイ５に前記納入先のオプションに応じた起動プログラ
ムを書き込んだ場合には，前記メモリセルアレイ５の書
込済フラグの値を１から０に変更するようにし，前記書
込済フラグの値を前記書き換え可否信号として前記制御
部１２及び前記加算回路１４に入力する。但し，このよ
うな場合，前記メモリセルアレイ５に対して前記納入先
のオプションに応じた起動プログラムを書き込んでいる
途中に，前記メモリセルアレイ４及び前記メモリセルア
レイ５に対する前記外部アドレス信号の割付けが変更さ
れる可能性がある。このため，図４（ａ）に示す如く，
電源電圧が投入されたときにリセット信号を送出するパ
ワーオンリセット回路１５，Ｄ−ＦＦ１６を用意し，図
４（ｂ）に示す如く，前記パワーオンリセット回路１５
の値と前記書込済フラグの値を前記Ｄ−ＦＦ１６に入力
し，前記Ｄ−ＦＦ１６の出力を前記書き換え可否信号と
して，前記制御部１２及び前記加算回路１４に供給する
ようにしてもよい。この場合，前記割付けの変更は，電
源投入時にのみ行われることになり，前記メモリセルア
レイ５に対して前記納入先のオプションに応じた起動プ
ログラムを書き込んでいる途中に，前記メモリセルアレ
イ４及び前記メモリセルアレイ５に対する前記外部アド
レス信号の割付けが予期せず変更されてしまうのを防止
することができる。
号は外部から入力されたが，これに限られるものではな
く，前記メモリセルアレイ５に前記納入先のオプション
に応じた起動プログラムを書き込んだか否かを表す信号
を回路内部から得て，それを前記書き換え可否信号とし
て利用するようにしてもよい。例えば前記メモリセルア
レイ５に前記納入先のオプションに応じた起動プログラ
ムを書き込んだ場合には，前記メモリセルアレイ５の書
込済フラグの値を１から０に変更するようにし，前記書
込済フラグの値を前記書き換え可否信号として前記制御
部１２及び前記加算回路１４に入力する。但し，このよ
うな場合，前記メモリセルアレイ５に対して前記納入先
のオプションに応じた起動プログラムを書き込んでいる
途中に，前記メモリセルアレイ４及び前記メモリセルア
レイ５に対する前記外部アドレス信号の割付けが変更さ
れる可能性がある。このため，図４（ａ）に示す如く，
電源電圧が投入されたときにリセット信号を送出するパ
ワーオンリセット回路１５，Ｄ−ＦＦ１６を用意し，図
４（ｂ）に示す如く，前記パワーオンリセット回路１５
の値と前記書込済フラグの値を前記Ｄ−ＦＦ１６に入力
し，前記Ｄ−ＦＦ１６の出力を前記書き換え可否信号と
して，前記制御部１２及び前記加算回路１４に供給する
ようにしてもよい。この場合，前記割付けの変更は，電
源投入時にのみ行われることになり，前記メモリセルア
レイ５に対して前記納入先のオプションに応じた起動プ
ログラムを書き込んでいる途中に，前記メモリセルアレ
イ４及び前記メモリセルアレイ５に対する前記外部アド
レス信号の割付けが予期せず変更されてしまうのを防止
することができる。
【００１０】また，前記書込済フラグの値の代わりに，
前記メモリセルアレイ５の例えば先頭８ビットのデータ
に基づいた信号の値を利用するようにしてもよい。この
例に係る前記不揮発性半導体記憶装置の構成を図５に示
す。図５（ｂ）に示す如く，この例では，前記メモリセ
ルアレイ５の先頭８ビットのデータがアンド素子１７に
入力されており，前記アンド素子１７の出力が前記Ｄ−
ＦＦ１６のＤ入力に供給されている。前記メモリセルア
レイ５の先頭８ビットのデータの値が全て１のときだけ
前記アンド素子１７の出力は１となり，それ以外の場合
には前記アンド素子１７の出力は０となる。前記納入先
のオプションに応じた起動プログラムを前記メモリセル
アレイ５に書き込む際に，前記メモリセルアレイ５の先
頭８ビットのデータのいずれかのビットの値が１となれ
ば，前記アンド素子１７による論理演算の結果，前記ア
ンド素子１７の出力は０となり，電源投入時に前記外部
アドレス信号の割付けを変更することができる。また，
上述の例では，前記仮の起動プログラムと前記納入先の
オプションに応じた起動プログラムとを前記不揮発性半
導体記憶装置に記憶させたが，これに限られるものでは
ない。前記不揮発性半導体記憶装置は，前記メモリセル
アレイ５に対して書き込みの禁止が行われた後，外部回
路を利用せず前記不揮発性半導体記憶装置自身で前記メ
モリセルアレイ５の前記外部アドレス信号に対する割付
けを変更することが可能であり，２つの異なる起動プロ
グラムを記憶させる場合やその他の場合にも有用であ
る。また，前記メモリセルアレイ５は，電気的に１回だ
け書き換え可能なメモリセルを利用したものでもよい
し，電気的には複数回書き換え可能なものであるが，前
記書き換え可否信号によって１回だけ書き換えが許容さ
れるものでもよい。
前記メモリセルアレイ５の例えば先頭８ビットのデータ
に基づいた信号の値を利用するようにしてもよい。この
例に係る前記不揮発性半導体記憶装置の構成を図５に示
す。図５（ｂ）に示す如く，この例では，前記メモリセ
ルアレイ５の先頭８ビットのデータがアンド素子１７に
入力されており，前記アンド素子１７の出力が前記Ｄ−
ＦＦ１６のＤ入力に供給されている。前記メモリセルア
レイ５の先頭８ビットのデータの値が全て１のときだけ
前記アンド素子１７の出力は１となり，それ以外の場合
には前記アンド素子１７の出力は０となる。前記納入先
のオプションに応じた起動プログラムを前記メモリセル
アレイ５に書き込む際に，前記メモリセルアレイ５の先
頭８ビットのデータのいずれかのビットの値が１となれ
ば，前記アンド素子１７による論理演算の結果，前記ア
ンド素子１７の出力は０となり，電源投入時に前記外部
アドレス信号の割付けを変更することができる。また，
上述の例では，前記仮の起動プログラムと前記納入先の
オプションに応じた起動プログラムとを前記不揮発性半
導体記憶装置に記憶させたが，これに限られるものでは
ない。前記不揮発性半導体記憶装置は，前記メモリセル
アレイ５に対して書き込みの禁止が行われた後，外部回
路を利用せず前記不揮発性半導体記憶装置自身で前記メ
モリセルアレイ５の前記外部アドレス信号に対する割付
けを変更することが可能であり，２つの異なる起動プロ
グラムを記憶させる場合やその他の場合にも有用であ
る。また，前記メモリセルアレイ５は，電気的に１回だ
け書き換え可能なメモリセルを利用したものでもよい
し，電気的には複数回書き換え可能なものであるが，前
記書き換え可否信号によって１回だけ書き換えが許容さ
れるものでもよい。
【００１１】
【発明の効果】以上説明した通り，本発明では，電気的
に書き換え可能な不揮発性の半導体メモリの所定領域に
対する書き換えの可否を表す書き換え可否信号に基づい
て，前記所定領域の外部アドレス信号に対する割付けが
変更されるため，前記所定領域に対する書き込みが禁止
されてから，前記所定領域に対する外部アドレスの信号
を変更することが可能となり，その結果，前記所定領域
に対する書き込みを禁止する前後でＣＰＵに異なる起動
プログラムを読み出させ，システムを起動させることも
可能となる。また，前記書き換え可否信号として，前記
所定領域に対する書き換えが行われたか否かを装置内部
から取得した信号を用いた場合に，前記所定領域の外部
アドレス信号に対する割付けの変更を電源投入時にのみ
行えば，前記所定領域に対する書き換えを行っている途
中に前記所定領域に対する前記外部アドレス信号の割付
けが変更されるのを防止することができる。
に書き換え可能な不揮発性の半導体メモリの所定領域に
対する書き換えの可否を表す書き換え可否信号に基づい
て，前記所定領域の外部アドレス信号に対する割付けが
変更されるため，前記所定領域に対する書き込みが禁止
されてから，前記所定領域に対する外部アドレスの信号
を変更することが可能となり，その結果，前記所定領域
に対する書き込みを禁止する前後でＣＰＵに異なる起動
プログラムを読み出させ，システムを起動させることも
可能となる。また，前記書き換え可否信号として，前記
所定領域に対する書き換えが行われたか否かを装置内部
から取得した信号を用いた場合に，前記所定領域の外部
アドレス信号に対する割付けの変更を電源投入時にのみ
行えば，前記所定領域に対する書き換えを行っている途
中に前記所定領域に対する前記外部アドレス信号の割付
けが変更されるのを防止することができる。
【図１】 本発明の実施の形態に係る不揮発性半導体記
憶装置の概略構成を示す図。
憶装置の概略構成を示す図。
【図２】 前記不揮発性半導体記憶装置が備える加算回
路の具体的構成例を示す図。
路の具体的構成例を示す図。
【図３】 前記不揮発性半導体記憶装置が備えるメモリ
セルアレイの外部アドレス信号に対する割付けを説明す
るための図。
セルアレイの外部アドレス信号に対する割付けを説明す
るための図。
【図４】 本発明の一具体例に係る不揮発性半導体記憶
装置の概略構成を示す図。
装置の概略構成を示す図。
【図５】 本発明の他の具体例に係る不揮発性半導体記
憶装置の概略構成を示す図。
憶装置の概略構成を示す図。
１…アドレスバッファ ２，３…デコーダ ４，５…メモリセルアレイ ６，７…セレクタ ８…バッファ ９…昇圧回路 １０，１１…書込回路 １２…制御部 １３…ラッチ １４…加算回路 １５…パワーオンリセット回路 １６…Ｄ−ＦＦ １７…アンド素子
フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｇ１１Ｃ 16/06 Ｇ１１Ｃ 17/00 ６３１
Claims (4)
- 【請求項１】 電気的に書き換え可能な不揮発性の半導
体メモリを備えた不揮発性半導体記憶装置であって，前
記半導体メモリの所定領域に対する書き換えの可否を表
す書き換え可否信号に基づいて，前記所定領域の外部ア
ドレス信号に対する割付けを変更する手段を備えてなる
不揮発性半導体記憶装置。 - 【請求項２】 前記書き換え可否信号は，前記所定領域
に対する書き換えが行われたか否かを装置内部から取得
した信号である請求項１記載の不揮発性半導体記憶装
置。 - 【請求項３】 前記所定領域に対する書き換えが行われ
たか否かを前記所定領域の記憶内容の論理演算結果に基
づいて取得してなる請求項２記載の不揮発性半導体記憶
装置。 - 【請求項４】 前記所定領域の外部アドレス信号に対す
る割付けの変更を，電源投入時にのみ行う請求項２又は
３記載の不揮発性半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001062932A JP2002269988A (ja) | 2001-03-07 | 2001-03-07 | 不揮発性半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001062932A JP2002269988A (ja) | 2001-03-07 | 2001-03-07 | 不揮発性半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002269988A true JP2002269988A (ja) | 2002-09-20 |
Family
ID=18922000
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001062932A Pending JP2002269988A (ja) | 2001-03-07 | 2001-03-07 | 不揮発性半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002269988A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007164971A (ja) * | 2005-12-14 | 2007-06-28 | Samsung Electronics Co Ltd | 相変化ｏｔｐメモリセルを含む不揮発性メモリ素子、システム及びその方法 |
| US7574576B2 (en) | 2006-12-22 | 2009-08-11 | Spansion Llc | Semiconductor device and method of controlling the same |
| US8547724B2 (en) | 2010-03-11 | 2013-10-01 | Samsung Electronics Co., Ltd. | Nonvolatile memory device comprising one-time-programmable lock bit register |
-
2001
- 2001-03-07 JP JP2001062932A patent/JP2002269988A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007164971A (ja) * | 2005-12-14 | 2007-06-28 | Samsung Electronics Co Ltd | 相変化ｏｔｐメモリセルを含む不揮発性メモリ素子、システム及びその方法 |
| US7574576B2 (en) | 2006-12-22 | 2009-08-11 | Spansion Llc | Semiconductor device and method of controlling the same |
| US8547724B2 (en) | 2010-03-11 | 2013-10-01 | Samsung Electronics Co., Ltd. | Nonvolatile memory device comprising one-time-programmable lock bit register |
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