JPS6313200A - 集積回路 - Google Patents
集積回路Info
- Publication number
- JPS6313200A JPS6313200A JP61157242A JP15724286A JPS6313200A JP S6313200 A JPS6313200 A JP S6313200A JP 61157242 A JP61157242 A JP 61157242A JP 15724286 A JP15724286 A JP 15724286A JP S6313200 A JPS6313200 A JP S6313200A
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- JP
- Japan
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- data
- rom
- exclusive
- gate
- gates
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- Granted
Links
- 101100087530 Caenorhabditis elegans rom-1 gene Proteins 0.000 abstract description 7
- 101100305983 Mus musculus Rom1 gene Proteins 0.000 abstract description 7
- 238000012360 testing method Methods 0.000 abstract description 5
- 239000000203 mixture Substances 0.000 abstract 1
- 101001106432 Homo sapiens Rod outer segment membrane protein 1 Proteins 0.000 description 4
- 102100021424 Rod outer segment membrane protein 1 Human genes 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Storage Device Security (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は集積回路に関し、特に記憶されたデータを外部
に出力可能な読出し専用メモリを有する集積回路に関す
る。
に出力可能な読出し専用メモリを有する集積回路に関す
る。
従来、読出し専用メモリ（以下ＲＯＭという）を内蔵す
る集積回路は、テスト時においてＲＯＭに記憶されたデ
ータが正常か否かを試験する為に、ＲＯＭに記憶された
データを直接外部に出力するような回路構成となってい
た。
る集積回路は、テスト時においてＲＯＭに記憶されたデ
ータが正常か否かを試験する為に、ＲＯＭに記憶された
データを直接外部に出力するような回路構成となってい
た。
第２図は従来の集積回路のＲＯＭ周辺部の一例の回路図
である。
である。
ＲＯＭ２１より記憶データ８ビツトが内部データバス３
１とトランスファゲート２２に出力される。トランスフ
ァゲート２２は信号Ｔ′によって制御され、信号Ｔ′が
高電位の時ゲートを開き、記憶データ８ビツトを各々外
部出力端子２３〜３０に出力する。通常使用時は、信号
Ｔ′は低電位で、記憶データは内部データバス３１にの
み出力され、外部端子２３〜３０には出力されない。
１とトランスファゲート２２に出力される。トランスフ
ァゲート２２は信号Ｔ′によって制御され、信号Ｔ′が
高電位の時ゲートを開き、記憶データ８ビツトを各々外
部出力端子２３〜３０に出力する。通常使用時は、信号
Ｔ′は低電位で、記憶データは内部データバス３１にの
み出力され、外部端子２３〜３０には出力されない。
しかし、テスト時においては、信号Ｔ′が高電位となり
、記憶データは外部出力端子２３〜３０を通して外部に
出力される。外部に出力されたデータはＲＯＭの記憶デ
ータそのものであるので、単純にそのデータが正常か否
かの比較を行なっていた。
、記憶データは外部出力端子２３〜３０を通して外部に
出力される。外部に出力されたデータはＲＯＭの記憶デ
ータそのものであるので、単純にそのデータが正常か否
かの比較を行なっていた。
上述した従来の集積回路は、内部ＲＯＭの記憶データそ
のものを外部に出力する為、内部ＲＯＭに記憶させた重
要な情報やプログラムデータが簡単に判読され、コピー
されたり、プログラムを解読して悪用されたりするとい
う欠点がある。
のものを外部に出力する為、内部ＲＯＭに記憶させた重
要な情報やプログラムデータが簡単に判読され、コピー
されたり、プログラムを解読して悪用されたりするとい
う欠点がある。
本発明の集積回路は、Ｎ（Ｎは２以上の整数）ビット出
力の読出し専用メモリと、該続出し専用メモリの各々の
アドレスの記憶データに１と・ソトデータを付加する付
加読出し専用メモリと、一方の入力端子が共通に前記付
加読出し専用メモリに接続して前記付加された１ビット
データを入力し他方の入力端子が前記読出しメモリに接
続し前記読出し専用メモリに記憶されているデータのＮ
ビットの各々を入力して排他的論理和（または非排他的
論理和）をとるＮ個の排他的論理和ゲート（または非排
他的論理和ゲート）と、前記排他的論理和ゲート（また
は非排他的論理和ゲート）の出力をＮ個の外部端子にそ
れぞれ伝達するトランスファゲートとを含んで構成され
る。
力の読出し専用メモリと、該続出し専用メモリの各々の
アドレスの記憶データに１と・ソトデータを付加する付
加読出し専用メモリと、一方の入力端子が共通に前記付
加読出し専用メモリに接続して前記付加された１ビット
データを入力し他方の入力端子が前記読出しメモリに接
続し前記読出し専用メモリに記憶されているデータのＮ
ビットの各々を入力して排他的論理和（または非排他的
論理和）をとるＮ個の排他的論理和ゲート（または非排
他的論理和ゲート）と、前記排他的論理和ゲート（また
は非排他的論理和ゲート）の出力をＮ個の外部端子にそ
れぞれ伝達するトランスファゲートとを含んで構成され
る。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例の回路図である。
ＲＯＭ１より出力された記憶データ８ビツトは内部デー
タバスと排他的論理和ゲート１２〜１９に各々に入力さ
れる。排他的論理和ゲート１２〜１９の他方の入力ゲー
トには、ＲＯＭ１に記憶されたデータ８ビツトに対し付
加された１ビツトのランダムデータを記憶しているＲＯ
Ｍ１１からの出力データが入力される。排他的論理和ゲ
ート１２〜１９より出力されるデータは付加ＲＯＭＩＩ
より出力されるデータが“Ｏｏｏの時はＲＯＭ１より出
力されるデータがそのまま出力され、付加ＲＯＭ１１よ
り出力されるデータが“１”の時はＲＯＭ１より出力さ
れるデータが反転されて出力される。排他的論理和ゲー
ト１２〜１９の出力はトランスゲート２に入力される。
タバスと排他的論理和ゲート１２〜１９に各々に入力さ
れる。排他的論理和ゲート１２〜１９の他方の入力ゲー
トには、ＲＯＭ１に記憶されたデータ８ビツトに対し付
加された１ビツトのランダムデータを記憶しているＲＯ
Ｍ１１からの出力データが入力される。排他的論理和ゲ
ート１２〜１９より出力されるデータは付加ＲＯＭＩＩ
より出力されるデータが“Ｏｏｏの時はＲＯＭ１より出
力されるデータがそのまま出力され、付加ＲＯＭ１１よ
り出力されるデータが“１”の時はＲＯＭ１より出力さ
れるデータが反転されて出力される。排他的論理和ゲー
ト１２〜１９の出力はトランスゲート２に入力される。
トランスファゲート２は信号Ｔによって制御され、信号
Ｔが高電位の時ゲートを開く、排他的論理和ゲート１２
〜１９からの出力は、通常使用時においては信号Ｔが低
電位なのでトランスファゲート２で禁止され、テスト時
においては信号Ｔが高電位となり、トランスファゲート
２を通過する。トランスファゲート２は外部端子３〜１
０に各々接続されており、排他的論理和ゲート１２〜１
つの出力データは外部に出力される。外部に出力される
データはＲＯＭ１と同時に読出される付加ＲＯＭＩＩの
ランダムデータに依存し、ＲＯＭ１に記憶されたデータ
そのままのデータと反転されたデータが混在する。従っ
て、付加ＲＯＭＩＩに記憶されたランダムデータを明ら
かにしない限り、ＲＯＭ１に記憶されたデータを判読す
ることは不可能である。
Ｔが高電位の時ゲートを開く、排他的論理和ゲート１２
〜１９からの出力は、通常使用時においては信号Ｔが低
電位なのでトランスファゲート２で禁止され、テスト時
においては信号Ｔが高電位となり、トランスファゲート
２を通過する。トランスファゲート２は外部端子３〜１
０に各々接続されており、排他的論理和ゲート１２〜１
つの出力データは外部に出力される。外部に出力される
データはＲＯＭ１と同時に読出される付加ＲＯＭＩＩの
ランダムデータに依存し、ＲＯＭ１に記憶されたデータ
そのままのデータと反転されたデータが混在する。従っ
て、付加ＲＯＭＩＩに記憶されたランダムデータを明ら
かにしない限り、ＲＯＭ１に記憶されたデータを判読す
ることは不可能である。
また、上記排他的論理和ゲートを非排他的論理和ゲート
に置換えた時においては、ランダムデータが“０”の時
、記憶データが反転され、ランダムデータが“１”の時
記憶データがそのまま出力されるという違いだけで、正
転、反転データが混在することに変わりなく、付加ＲＯ
Ｍに記憶されたランダムデータが明らかにならない限り
ＲＯＭに記憶されたデータを判読することは不可能であ
る。
に置換えた時においては、ランダムデータが“０”の時
、記憶データが反転され、ランダムデータが“１”の時
記憶データがそのまま出力されるという違いだけで、正
転、反転データが混在することに変わりなく、付加ＲＯ
Ｍに記憶されたランダムデータが明らかにならない限り
ＲＯＭに記憶されたデータを判読することは不可能であ
る。
以上説明したように、本発明は、ＲＯＭの記憶データ８
．ビットに対してランダムデータ１ビツトを付加し、Ｒ
ＯＭからの出力を排他的論理和（或は非排他的論理和）
を介して外部に出力することにより、ＲＯＭに記憶され
たデータを外部から判読することを不可能とし、ＲＯＭ
に記憶された重要な情報データや開発に莫大な工数を要
するプログラムデータを保護するという効果がある。
．ビットに対してランダムデータ１ビツトを付加し、Ｒ
ＯＭからの出力を排他的論理和（或は非排他的論理和）
を介して外部に出力することにより、ＲＯＭに記憶され
たデータを外部から判読することを不可能とし、ＲＯＭ
に記憶された重要な情報データや開発に莫大な工数を要
するプログラムデータを保護するという効果がある。
第１図は本発明の一実施例の回路図、第２図は従来の集
積回路のＲＯＭ周辺部の一例の回路図である。 １・・・ＲＯＭ、２・・・トランスファゲート、１１・
・・付加ＲＯＭ、１２・・・１９・・・排泄的論理和ゲ
ート、２０・・・内部データバス、２１・・・ＲＯＭ、
２２・・・トランスファゲート、２３〜３０・・・外部
端子、３１・・・内部データバス。 ７２図
積回路のＲＯＭ周辺部の一例の回路図である。 １・・・ＲＯＭ、２・・・トランスファゲート、１１・
・・付加ＲＯＭ、１２・・・１９・・・排泄的論理和ゲ
ート、２０・・・内部データバス、２１・・・ＲＯＭ、
２２・・・トランスファゲート、２３〜３０・・・外部
端子、３１・・・内部データバス。 ７２図
Claims (1)
- Ｎ（Ｎは２以上の整数）ビット出力の読出し専用メモ
リと、該読出し専用メモリの各々のアドレスの記憶デー
タに１ビットデータを付加する付加読出し専用メモリと
、一方の入力端子が共通に前記付加読出し専用メモリに
接続して前記付加された１ビットデータを入力し他方の
入力端子が前記読出しメモリに接続し前記読出し専用メ
モリに記憶されているデータのＮビットの各々を入力し
て排他的論理和（または非排他的論理和）をとるＮ個の
排他的論理和ゲート（または非排他的論理和ゲート）と
、前記排他的論理和ゲート（または非排他的論理和ゲー
ト）の出力をＮ個の外部端子にそれぞれ伝達するトラン
スファゲートとを含むことを特徴とする集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61157242A JP2535833B2 (ja) | 1986-07-03 | 1986-07-03 | 集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61157242A JP2535833B2 (ja) | 1986-07-03 | 1986-07-03 | 集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6313200A true JPS6313200A (ja) | 1988-01-20 |
| JP2535833B2 JP2535833B2 (ja) | 1996-09-18 |
Family
ID=15645353
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61157242A Expired - Lifetime JP2535833B2 (ja) | 1986-07-03 | 1986-07-03 | 集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2535833B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05500573A (ja) * | 1989-10-17 | 1993-02-04 | モトローラ・インコーポレーテッド | 低減されたスペクトルひずみを有するポストフィルタを備えたデジタル音声デコーダ |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58124837U (ja) * | 1982-02-19 | 1983-08-25 | 日本電気株式会社 | メモリ内蔵集積回路 |
| JPS58192071A (ja) * | 1982-05-06 | 1983-11-09 | 三菱電機株式会社 | 機密保持回路 |
-
1986
- 1986-07-03 JP JP61157242A patent/JP2535833B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58124837U (ja) * | 1982-02-19 | 1983-08-25 | 日本電気株式会社 | メモリ内蔵集積回路 |
| JPS58192071A (ja) * | 1982-05-06 | 1983-11-09 | 三菱電機株式会社 | 機密保持回路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05500573A (ja) * | 1989-10-17 | 1993-02-04 | モトローラ・インコーポレーテッド | 低減されたスペクトルひずみを有するポストフィルタを備えたデジタル音声デコーダ |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2535833B2 (ja) | 1996-09-18 |
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