JP2001027958A - １チップマイクロコンピュータおよびその制御方法、ならびにそれを用いたｉｃカード - Google Patents

Abstract

(57)【要約】 【課題】 複数の専用のテスト端子を用いず、組み込み
自己検査を実行する。 【解決手段】 １チップマイクロコンピュータ１０は、
組み込み自己検査機能のために、テスト動作を起動する
起動レジスタ１８と、テスト制御回路（疑似乱数発生器
１４、論理回路検査用圧縮器１５、パターン発生器１
６、メモリ検査用圧縮器１７）に初期値を設定する組み
込み自己検査起動パターン発生器１９とを備えている。
そして、ＣＰＵ１２の指令により組み込み自己検査を起
動し、メモリ１１および論理回路群１３のテスト結果を
メモリ検査用圧縮器１７および論理回路検査用圧縮器１
５から読み出して、１チップマイクロコンピュータ１０
内部において、あらかじめメモリ１１に記憶されている
期待値とそれぞれ比較し結果診断を行う。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、テスト回路を備え
た１チップマイクロコンピュータ、特に組み込み自己検
査機能を有し、内蔵ＣＰＵが組み込み自己検査の起動と
結果診断を行う組み込み自己検査回路を備えた１チップ
マイクロコンピュータおよびその制御方法、ならびにそ
れを用いたＩＣカードに関するものである。

【０００２】

【従来の技術】１チップマイクロコンピュータの論理回
路群の検査方式の一つに機能を検査する方式がある。こ
れは、１チップマイクロコンピュータが設計者の想定し
ている仕様を満たしているかどうかを検査する方式で、
その仕様に基づいて動作をトレースする検査方式であ
る。

【０００３】１チップマイクロコンピュータの規模が大
きくなり、複雑化していくと、上記の機能を検査する方
式では高い故障検出率で検出することができないため、
充分な品質を保証することが難しくなる。そこで、回路
中の記憶素子を専用のセルに置き換えて、それらをシフ
トレジスタ状に接続し、回路中の記憶素子に対して値の
設定、値の読み出しを行えるようにしたスキャンテスト
方式が一般的に用いられている。

【０００４】上記スキャンテスト方式では、記憶素子か
ら置き換えられる専用のセルは一般にスキャンセルと呼
ばれ、複数の種類が存在する。そして、スキャンセルに
は、例えば記憶素子のデータ入力端子にセレクタ回路が
付加されたものがある。

【０００５】ここで、論理回路群およびスキャンテスト
方式について、それぞれの概念図（図７，図８）を用い
て説明する。

【０００６】図７に示すように、論理回路群１０３は、
記憶素子１０１と組み合わせ回路１０２とで構成されて
いる。スキャンテスト方式では、この論理回路群１０３
を、図８に示すように、記憶素子２０２だけを有する記
憶素子部２０３と、組み合わせ回路２０４だけを有する
組み合わせ回路部２０５に切り分けて、論理回路群２０
１とする。そして、論理回路群２０１に対して、シフト
モードおよびキャプチャーモードの２つのモードを繰り
返してテストを行う。

【０００７】シフトモードとキャプチャーモードとの切
り替えは、上記スキャンセルに新たに付加されるセレク
タ回路の入力データを選択する機能を備えた、一般的に
テストイネーブル端子と呼ばれる端子によって行われ
る。すなわち、テストイネーブル端子は、スキャンセル
をシフトレジスタ状に接続するか否かを制御するために
用いられる。

【０００８】上記シフトモードは、テストイネーブル端
子をシフトレジスタ状に接続する設定にして、各々のス
キャンセルの値を設定するモードである。一方、上記キ
ャプチャーモードは、テストイネーブル端子をシフトレ
ジスタ状に接続しない設定にして、組み合わせ回路を動
作させてその値をスキャンセルに取り込むモードであ
る。

【０００９】つづいて、図８を用いてスキャンテストの
手順を説明する。

【００１０】まず、テストイネーブル端子によって論理
回路群２０１のモードをシフトモードに設定して、組み
合わせ回路部２０５のテストに必要な値を全てのスキャ
ンセルに設定する。その後、論理回路群２０１のモード
をキャプチャーモードに切り替え、クロック周期を持つ
クロック信号Ｓ２０６を１周期分入力して、組み合わせ
回路部２０５の動作結果をスキャンセルへ取り込む。つ
ぎに再度、論理回路群２０１のモードをシフトモードに
切り替え、クロック信号Ｓ２０６を入力してスキャンセ
ルの値を順次読み出し、期待値と比較する。この時、同
時に次のテストのために組み合わせ回路部２０５のテス
トに必要な新しい値を全てのスキャンセルに設定する。
以降、以上の動作を繰り返してテストを行う。

【００１１】なお、図８中のテストイネーブル信号２０
８は、テストイネーブル端子と接続された信号線であ
り、“Ｈ”の時にはシフトモードに、“Ｌ”の時にはキ
ャプチャーモードに切り換わる。セレクタ２０７は、テ
ストイネーブル信号２０８が“Ｈ”の時に記憶素子２０
２からの信号を選択し、“Ｌ”の時に組み合わせ回路２
０５からの信号を選択する。

【００１２】つぎに、図９を用いて、従来の組み込み自
己検査機能を有する１チップマイクロコンピュータにつ
いて説明する。

【００１３】従来の組み込み自己検査機能を有する１チ
ップマイクロコンピュータ３００は、メモリ３０１、Ｃ
ＰＵ３０２、論理回路群３０３、疑似乱数発生器３０
４、論理回路検査用圧縮器３０５、パターンカウンタ３
１２、パターン発生器３０６、メモリ検査用圧縮器３０
７、ＪＴＡＧ回路３０８、専用のテスト端子群３０９、
仕様の端子群３１０を備えて構成されている。そして、
上記のメモリ３０１、ＣＰＵ３０２、論理回路群３０３
は、バス３１１を介して互いに接続されている。

【００１４】メモリ３０１にはＣＰＵ３０２の動作を司
るプログラムが記憶されている。論理回路群３０３は１
チップマイクロコンピュータ３００の仕様動作を実現す
る回路で構成されている。疑似乱数発生器３０４は、Ｃ
ＰＵ３０２と論理回路群３０３とを検査するためのテス
トパターンとして乱数を発生するものであり、例えば帰
還のかかったシフトレジスタで構成されるリニアフィー
ドバックシフトレジスタが用いられる。論理回路検査用
圧縮器３０５は、ＣＰＵ３０２と論理回路群３０３とに
より検査中随時出力される値を圧縮するものであり、例
えば上記リニアフィードバックシフトレジスタが用いら
れる。

【００１５】パターンカウンタ３１２は、組み込み自己
検査の実行過程を監視するものであり、カウンタ回路で
構成されている。そして、パターンカウンタ３１２は、
疑似乱数発生器３０４、論理回路検査用圧縮器３０５、
パターン発生器３０６、メモリ検査用圧縮器３０７の動
作の終了を司る。

【００１６】パターン発生器３０６は、メモリ３０１を
検査するためのテストパターンを発生するものである。
メモリ検査用圧縮器３０７は、メモリ３０１より検査中
随時出力される値を圧縮するものであり、例えば上記リ
ニアフィードバックシフトレジスタが用いられる。ＪＴ
ＡＧ回路３０８は、ＩＥＥＥ１１４９．１の規格に相応
する回路で構成されている。すなわち、ＪＴＡＧ回路３
０８は、検査のために命令および付属のデータが回路構
成要素に直列に読み込まれ、また命令の実行後に結果の
データが直列に読み出される回路を備えている。なお、
ＩＥＥＥ１１４９．１は、ＪＴＡＧ（joint test actio
n group ）により標準のテスト端子仕様およびテストア
ーキテクチャーが定められた標準規格である。

【００１７】専用のテスト端子群３０９はＩＥＥＥ１１
４９．１の規格に準じて、ＴＤＩ端子、ＴＤＯ端子、Ｔ
ＣＫ端子、ＴＭＳ端子を備えている。ＴＣＫ端子にはク
ロック周期を持つ信号が入力される。ＴＭＳ端子にはテ
スト動作を制御する信号が入力され、ＴＣＫ端子から入
力される信号に同期してサンプリングされる。ＴＤＩ端
子には命令や付属のデータが直列に入力され、ＴＣＫ端
子から入力される信号に同期してサンプリングされる。
ＴＤＯ端子からは結果のデータが直列に出力され、出力
値の変更はＴＣＫ端子に入力される信号に同期して行わ
れる。

【００１８】仕様の端子群３１０は、１チップマイクロ
コンピュータ３００の仕様により入力端子、出力端子、
入出力端子を備えている。

【００１９】従来の組み込み自己検査機能を有した１チ
ップマイクロコンピュータ３００は、専用のテスト端子
群３０９により制御される。ＪＴＡＧ回路３０８は、専
用のテスト端子群３０９からの命令と付属のデータとに
従って、疑似乱数発生器３０４、パターン発生器３０
６、論理回路検査用圧縮器３０５、メモリ検査用圧縮器
３０７の初期状態の設定を行い、組み込み自己検査を起
動する。

【００２０】組み込み自己検査が起動されると、疑似乱
数発生器３０４で発生する信号をテストパターンとし
て、スキャンテストが可能になったＣＰＵ３０２および
論理回路群３０３に入力される。そして、ＣＰＵ３０２
および論理回路群３０３から出力されるデータを論理回
路検査用圧縮器３０５によって圧縮し、その値をＣＰＵ
３０２および論理回路群３０３の組み込み自己検査の検
査結果とする。

【００２１】これと同時に、パターン発生器３０６がメ
モリ３０１にテストパターンを出力し、メモリ３０１か
ら出力されるデータをメモリ検査用圧縮器３０７によっ
て圧縮し、その値をメモリ３０１の組み込み自己検査の
検査結果とする。

【００２２】組み込み自己検査の終了後、パターンカウ
ンタ３１２によって、論理回路検査用圧縮器３０５およ
びメモリ検査用圧縮器３０７の動作が停止され、専用の
テスト端子群３０９からの命令と付属のデータとに従っ
て、ＣＰＵ３０２および論理回路群３０３の組み込み自
己検査の検査結果とメモリ３０１の組み込み自己検査の
検査結果とを読み出し、１チップマイクロコンピュータ
３００の外部で期待値と比較して判定を行う。

【００２３】

【発明が解決しようとする課題】しかしながら、上記従
来の構造では、組み込み自己検査機能を有した１チップ
マイクロコンピュータは、専用のテスト端子を必要とす
るため、１チップマイクロコンピュータの端子数が増加
するという問題が生ずる。

【００２４】例えば、ＩＣカードは、ＩＳＯ（internat
ional organization for standardization）７８１６
に、端子数、配置座標、端子の機能仕様が規定されてい
るが、端子が８端子しか存在しない。そのため、組み込
み自己検査を行う必要性があるにもかかわらず、専用の
テスト端子を増設するという方法では実用化できないと
いう問題があった。

【００２５】本発明は、上記の問題点を解決するために
なされたもので、その目的は、限られた端子数に納めら
れない専用のテスト端子を用いず、組み込み自己検査を
実行することができる１チップマイクロコンピュータお
よびその制御方法、ならびにＩＣカードを提供すること
にある。

【００２６】

【課題を解決するための手段】本発明の１チップマイク
ロコンピュータは、上記の課題を解決するために、それ
ぞれバスで接続されたＣＰＵと、ＣＰＵの動作を司るプ
ログラムが記憶されたメモリと、論理回路群とを備える
とともに、上記ＣＰＵの指令に従って、上記の論理回路
群およびメモリにそれぞれテストパターンを入力し、そ
れぞれの出力信号を検出する自己検査制御回路と、上記
ＣＰＵの指令に従って、上記自己検査制御回路に初期値
を設定し、上記自己検査制御回路を起動する自己検査起
動回路とを備えていることを特徴としている。

【００２７】また、本発明の１チップマイクロコンピュ
ータの制御方法は、上記の課題を解決するために、それ
ぞれバスで接続されたＣＰＵと、ＣＰＵの動作を司るプ
ログラムが記憶されたメモリと、論理回路群とを備えた
１チップマイクロコンピュータの制御方法であって、上
記ＣＰＵの指令に従って、自己検査制御回路に初期値を
設定し、該自己検査制御回路を起動する処理（以下、
「第１の処理」と記す。）と、上記ＣＰＵの指令に従っ
て、上記自己検査制御回路によって、上記の論理回路群
およびメモリにそれぞれテストパターンを入力し、それ
ぞれの出力信号を検出する処理（以下、「第２の処理」
と記す。）とを含んでいることを特徴としている。

【００２８】上記の構成または方法により、ＣＰＵの指
令に従って組み込み自己検査を起動し（自己検査起動回
路、第１の処理）、論理回路群およびメモリの出力信号
を検出することができる（自己検査制御回路、第２の処
理）。よって、組み込み自己検査の終了後、ＣＰＵの指
令に従ってこれら出力信号に基づく結果診断を１チップ
マイクロコンピュータ内部において行うことができる。
すなわち、１チップマイクロコンピュータに内蔵されて
いるＣＰＵによって、組み込み自己検査の起動と結果診
断とを制御することができる。

【００２９】よって、従来必要であった複数の専用のテ
スト端子を用いず、また外部からの複雑な制御を行わ
ず、組み込み自己検査を実行することが可能となる。し
たがって、上記の構成または方法によれば、１チップマ
イクロコンピュータの端子数増加の問題が解決できるた
め、例えばＩＣカードのように端子数の少ない１チップ
マイクロコンピュータにおいても組み込み自己検査を実
用化することができる。

【００３０】本発明の１チップマイクロコンピュータ
は、上記の課題を解決するために、それぞれバスで接続
されたＣＰＵと、ＣＰＵの動作を司るプログラムが記憶
されたメモリと、論理回路群とを備えるとともに、上記
ＣＰＵの指令に従って、上記のＣＰＵ、論理回路群およ
びメモリにそれぞれテストパターンを入力し、それぞれ
の出力信号を検出する自己検査制御回路と、上記ＣＰＵ
の指令に従って、上記自己検査制御回路に初期値を設定
し、上記自己検査制御回路を起動する自己検査起動回路
と、上記自己検査制御回路で検出された上記のＣＰＵ、
論理回路群およびメモリの出力信号を外部に出力する検
査結果出力回路とを備えていることを特徴としている。

【００３１】また、本発明の１チップマイクロコンピュ
ータの制御方法は、上記の課題を解決するために、それ
ぞれバスで接続されたＣＰＵと、ＣＰＵの動作を司るプ
ログラムが記憶されたメモリと、論理回路群とを備えた
１チップマイクロコンピュータの制御方法であって、上
記ＣＰＵの指令に従って、自己検査制御回路に初期値を
設定し、該自己検査制御回路を起動する処理（以下、
「第３の処理」と記す。）と、上記ＣＰＵの指令に従っ
て、上記自己検査制御回路によって、上記のＣＰＵ、論
理回路群およびメモリにそれぞれテストパターンを入力
し、それぞれの出力信号を検出する処理（以下、「第４
の処理」と記す。）と、上記自己検査制御回路で検出さ
れた上記のＣＰＵ、論理回路群およびメモリの出力信号
を外部に出力する処理（以下、「第５の処理」と記
す。）とを含んでいることを特徴としている。

【００３２】上記の構成または方法により、ＣＰＵの指
令に従って組み込み自己検査を起動し（自己検査起動回
路、第３の処理）、ＣＰＵ、論理回路群およびメモリの
出力信号を検出することができる（自己検査制御回路、
第４の処理）。そして、組み込み自己検査の終了後、Ｃ
ＰＵの指令に従ってこれらの出力信号を外部に出力する
ことができる（検査結果出力回路、第５の処理）。

【００３３】よって、組み込み自己検査の起動および出
力信号の検出が、１チップマイクロコンピュータに内蔵
されているＣＰＵによって制御されるため、従来必要で
あった複数の専用のテスト端子を用いず、また外部から
の複雑な制御を行わず、組み込み自己検査を実行するこ
とが可能となる。

【００３４】さらに、組み込み自己検査の終了後、ＣＰ
Ｕ、論理回路群およびメモリの出力信号に基づいて、１
チップマイクロコンピュータの外部において結果診断を
行うことができる。すなわち、論理回路群およびメモリ
の結果診断に加えて、ＣＰＵ自身の結果診断を行うこと
が可能となる。

【００３５】したがって、上記の構成または方法によれ
ば、１チップマイクロコンピュータの端子数増加の問題
が解決できるため、例えばＩＣカードのように端子数の
少ない１チップマイクロコンピュータにおいても組み込
み自己検査を実用化することができる。さらに、論理回
路群およびメモリの結果診断に加えて、従来困難であっ
たＣＰＵ自身の結果診断を行うことができる。

【００３６】本発明の１チップマイクロコンピュータ
は、上記の課題を解決するために、それぞれバスで接続
されたＣＰＵと、ＣＰＵの動作を司るプログラムが記憶
されたメモリと、論理回路群とを備えるとともに、上記
ＣＰＵの指令に従って、上記のＣＰＵ、論理回路群およ
びメモリにそれぞれテストパターンを入力し、それぞれ
の出力信号を検出する自己検査制御回路と、上記ＣＰＵ
の指令に従って、上記自己検査制御回路に初期値を設定
し、上記自己検査制御回路を起動する自己検査起動回路
と、上記自己検査制御回路によって上記のＣＰＵ、論理
回路群およびメモリの出力信号を検出した後、上記ＣＰ
Ｕをリセットして、上記のＣＰＵ、論理回路群およびメ
モリを上記出力信号に基づいて診断するプログラムを上
記ＣＰＵに実行させるリセット回路とを備えていること
を特徴としている。

【００３７】また、本発明の１チップマイクロコンピュ
ータの制御方法は、上記の課題を解決するために、それ
ぞれバスで接続されたＣＰＵと、ＣＰＵの動作を司るプ
ログラムが記憶されたメモリと、論理回路群とを備えた
１チップマイクロコンピュータの制御方法であって、上
記ＣＰＵの指令に従って、自己検査制御回路に初期値を
設定し、該自己検査制御回路を起動する処理（以下、
「第６の処理」と記す。）と、上記ＣＰＵの指令に従っ
て、上記自己検査制御回路によって、上記のＣＰＵ、論
理回路群およびメモリにそれぞれテストパターンを入力
し、それぞれの出力信号を検出する処理（以下、「第７
の処理」と記す。）と、上記自己検査制御回路によって
上記のＣＰＵ、論理回路群およびメモリの出力信号を検
出した後、上記ＣＰＵをリセットして、上記のＣＰＵ、
論理回路群およびメモリを上記出力信号に基づいて診断
するプログラムを上記ＣＰＵに実行させる処理（以下、
「第８の処理」と記す。）とを含んでいることを特徴と
している。

【００３８】上記の構成または方法により、ＣＰＵの指
令に従って組み込み自己検査を起動し（自己検査起動回
路、第６の処理）、ＣＰＵ、論理回路群およびメモリの
出力信号を検出することができる（自己検査制御回路、
第７の処理）。そして、組み込み自己検査の終了後、Ｃ
ＰＵをリセットして、ＣＰＵ、論理回路群およびメモリ
を出力信号に基づいて診断するプログラムをＣＰＵに実
行させることができる（リセット回路、第８の処理）。

【００３９】よって、組み込み自己検査の起動および出
力信号の検出は、１チップマイクロコンピュータに内蔵
されているＣＰＵによって制御されるため、従来必要で
あった複数の専用のテスト端子を用いず、また外部から
の複雑な制御を行わず、組み込み自己検査を実行するこ
とが可能となる。

【００４０】さらに、組み込み自己検査の終了後、ＣＰ
Ｕ、論理回路群およびメモリの出力信号に基づく結果診
断を、ＣＰＵをリセットすることによって、１チップマ
イクロコンピュータの内部において行うことができる。
すなわち、外部に結果診断のための装置を用意する必要
がない。

【００４１】したがって、上記の構成または方法によれ
ば、１チップマイクロコンピュータの端子数増加の問題
が解決できるため、例えばＩＣカードのように端子数の
少ない１チップマイクロコンピュータにおいても組み込
み自己検査を実用化することができる。さらに、論理回
路群およびメモリの結果診断に加えて、従来困難であっ
たＣＰＵ自身の結果診断を行うことができる。しかも、
これらの診断を、何ら外部の検査装置を用いることな
く、１チップマイクロコンピュータ自身で行うことがで
きる。

【００４２】本発明の１チップマイクロコンピュータ
は、上記の課題を解決するために、それぞれバスで接続
されたＣＰＵと、ＣＰＵの動作を司るプログラムが記憶
されたメモリと、論理回路群とを備えるとともに、上記
のＣＰＵ、論理回路群およびメモリにそれぞれテストパ
ターンを入力し、それぞれの出力信号を検出する自己検
査制御回路と、上記自己検査制御回路に初期値を設定
し、該自己検査制御回路を起動する自己検査起動回路
と、同一の端子群を介して入出力される自己検査用信号
群および仕様の信号群を切り替える端子切り替え手段と
を備えていることを特徴としている。

【００４３】また、本発明の１チップマイクロコンピュ
ータの制御方法は、上記の課題を解決するために、それ
ぞれバスで接続されたＣＰＵと、ＣＰＵの動作を司るプ
ログラムが記憶されたメモリと、論理回路群とを備えた
１チップマイクロコンピュータの制御方法であって、自
己検査制御回路に初期値を設定し、該自己検査制御回路
を起動する処理（以下、「第９の処理」と記す。）と、
上記自己検査制御回路によって、上記のＣＰＵ、論理回
路群およびメモリにそれぞれテストパターンを入力し、
それぞれの出力信号を検出する処理（以下、「第１０の
処理」と記す。）と、自己検査時には自己検査用信号群
を入出力し、通常使用時には仕様の信号群を入出力する
ように、端子群を通過する信号群を切り替える処理（以
下、「第１１の処理」と記す。）とを含んでいることを
特徴としている。

【００４４】上記の構成または方法により、ＣＰＵの指
令に従って組み込み自己検査を起動し（自己検査起動回
路、第９の処理）、ＣＰＵ、論理回路群およびメモリの
出力信号を検出することができる（自己検査制御回路、
第１０の処理）。そして、自己検査時には自己検査用信
号群を入出力し、通常使用時には仕様の信号群を入出力
するように、端子群を通過する信号群を切り替えること
ができる（端子切り替え手段、第１１の処理）。

【００４５】よって、仕様上の端子数を増加させること
なく組み込み自己検査を実行することができる。すなわ
ち、従来必要であった複数の専用のテスト端子を用い
ず、また外部からの複雑な制御を行わず、組み込み自己
検査を実行することが可能となる。

【００４６】したがって、上記の構成または方法によれ
ば、１チップマイクロコンピュータの端子数増加の問題
が解決できるため、例えばＩＣカードのように端子数の
少ない１チップマイクロコンピュータにおいても組み込
み自己検査を実用化することができる。さらに、論理回
路群およびメモリの結果診断に加えて、従来困難であっ
たＣＰＵ自身の結果診断を行うことができる。しかも、
これらの診断を、何ら外部の検査装置を用いることな
く、１チップマイクロコンピュータ自身で行うことがで
きる。

【００４７】本発明の１チップマイクロコンピュータ
は、上記の課題を解決するために、さらに、上記自己検
査起動回路がＩＥＥＥ１１４９．１規格に準拠したテス
ト回路であることを特徴としている。

【００４８】上記の構成により、さらに、１チップマイ
クロコンピュータの自己検査制御回路を起動する自己検
査起動回路として、ＩＥＥＥ１１４９．１規格に準拠し
たテスト回路（ＪＴＡＧ回路）を使用することができ
る。

【００４９】よって、ＪＴＡＧ回路の制御信号を用いて
外部から組み込み自己検査を起動し、外部にて結果診断
を行うので、ＣＰＵ自身のスキャンテストおよびその結
果診断が可能となる。さらに、標準的な規格に準拠した
ＪＴＡＧ回路をテスト回路に採用することにより、１チ
ップマイクロコンピュータの設計、開発期間を短縮する
ことができる。加えて、ＪＴＡＧ回路とともに上記端子
切り替え手段を備えることにより、仕様上の端子数を増
加させることなく、標準的な規格に準拠した構成および
方法で組み込み自己検査を実行することが可能となる。

【００５０】本発明の１チップマイクロコンピュータ
は、上記の課題を解決するために、さらに、上記端子切
り替え手段が、上記端子群の所定の端子に入力された、
上記信号群の切り替えを指示する所定の電位を検出する
特別電圧検出回路を具備することを特徴としている。

【００５１】上記の構成により、さらに、特別電圧検出
回路が所定の電位を検出した時に、端子切り替え手段が
信号群を切り替えることができるため、自己検査起動回
路を外部から直接制御することが可能となる。すなわ
ち、端子機能を切り替えるために新たな専用端子を設け
る必要がなく、共用する端子群の端子機能を１チップマ
イクロコンピュータの所定の端子に入力する電位により
外部から制御できる。

【００５２】本発明の１チップマイクロコンピュータ
は、上記の課題を解決するために、さらに、上記端子切
り替え手段が、上記端子群の所定の端子に入力された、
上記信号群の切り替えを指示するコマンドを検出するコ
マンド検出回路を具備することを特徴としている。

【００５３】上記の構成により、さらに、コマンド検出
回路が所定のコマンドを検出した時に、端子切り替え手
段が信号群を切り替えることができるため、自己検査起
動回路を外部から直接制御することが可能となる。すな
わち、端子機能を切り替えるために新たな専用端子を設
ける必要がなく、共用する端子群の端子機能を１チップ
マイクロコンピュータの所定の端子に入力するコマンド
により外部から制御できる。

【００５４】本発明のＩＣカードは、上記の課題を解決
するために、上記の１チップマイクロコンピュータを搭
載したことを特徴としている。

【００５５】上記の構成により、限られた端子数で組み
込み自己検査を実行できることを特徴とする１チップマ
イクロコンピュータをＩＣカードに搭載することによ
り、ＩＳＯ７８１６で８本という限られた端子数に規定
されているＩＣカードにおいても組み込み自己検査を行
うことが可能となる。

【００５６】また、テスト回路として標準的なＩＥＥＥ
１１４９．１規格に準拠したＪＴＡＧ回路を採用した１
チップマイクロコンピュータを用いることにより、ＪＴ
ＡＧ回路の制御信号を用いてＩＣカードの組み込み自己
検査を実行することが可能となる。よって、ＪＴＡＧ回
路は標準的な規格に準拠した回路であるため、この回路
を採用した１チップマイクロコンピュータの設計、開発
期間を短縮でき、それゆえ、それを用いたＩＣカードの
開発期間を短縮することが可能となる。

【００５７】

【発明の実施の形態】〔実施の形態１〕本発明の一実施
の形態について図１および図２に基づいて説明すれば、
以下のとおりである。

【００５８】本実施の形態に係る１チップマイクロコン
ピュータは、ＣＰＵ（central processing unit ）（内
蔵ＣＰＵ）と、ＣＰＵの動作を司るプログラムが記憶さ
れているメモリと、論理回路群とが互いにバスで接続さ
れて構成されるとともに、組み込み自己検査機能（ＢＩ
ＳＴ：built-in self test）を備えている論理ＬＳＩ
（large scale integrated circuit）である。そして、
上記１チップマイクロコンピュータは、組み込み自己検
査機能を実行する自己検査制御回路を起動する起動レジ
スタと、自己検査制御回路に初期値を設定する組み込み
自己検査起動パターン発生器とを備えることによって、
ＣＰＵがメモリおよび論理回路群の組み込み自己検査を
制御することができる。

【００５９】すなわち、本実施の形態に係る１チップマ
イクロコンピュータは、メモリおよび論理回路群のスキ
ャンテストを行うものである。なお、上記１チップマイ
クロコンピュータはＣＰＵのスキャンテストを行わな
い。その理由は、ＣＰＵは、メモリおよび論理回路群の
スキャンテスト結果に基づいて、メモリおよび論理回路
群を診断する必要があり、ＣＰＵ自身のスキャンテスト
を行うとこれらを診断できないからである。

【００６０】図１に示すように、本実施の形態に係る１
チップマイクロコンピュータ１０は、メモリ１１、ＣＰ
Ｕ１２、論理回路群１３、疑似乱数発生器１４、論理回
路検査用圧縮器１５、パターンカウンタ２０、パターン
発生器１６、メモリ検査用圧縮器１７、起動レジスタ１
８、組み込み自己検査起動パターン発生器１９、仕様の
端子群２１を備えて構成されている。そして、上記のメ
モリ１１、ＣＰＵ１２、論理回路群１３、起動レジスタ
１８、論理回路検査用圧縮器１５、メモリ検査用圧縮器
１７は、バス２２を介して互いに接続されている。

【００６１】なお、疑似乱数発生器１４、論理回路検査
用圧縮器１５、パターン発生器１６、メモリ検査用圧縮
器１７、パターンカウンタ２０が、自己検査制御回路に
相当する。また、起動レジスタ１８、組み込み自己検査
起動パターン発生器１９が、自己検査起動回路に相当す
る。

【００６２】上記のメモリ１１、ＣＰＵ１２、論理回路
群１３、疑似乱数発生器１４、論理回路検査用圧縮器１
５、パターンカウンタ２０、パターン発生器１６、メモ
リ検査用圧縮器１７、仕様の端子群２１は、前述した従
来の技術での説明と同様の構成および機能を有してい
る。

【００６３】すなわち、上記メモリ１１には、ＣＰＵ１
２の動作を司るプログラムが記憶されている。

【００６４】上記論理回路群１３は、１チップマイクロ
コンピュータ１０の仕様動作を実現する回路で構成され
ている。論理回路群１３には、例えば、タイマーやシリ
アル通信制御回路などが含まれている。タイマーはプロ
グラムの時間制御のための回路である。シリアル通信制
御回路は、外部とのデータのやりとりのためのインタフ
ェースである。

【００６５】上記疑似乱数発生器１４は、ＣＰＵ１２と
論理回路群１３とを検査するためのテストパターンとし
て乱数を発生するものであり、例えば帰還のかかったシ
フトレジスタで構成されるリニアフィードバックシフト
レジスタを用いることができる。

【００６６】上記論理回路検査用圧縮器１５は、ＣＰＵ
１２と論理回路群１３とにより検査中随時出力される値
（信号）を圧縮するものであり、例えば上記リニアフィ
ードバックシフトレジスタを用いることができる。

【００６７】上記パターンカウンタ２０は、組み込み自
己検査の実行過程を監視するものであり、カウンタ回路
で構成されている。そして、パターンカウンタ２０は、
疑似乱数発生器１４、論理回路検査用圧縮器１５、パタ
ーン発生器１６、メモリ検査用圧縮器１７の動作の終了
を司る。

【００６８】上記パターン発生器１６は、メモリ１１を
検査するためのテストパターンを発生するものである。

【００６９】上記メモリ検査用圧縮器１７は、メモリ１
１より検査中随時出力される値（信号）を圧縮するもの
であり、例えば上記のリニアフィードバックシフトレジ
スタを用いることができる。

【００７０】上記仕様の端子群２１は、１チップマイク
ロコンピュータ１０の仕様により入力端子、出力端子、
入出力端子を備えている。

【００７１】さらに、上記起動レジスタ１８は、１チッ
プマイクロコンピュータ１０のアドレス空間内に配置さ
れ、組み込み自己検査機能のテスト動作を起動するもの
であり、ラッチ回路で構成されている。

【００７２】上記組み込み自己検査起動パターン発生器
１９は、自己検査制御回路（テスト制御回路）である疑
似乱数発生器１４、論理回路検査用圧縮器１５、パター
ン発生器１６、メモリ検査用圧縮器１７に、初期値であ
るパターンを発生してそれぞれに設定するものであり、
カウンタ回路により構成されている。

【００７３】つづいて、図２に示したフローチャートを
参照しながら、上記１チップマイクロコンピュータ１０
の組み込み自己検査の動作について説明する。

【００７４】ステップＳ１１では、１チップマイクロコ
ンピュータ１０に電源が投入され初期化されることによ
って、メモリ１１に記憶されているＣＰＵ１２の動作を
司るプログラムに従って、ＣＰＵ１２が動作を開始す
る。

【００７５】ステップＳ１２（第１の処理）では、組み
込み自己検査に起動をかけるため、ＣＰＵ１２がバス２
２を介して起動レジスタ１８にアドレス信号Ｐ１２ａお
よび書き込み信号Ｐ１２ｗ（書き込みデータ信号）を出
力して、起動レジスタ１８の内容をデータ「１」に設定
する。

【００７６】ステップＳ１３（第１の処理）では、起動
レジスタ１８の内容がデータ「１」に設定されることに
より、起動レジスタ１８は組み込み自己検査起動パター
ン発生器１９に起動設定信号Ｐ１８を出力する。これに
より、組み込み自己検査起動パターン発生器１９は、疑
似乱数発生器１４、論理回路検査用圧縮器１５、パター
ン発生器１６、メモリ検査用圧縮器１７へ初期値設定信
号Ｐ１９ｉ（初期値）を出力して、任意の初期値にそれ
ぞれ設定する。これと同時に、起動設定信号Ｐ１８が論
理回路群１３にも入力されて、論理回路群１３はスキャ
ンテストが可能になる。

【００７７】ステップＳ１４（第２の処理）では、組み
込み自己検査起動パターン発生器１９が、疑似乱数発生
器１４、パターン発生器１６、パターンカウンタ２０に
検査開始信号Ｐ１９ｓを出力して、組み込み自己検査の
動作が開始される。

【００７８】組み込み自己検査の動作が開始すると、従
来の技術と同様に疑似乱数発生器１４が発生するテスト
パターン信号Ｐ１４（テストパターン）をスキャンテス
トが可能になった論理回路群１３にテストパターンとし
て入力し、論理回路群１３から出力されるデータ信号Ｐ
１３（出力信号）を論理回路検査用圧縮器１５によって
圧縮して、その値を論理回路群１３の組み込み自己検査
の検査結果とする。

【００７９】同時に、パターン発生器１６が発生するテ
ストパターン信号Ｐ１６（テストパターン）をスキャン
テストが可能になったメモリ１１にテストパターンとし
て入力し、メモリ１１から出力されるデータ信号Ｐ１１
（出力信号）をメモリ検査用圧縮器１７によって圧縮し
て、その値をメモリ１１の組み込み自己検査の検査結果
とする。

【００８０】ステップＳ１５（第２の処理）では、組み
込み自己検査の実行終了後、パターンカウンタ２０から
テスト終了信号Ｐ２０が論理回路検査用圧縮器１５およ
びメモリ検査用圧縮器１７に入力され、論理回路検査用
圧縮器１５およびメモリ検査用圧縮器１７の動作が停止
する。このとき、論理回路群１３のテスト結果が論理回
路検査用圧縮器１５に、メモリ１１のテスト結果がメモ
リ検査用圧縮器１７にそれぞれ格納される。なお、これ
と同時に、テスト終了信号Ｐ２０がパターン発生器１６
および疑似乱数発生器１４にも入力されて、それぞれの
動作が停止する。

【００８１】そして、ＣＰＵ１２は、バス２２にて接続
されて、１チップマイクロコンピュータ１０のアドレス
空間内に配置されている論理回路検査用圧縮器１５およ
びメモリ検査用圧縮器１７に、アドレス信号Ｐ１２ａお
よび読み込み信号Ｐ１２ｒを出力して、論理回路検査用
圧縮器１５およびメモリ検査用圧縮器１７に格納されて
いる値をバス２２を介して読み出す。

【００８２】ステップＳ１６では、ＣＰＵ１２が、読み
出された論理回路検査用圧縮器１５の値およびメモリ検
査用圧縮器１７の値をあらかじめメモリ１１に記憶され
ている期待値とそれぞれ比較し結果診断を行う。この
時、例えば、論理回路検査用圧縮器１５の値およびメモ
リ検査用圧縮器１７の値をシリアル通信にて１チップマ
イクロコンピュータ１０の外部に出力し、１チップマイ
クロコンピュータ１０の外部で期待値と比較して結果診
断を行っても差し支えはない。

【００８３】ステップＳ１７ｎ・Ｓ１７ａでは、組み込
み自己検査に必要な時間の経過後、ステップＳ１６での
診断結果を仕様の端子群２１のうち１端子を用いて出力
し、この端子を１チップマイクロコンピュータ１０の外
部より観測することによって、故障の有無を確認するこ
とができる。

【００８４】例えば、ステップＳ１６にて正常、つまり
故障が存在しないと診断された場合は、診断結果を出力
している端子に経時的に変化する信号を出力する（Ｓ１
７ｎ）。一方、ステップＳ１６にて異常、つまり故障が
存在すると診断された場合は、診断結果を出力している
端子に経時的に変化しない信号を出力する（Ｓ１７
ａ）。

【００８５】なお、本実施の形態では、ＣＰＵの指令に
よる端子の状態に基づいて、正常／異常の識別を行って
いる。よって、上記以外の方法によっても、正常／異常
を識別することは可能である。例えば、上記の説明とは
逆、すなわち、正常な場合に経時的に変化しない信号を
出力し、異常な場合に経時的に変化する信号を出力して
もよい。しかし、経時的に変化する信号が出力できなく
なる故障もあり得るため、上記のように「正常な場合に
経時的に変化する信号を出力する」方が望ましい。

【００８６】以上のように、本実施の形態に係る１チッ
プマイクロコンピュータは、組み込み自己検査機能を備
え、さらに、テスト動作を起動する手段と、テスト制御
回路に初期値を設定するパターン発生手段とを備えてい
る。

【００８７】これにより、内蔵ＣＰＵからの指令によっ
て組み込み自己検査を起動し、組み込み自己検査の終了
後の検査結果も内蔵ＣＰＵからの指令より１チップマイ
クロコンピュータ内部において期待値と比較することに
よって、メモリおよび論理回路群のスキャンテストを内
蔵ＣＰＵが起動と結果診断を制御することができる。

【００８８】〔実施の形態２〕本発明の他の実施の形態
について図３および図４に基づいて説明すれば、以下の
とおりである。なお、説明の便宜上、前記の実施の形態
１において示した部材と同一の機能を有する部材には、
同一の符号を付し、その説明を省略する。

【００８９】本実施の形態に係る１チップマイクロコン
ピュータは、前記実施の形態１の１チップマイクロコン
ピュータでは不可能であった、ＣＰＵ自身のスキャンテ
ストを可能とするものである。

【００９０】前記実施の形態１の１チップマイクロコン
ピュータは、ＣＰＵ自身のスキャンテストを行うと、
メモリのテストの診断、論理回路群のスキャンテスト
の診断、ＣＰＵ自身のスキャンテストの診断がＣＰＵ
によって実行できない。そこで、本実施の形態に係る１
チップマイクロコンピュータは、組み込み自己検査の終
了時、検査結果を１チップマイクロコンピュータの外部
に出力する検査結果出力器を備えて、診断を外部におい
て行う。これによって、本実施の形態に係る１チップマ
イクロコンピュータでは、論理回路群およびメモリの組
み込み自己検査を制御する内蔵ＣＰＵを組み込み自己検
査の対象とすることができる。

【００９１】図３に示すように、本実施の形態に係る１
チップマイクロコンピュータ３０は、メモリ１１、ＣＰ
Ｕ１２、論理回路群１３、疑似乱数発生器１４、論理回
路検査用圧縮器１５、パターンカウンタ２０、パターン
発生器１６、メモリ検査用圧縮器１７、起動レジスタ１
８、組み込み自己検査起動パターン発生器１９、仕様の
端子群２１に加えて、検査結果出力器（検査結果出力回
路）３１を備えて構成されている。そして、上記のメモ
リ１１、ＣＰＵ１２、論理回路群１３、起動レジスタ１
８は、バス３２を介して互いに接続されている。

【００９２】ここで、上記のメモリ１１、ＣＰＵ１２、
論理回路群１３、疑似乱数発生器１４、論理回路検査用
圧縮器１５、パターンカウンタ２０、パターン発生器１
６、メモリ検査用圧縮器１７、起動レジスタ１８、組み
込み自己検査起動パターン発生器１９、仕様の端子群２
１は、前記の実施の形態１での説明と同様の構成と機能
を有する。

【００９３】そして、上記検査結果出力器３１は、組み
込み自己検査の終了後、検査結果として論理回路検査用
圧縮器１５およびメモリ検査用圧縮器１７の値を１チッ
プマイクロコンピュータの外部へ出力するための制御信
号を発生するものであり、カウンタ回路を備えている。

【００９４】つづいて、図４に示したフローチャートを
参照しながら、上記１チップマイクロコンピュータ３０
の組み込み自己検査の動作について説明する。

【００９５】ステップＳ２１では、１チップマイクロコ
ンピュータ３０に電源が投入され初期化されることによ
って、メモリ１１に記憶されているＣＰＵ１２の動作を
司るプログラムに従って、ＣＰＵ１２が動作を開始す
る。

【００９６】ステップＳ２２（第３の処理）では、組み
込み自己検査に起動をかけるため、ＣＰＵ１２が１チッ
プマイクロコンピュータ３０のアドレス空間内に配置さ
れバス３２にて接続されている起動レジスタ１８に、ア
ドレス信号Ｐ１２ａおよび書き込み信号Ｐ１２ｗ（書き
込みデータ信号）をバス３２を介して出力して、起動レ
ジスタ１８の内容をデータ「１」に設定する。

【００９７】ステップＳ２３（第３の処理）では、起動
レジスタ１８の内容がデータ「１」に設定されることに
より、起動レジスタ１８は組み込み自己検査起動パター
ン発生器１９に起動設定信号Ｐ１８を出力する。これに
より、組み込み自己検査起動パターン発生器１９は、疑
似乱数発生器１４、論理回路検査用圧縮器１５、パター
ン発生器１６、メモリ検査用圧縮器１７へ初期値設定信
号Ｐ１９ｉを出力して、任意の初期値にそれぞれ設定す
る。これと同時に、起動設定信号Ｐ１８がＣＰＵ１２お
よび論理回路群１３にも入力され、ＣＰＵ１２および論
理回路群１３はスキャンテストが可能になる。

【００９８】ステップＳ２４（第４の処理）では、組み
込み自己検査起動パターン発生器１９が、疑似乱数発生
器１４、パターン発生器１６、パターンカウンタ２０に
検査開始信号Ｐ１９ｓを出力して、組み込み自己検査の
動作が開始される。

【００９９】組み込み自己検査の動作が開始すると、従
来の技術と同様に疑似乱数発生器１４が発生するテスト
パターン信号Ｐ１４をスキャンテストが可能になったＣ
ＰＵ１２および論理回路群１３にテストパターンとして
入力し、ＣＰＵ１２および論理回路群１３から出力され
るデータ信号Ｐ１２（出力信号）およびデータ信号Ｐ１
３を論理回路検査用圧縮器１５によって圧縮して、その
値をＣＰＵ１２および論理回路群１３の組み込み自己検
査の検査結果とする。

【０１００】同時に、パターン発生器１６が発生するテ
ストパターン信号Ｐ１６をスキャンテストが可能になっ
たメモリ１１にテストパターンとして入力し、メモリ１
１から出力されるデータ信号Ｐ１１をメモリ検査用圧縮
器１７によって圧縮して、その値をメモリ１１の組み込
み自己検査の検査結果とする。

【０１０１】ステップＳ２５（第５の処理）では、組み
込み自己検査の実行終了後、パターンカウンタ２０から
テスト終了信号Ｐ２０が論理回路検査用圧縮器１５およ
びメモリ検査用圧縮器１７に入力され、論理回路検査用
圧縮器１５およびメモリ検査用圧縮器１７の動作が停止
する。このとき、ＣＰＵ１２および論理回路群１３のテ
スト結果が論理回路検査用圧縮器１５に、メモリ１１の
テスト結果がメモリ検査用圧縮器１７にそれぞれ格納さ
れる。なお、これと同時に、テスト終了信号Ｐ２０がパ
ターン発生器１６および疑似乱数発生器１４にも入力さ
れて、それぞれの動作が停止する。

【０１０２】これと同時に、テスト終了信号Ｐ２０は検
査結果出力器３１にも入力される。テスト終了信号Ｐ２
０が入力された検査結果出力器３１は、論理回路検査用
圧縮器１５およびメモリ検査用圧縮器１７にクロック周
期を持った出力クロック信号Ｐ３１を入力する。これに
より、従来の技術での説明と同様に、シフトレジスタ状
に構成された論理回路検査用圧縮器１５およびメモリ検
査用圧縮器１７は、出力クロック信号Ｐ３１が１周期入
力されるたびに１ビットの出力データ信号Ｐｏｕｔ（出
力信号）を出力線に順次出力する。そして、組み込み自
己検査に必要な時間を経た後、仕様の端子群２１のうち
１端子を用いて出力した出力データ信号Ｐｏｕｔを、１
チップマイクロコンピュータ３０の外部において、期待
値と比較することにより、故障の有無を判定する。

【０１０３】以上のように、本実施の形態に係る１チッ
プマイクロコンピュータは、組み込み自己検査機能を備
え、さらに、テスト動作を起動する手段と、テスト制御
回路に初期値を設定するパターン発生手段と、組み込み
自己検査の結果を１チップマイクロコンピュータの外部
に出力するテスト結果出力手段とを備えている。

【０１０４】これにより、内蔵ＣＰＵからの指令によっ
て組み込み自己検査を起動し、組み込み自己検査の終了
後、検査結果を１チップマイクロコンピュータの外部に
出力して外部において期待値と比較することによって、
内蔵ＣＰＵを組み込み自己検査の対象とすることができ
る。

【０１０５】〔実施の形態３〕本発明のさらに他の実施
の形態について図５および図６に基づいて説明すれば、
以下のとおりである。なお、説明の便宜上、前記の実施
の形態１および２において示した部材と同一の機能を有
する部材には、同一の符号を付し、その説明を省略す
る。

【０１０６】前記実施の形態２の１チップマイクロコン
ピュータは、ＣＰＵ自身のスキャンテストを可能とする
ために、診断を外部において行う。これに対して、本実
施の形態に係る１チップマイクロコンピュータは、ＣＰ
Ｕ自身のスキャンテストが可能であり、テスト結果の診
断もＣＰＵで行うものである。

【０１０７】具体的には、本実施の形態に係る１チップ
マイクロコンピュータは、内蔵ＣＰＵを初期化するリセ
ット発生器を備え、組み込み自己検査の終了後に内蔵Ｃ
ＰＵをリセットして、再びメモリに記憶されているプロ
グラムに従ってＣＰＵを動作させる。これにより、メモ
リ、論理回路群、ＣＰＵのスキャンテストの結果を論理
回路検査用圧縮器１５およびメモリ検査用圧縮器１７に
内蔵されているメモリに記憶した後、リセット発生器に
よってＣＰＵをリセットして、ＣＰＵ自身で診断を行う
ことができる。

【０１０８】図５に示すように、本実施の形態に係る１
チップマイクロコンピュータ５０は、メモリ１１、ＣＰ
Ｕ１２、論理回路群１３、疑似乱数発生器１４、論理回
路検査用圧縮器１５、パターンカウンタ２０、パターン
発生器１６、メモリ検査用圧縮器１７、起動レジスタ１
８、組み込み自己検査起動パターン発生器１９、仕様の
端子群２１に加えて、リセット発生器（リセット回路）
５１を備えて構成されている。そして、上記のメモリ１
１、ＣＰＵ１２、論理回路群１３、起動レジスタ１８、
論理回路検査用圧縮器１５、メモリ検査用圧縮器１７
は、バス５２を介して互いに接続されている。

【０１０９】ここで、上記のメモリ１１、ＣＰＵ１２、
論理回路群１３、疑似乱数発生器１４、論理回路検査用
圧縮器１５、パターンカウンタ２０、パターン発生器１
６、メモリ検査用圧縮器１７、起動レジスタ１８、組み
込み自己検査起動パターン発生器１９、仕様の端子群２
１は、前記の実施の形態１での説明と同様の構成と機能
を有する。

【０１１０】そして、上記リセット発生器５１は、組み
込み自己検査の終了後、ＣＰＵ１２の初期化を行う信号
を発生するものである。

【０１１１】つづいて、図６に示したフローチャートを
参照しながら、上記１チップマイクロコンピュータ５０
の組み込み自己検査の動作について説明する。

【０１１２】ステップＳ３１では、１チップマイクロコ
ンピュータ５０に電源が投入され初期化されることによ
って、メモリ１１に記憶されているＣＰＵ１２の動作を
司るプログラムに従って、ＣＰＵ１２が動作を開始す
る。

【０１１３】ステップＳ３２では、ＣＰＵ１２は１チッ
プマイクロコンピュータ５０のアドレス空間内に配置さ
れバス５２にて接続されている起動レジスタ１８にアド
レス信号Ｐ１２ａおよび読み込み信号Ｐ１２ｒを入力
し、起動レジスタ１８の内容を確認する。起動レジスタ
１８の内容は、ステップＳ３１でデータ「０」に初期化
されており、ＣＰＵ１２は起動レジスタ１８の内容がデ
ータ「０」であることを確認して電源投入時の初期化で
あることを認識する。そして、起動レジスタ１８の内容
がデータ「０」（正常）のときステップＳ３３へ移行す
る。一方、起動レジスタ１８の内容がデータ「１」（異
常）のときステップＳ３８へ移行する。

【０１１４】ステップＳ３３（第６の処理）では、組み
込み自己検査に起動をかけるため、ＣＰＵ１２が１チッ
プマイクロコンピュータ５０のアドレス空間内に配置さ
れバス５２にて接続されている起動レジスタ１８に、ア
ドレス信号Ｐ１２ａおよび書き込み信号Ｐ１２ｗ（書き
込みデータ信号）をバス５２を介して入力して、起動レ
ジスタ１８の内容をデータ「１」に設定する。

【０１１５】ステップＳ３４（第６の処理）では、起動
レジスタ１８の内容がデータ「１」に設定されることに
より、起動レジスタ１８は組み込み自己検査起動パター
ン発生器１９に起動設定信号Ｐ１８を入力する。これに
より、組み込み自己検査起動パターン発生器１９は、疑
似乱数発生器１４、論理回路検査用圧縮器１５、パター
ン発生器１６、メモリ検査用圧縮器１７へ初期値設定信
号Ｐ１９ｉを入力して、任意の初期値にそれぞれ設定す
る。これと同時に、起動設定信号Ｐ１８がＣＰＵ１２お
よび論理回路群１３にも入力され、ＣＰＵ１２および論
理回路群１３はスキャンテストが可能になる。

【０１１６】ステップＳ３５（第７の処理）では、組み
込み自己検査起動パターン発生器１９が、疑似乱数発生
器１４、パターン発生器１６、パターンカウンタ２０に
検査開始信号Ｐ１９ｓを入力して、組み込み自己検査の
動作が開始される。

【０１１７】組み込み自己検査の動作が開始すると、従
来の技術と同様に疑似乱数発生器１４が発生するテスト
パターン信号Ｐ１４をスキャンテストが可能になったＣ
ＰＵ１２および論理回路群１３にテストパターンとして
入力し、ＣＰＵ１２および論理回路群１３から出力され
るデータ信号Ｐ１３を論理回路検査用圧縮器１５によっ
て圧縮して、その値をＣＰＵ１２および論理回路群１３
の組み込み自己検査の検査結果とする。

【０１１８】同時に、パターン発生器１６がメモリ１１
にテストパターン信号Ｐ１６を入力し、メモリ１１から
出力されるデータ信号Ｐ１１をメモリ検査用圧縮器１７
によって圧縮して、その値をメモリ１１の組み込み自己
検査の検査結果とする。

【０１１９】ステップＳ３６（第８の処理）では、組み
込み自己検査の実行終了後、パターンカウンタ２０から
テスト終了信号Ｐ２０が論理回路検査用圧縮器１５およ
びメモリ検査用圧縮器１７に入力され、論理回路検査用
圧縮器１５およびメモリ検査用圧縮器１７の動作が停止
する。このとき、ＣＰＵ１２および論理回路群１３のテ
スト結果が論理回路検査用圧縮器１５に、メモリ１１の
テスト結果がメモリ検査用圧縮器１７にそれぞれ格納さ
れる。なお、これと同時に、テスト終了信号Ｐ２０がパ
ターン発生器１６および疑似乱数発生器１４にも入力さ
れて、それぞれの動作が停止する。

【０１２０】これと同時に、テスト終了信号Ｐ２０はリ
セット発生器５１にも入力される。テスト終了信号Ｐ２
０が入力されたリセット発生器５１は、ＣＰＵ１２にリ
セット信号Ｐ５１を出力してＣＰＵ１２を初期化する。

【０１２１】ステップＳ３７（第８の処理）では、ＣＰ
Ｕ１２が初期化されて、スキャンテストの対象である状
態から、メモリ１１に記憶されているプログラムに従っ
て動作する状態に戻り、動作を再開する。ＣＰＵ１２
は、起動レジスタ１８にアドレス信号Ｐ１２ａおよび読
み込み信号Ｐ１２ｒを入力し、起動レジスタ１８の内容
がデータ「１」であることを確認して、電源投入時の初
期化ではなく、組み込み自己検査終了後のリセット発生
器５１からの初期化であることを認識する。

【０１２２】ステップＳ３８（第８の処理）では、ＣＰ
Ｕ１２は、起動レジスタ１８にアドレス信号Ｐ１２ａお
よび書き込み信号Ｐ１２ｗ（書き込みデータ信号）をバ
ス５２を介して入力して起動レジスタ１８の内容をデー
タ「０」に設定する。

【０１２３】ステップＳ３９（第８の処理）では、ＣＰ
Ｕ１２は、１チップマイクロコンピュータ５０のアドレ
ス空間内に配置され、バス５２にて接続されている論理
回路検査用圧縮器１５およびメモリ検査用圧縮器１７
に、アドレス信号Ｐ１２ａおよび読み込み信号Ｐ１２ｒ
を入力して、論理回路検査用圧縮器１５およびメモリ検
査用圧縮器１７の値をバス５２を介して読み出す。

【０１２４】ステップＳ４０（第８の処理）では、ＣＰ
Ｕ１２が、読み出された論理回路検査用圧縮器１５の値
およびメモリ検査用圧縮器１７の値をあらかじめメモリ
１１に記憶されている期待値とそれぞれ比較し結果診断
を行う。この時、例えば、論理回路検査用圧縮器１５の
値およびメモリ検査用圧縮器１７の値をシリアル通信に
て１チップマイクロコンピュータ５０の外部に出力し、
１チップマイクロコンピュータ５０の外部で期待値と比
較して結果診断を行っても差し支えはない。

【０１２５】ステップＳ４１ｎ・Ｓ４１ａでは、組み込
み自己検査に必要な時間の経過後、ステップＳ４０での
診断結果を仕様の端子群２１のうち１端子を用いて出力
し、この端子を１チップマイクロコンピュータ５０の外
部より観測することによって、故障の有無を確認するこ
とができる。

【０１２６】例えば、ステップＳ４０にて正常、つまり
故障が存在しないと診断された場合は、診断結果を出力
している端子に経時的に変化する信号を出力する（Ｓ４
１ｎ）。一方、ステップＳ４０にて異常、つまり故障が
存在すると診断された場合は、診断結果を出力している
端子に経時的に変化しない信号を出力する（Ｓ４１
ａ）。

【０１２７】ここで、リセットの動作に異常が発生した
場合について説明する。

【０１２８】第一に、電源投入直後のリセットの判別
（Ｓ３２）において、例えば起動レジスタ１８の出力
（起動設定信号Ｐ１８）に、常に状態が「１」であり
「０」に変化することができないという縮退故障が存在
した場合、異常と判別される。そして、ステップＳ３３
からステップＳ３７の処理を行わずにステップＳ３８へ
移行する。したがって、ステップＳ３９にて論理回路検
査用圧縮器１５およびメモリ検査用圧縮器１７の値を読
み出しても、次のステップＳ４０にて異常と判別される
ため、診断結果を出力している端子から正常を示す信号
（経時的に変化する信号）が出力されず、故障が存在す
ると診断できる。

【０１２９】第二に、組み込み自己検査終了後のリセッ
トの判別（Ｓ３７）において、例えば起動レジスタ１８
の出力（起動設定信号Ｐ１８）に、常に状態が「０」で
あり「１」に変化することができないという縮退故障が
存在した場合、ステップＳ３７にて異常と判別される。
そして、ステップＳ３３へ移行するので、ステップＳ３
３からステップＳ３７の状態の間をループすることにな
る。したがって、ステップＳ４１が処理されないため、
診断結果を出力している端子から正常を示す信号（経時
的に変化する信号）が出力されず、異常を示す信号（経
時的に変化しない信号）が検出されて、故障が存在する
と診断できる。

【０１３０】以上のように、本実施の形態に係る１チッ
プマイクロコンピュータは、組み込み自己検査機能を備
え、さらに、テスト動作を起動する手段と、テスト制御
回路に初期値を設定するパターン発生手段と、組み込み
自己検査の終了後に内蔵ＣＰＵを初期化するリセット発
生手段とを備えている。

【０１３１】これにより、内蔵ＣＰＵからの指令によっ
て組み込み自己検査を起動し、組み込み自己検査の終了
後、組み込み自己検査の対象となる回路構成から再びＣ
ＰＵの動作を司るプログラムが記憶されるメモリに従っ
て動作を開始することができる。したがって、上記１チ
ップマイクロコンピュータは、ＣＰＵ自身のスキャンテ
ストが可能であり、テスト結果の診断もＣＰＵで行うこ
とができる。

【０１３２】〔実施の形態４〕本発明のさらに他の実施
の形態について図１０から図１２に基づいて説明すれ
ば、以下のとおりである。なお、説明の便宜上、前記の
実施の形態１から３において示した部材と同一の機能を
有する部材には、同一の符号を付し、その説明を省略す
る。

【０１３３】図１０に示すように、本実施の形態に係る
１チップマイクロコンピュータ７０は、メモリ１１、Ｃ
ＰＵ１２、論理回路群１３、疑似乱数発生器１４、論理
回路検査用圧縮器１５、パターンカウンタ２０、パター
ン発生器１６、メモリ検査用圧縮器１７、テスト回路７
１、端子切り替え回路（端子切り替え手段）７３、仕様
の端子群（端子群）２１を備えて構成されている。そし
て、上記のメモリ１１、ＣＰＵ１２、論理回路群１３、
回路検査用圧縮器１５、メモリ検査用圧縮器１７は、バ
ス７２を介して互いに接続されている。

【０１３４】上記のメモリ１１、ＣＰＵ１２、論理回路
群１３、疑似乱数発生器１４、論理回路検査用圧縮器１
５、パターンカウンタ２０、パターン発生器１６、メモ
リ検査用圧縮器１７、仕様の端子群２１は、前述した従
来の技術での説明と同様の構成および機能を有してお
り、実施の形態１においても説明されているのでここで
は省略する。

【０１３５】また、上記テスト回路７１は、ＩＥＥＥ１
１４９．１規格に準拠したＪＴＡＧ回路であり、前述し
た従来の技術での説明と同様の構成および機能を有して
いるため、ここでは省略する。

【０１３６】なお、疑似乱数発生器１４、論理回路検査
用圧縮器１５、パターン発生器１６、メモリ検査用圧縮
器１７、パターンカウンタ２０が、自己検査制御回路に
相当する。また、テスト回路７１が、自己検査起動回路
に相当する。

【０１３７】上記端子切り替え回路７３は、テスト回路
７１とのテスト用入出力信号群（自己検査用信号群）Ｐ
７１あるいは仕様の入出力信号群（仕様の信号群）Ｐ７
０のどちらか一方を、仕様の端子群２１に接続する制御
を行う。なお、仕様の入出力信号群Ｐ７０とは、１チッ
プマイクロコンピュータ７０が通常の機能を実現するた
めに、仕様の端子群２１に接続する必要のある信号群の
ことである。

【０１３８】ここで、図１１および図１２を用いて、上
記端子切り替え回路７３の具体的な構成を２つ示す。

【０１３９】（１）特別な電位の信号を検出する構成
（電圧検出方法） 図１１に示すように、端子切り替え回路７３は、特別電
圧検出回路７３ａと、セレクタ回路７３ｂとを備えて構
成されてもよい。

【０１４０】上記特別電圧検出回路７３ａは、仕様の端
子群２１の所定の端子により、信号群の切り替えを指示
する、仕様動作電圧以外の特別な電位の信号の入力を検
出する。すなわち、特別電圧検出回路７３ａは、特別な
電位の信号の入力を検出した場合、特別電圧検出信号Ｐ
７３ａをデータ「０」からデータ「１」に推移して、セ
レクタ回路７３ｂへ伝達する。

【０１４１】ここで、特別電圧検出回路７３ａが検出す
る特別な電位の信号としては、仕様動作と識別が可能で
あればよい。また、この信号は仕様の端子群２１の１本
もしくは複数本の端子から入力できる。

【０１４２】上記セレクタ回路７３ｂは、仕様の入出力
信号群Ｐ７０およびテスト回路７１のテスト用入出力信
号群Ｐ７１が接続されるとともに、特別電圧検出信号Ｐ
７３ａと接続されている。そして、セレクタ回路７３ｂ
は、特別電圧検出信号Ｐ７３ａがデータ「０」のとき、
仕様の端子群２１に仕様の入出力信号群Ｐ７０を接続
し、特別電圧検出信号Ｐ７３ａがデータ「０」からデー
タ「１」に推移したとき、仕様の端子群２１にテスト回
路７１のテスト用入出力信号群Ｐ７１を接続する。すな
わち、セレクタ回路７３ｂは、特別電圧検出信号Ｐ７３
ａに応じて、仕様の端子群２１に接続する信号を仕様の
入出力信号群Ｐ７０とテスト用入出力信号群Ｐ７１とで
切り替えてインタフェースを確立する。

【０１４３】（２）コマンドを検出する構成（コマンド
検出方法） また、図１２に示すように、端子切り替え回路７３は、
上記特別電圧検出回路７３ａの代わりに、コマンド検出
回路７３ｃを備えて構成されてもよい。

【０１４４】上記コマンド検出回路７３ｃは、仕様の端
子群２１の所定の端子により、信号群の切り替えを指示
する、所定のコマンドの入力を検出する。すなわち、コ
マンド検出回路７３ｃは、特定のコマンドの入力を検出
した場合、コマンド検出信号Ｐ７３ｃをデータ「０」か
らデータ「１」に推移して、セレクタ回路７３ａへ伝達
する。

【０１４５】ここで、コマンド検出回路７３ｃが検出す
る特定のコマンドとしては、仕様動作のためのコマンド
と識別が可能であればよい。また、このコマンドは仕様
の端子群２１の１本もしくは複数本の端子から入力でき
る。

【０１４６】上記セレクタ回路７３ｂは、仕様の入出力
信号群Ｐ７０およびテスト回路７１のテスト用入出力信
号群Ｐ７１が接続されるとともに、コマンド検出信号Ｐ
７３ｃと接続されている。そして、セレクタ回路７３ｂ
は、コマンド検出信号Ｐ７３ｃがデータ「０」のとき、
仕様の端子群２１に仕様の入出力信号群Ｐ７０を接続
し、コマンド検出信号Ｐ７３ｃがデータ「０」からデー
タ「１」に推移したとき、仕様の端子群２１にテスト回
路７１のテスト用入出力信号群Ｐ７１を接続する。すな
わち、セレクタ回路７３ｂは、コマンド検出信号Ｐ７３
ｃに応じて、仕様の端子群２１に接続する信号を仕様の
入出力信号群Ｐ７０とテスト用入出力信号群Ｐ７１とで
切り替えてインタフェースを確立する。

【０１４７】端子切り替え回路７３が上記の何れかの構
成を備えることによって、テストの時のみテスト回路７
１が外部より直接制御可能となるため、専用のテスト端
子を用いることなく、組み込み自己検査を行うことが可
能となる。

【０１４８】そして、上記端子切り替え回路７３によっ
て、仕様の端子群２１からテスト用入出力信号群Ｐ７１
がインタフェースされた場合、仕様の端子群２１からＩ
ＥＥＥ１１４９．１規格に準じてＴＤＩ信号、ＴＤＯ信
号、ＴＣＫ信号、ＴＭＳ信号がテスト回路７１に入出力
される。よって、これらの信号が仕様の端子群２１の各
端子に入出力されると、従来の技術で述べたように、下
記の動作で自己検査が実行される。

【０１４９】すなわち、ＴＣＫ信号でサンプリングされ
たＴＤＩ信号からの命令と付属のデータとに従って、疑
似乱数発生器１４、パターン発生器１６、論理回路検査
用圧縮器１５、メモリ検査用圧縮器１７の初期状態の設
定を行い、組み込み自己検査を起動する（第９の処
理）。

【０１５０】組み込み自己検査が起動されると、疑似乱
数発生器１４が発生する信号Ｐ１４がテストパターンと
して、スキャンテストが可能になったＣＰＵ１２および
論理回路群１３に入力される。そして、ＣＰＵ１２およ
び論理回路群１３から出力されるデータ信号Ｐ１２・Ｐ
１３を論理回路検査用圧縮器１５によって圧縮し、その
値を論理回路群１３の組み込み自己検査の検査結果とす
る。これと同時に、パターン発生器１６がメモリ１１に
テストパターン信号Ｐ１６を入力し、メモリ１１が出力
するデータ信号Ｐ１１をメモリ検査用圧縮器１７によっ
て圧縮して、その値をメモリ１１の組み込み自己検査の
検査結果とする（第１０の処理）。

【０１５１】組み込み自己検査の終了後、パターンカウ
ンタ２０によって、論理回路検査用圧縮器１５およびメ
モリ検査用圧縮器１７の動作が停止され、ＴＣＫ信号で
サンプリングされたＴＤＩ信号からの命令と付属のデー
タとに従って、ＣＰＵ１２および論理回路群１３の組み
込み自己検査の検査結果とメモリ１１の組み込み自己検
査の検査結果とを、ＴＣＫ信号に同期してＴＤＯ信号に
割り当てられた端子から出力し、１チップマイクロコン
ピュータ７０の外部で期待値と比較して判定を行う。

【０１５２】このとき、１チップマイクロコンピュータ
７０は、端子切り替え回路７３によって、自己検査時に
テスト用入出力信号群Ｐ７１を入出力し、通常使用時に
は仕様の入出力信号群Ｐ７０を入出力するように、仕様
の端子群２１を通過する信号群を切り替える処理を行う
（第１１の処理）。

【０１５３】以上のように、１チップマイクロコンピュ
ータ７０は、信号群を切り替える端子切り替え回路７３
を備えることによって、自己検査のための端子を仕様の
端子群２１に加えて設ける必要がない。したがって、端
子数を増加させることなく、ＩＥＥＥ１１４９．１規格
に準拠した標準的な構成で、組み込み自己検査を行うこ
とが可能となる。

【０１５４】また、テスト回路７１（ＪＴＡＧ回路）の
制御信号を用いて外部から組み込み自己検査を起動し、
外部にて結果診断を行うことができるため、ＣＰＵ１２
自身のスキャンテストおよびその結果診断が可能とな
る。

【０１５５】さらに、テスト回路７１は標準的な規格に
準拠した回路であるので、これを搭載した１チップマイ
クロコンピュータの設計、開発期間を短縮することがで
きる。

【０１５６】〔実施の形態５〕本発明のさらに他の実施
の形態について図１３および図１４に基づいて説明すれ
ば、以下のとおりである。なお、説明の便宜上、前記の
実施の形態１から４において示した部材と同一の機能を
有する部材には、同一の符号を付し、その説明を省略す
る。

【０１５７】本実施の形態では、前記実施の形態４にお
いて説明した１チップマイクロコンピュータ７０を搭載
したＩＣカードについて説明する。

【０１５８】図１３に示すように、本実施の形態に係る
ＩＣカード１は、上記１チップマイクロコンピュータ７
０（図１０）を搭載するとともに、１チップマイクロコ
ンピュータ７０と外部とのインタフェースである仕様の
端子群２１が配設されている。

【０１５９】上記仕様の端子群２１は、通常、ＩＣカー
ド１の実使用状態において、図１３に示すようにＩＳＯ
７８１６に規定されている端子機能を具備する。すなわ
ち、仕様の端子群２１の各端子は、ＶＤＤ、ＧＮＤ、Ｖ
ＰＰ、ＲＦＵ１、ＲＳＴ、Ｉ／Ｏ、ＣＬＫ、ＲＦＵ２の
信号をそれぞれインタフェースする。

【０１６０】つぎに、図１４は、上記ＩＣカード１の組
み込み自己検査を行う際の状態を示している。ＩＣカー
ド１は組み込み自己検査の時、仕様の端子群２１の端子
のうちのテストに使用する端子を介してテスタ９０に接
続される。

【０１６１】実施の形態４で示したように、１チップマ
イクロコンピュータ７０は端子切り替え回路７３を備え
ており、仕様の端子群２１でインタフェースする信号
を、仕様の入出力信号群Ｐ７０およびテスト用入出力信
号群Ｐ７１の何れかを選択して切り替えることができ
る。よって、ＩＣカード１の仕様の入出力信号群Ｐ７０
とテスト回路７１のテスト用入出力信号群Ｐ７１とを対
応させることができる。すなわち、例えば、ＪＴＡＧ回
路であるテスト回路７１のＴＤＩ端子をＩＣカード１の
ＲＦＵ１端子に対応させ、同様に、ＴＤＯ端子をＩ／Ｏ
端子に、ＴＣＫ端子をＣＬＫ端子に、ＴＭＳ端子をＲＦ
Ｕ２端子に対応させて、それぞれの端子を共有させるこ
とができる。

【０１６２】そして、端子の切り替え、すなわち、仕様
の入出力信号群Ｐ７０とテスト用入出力信号群Ｐ７１と
を切り替えるために、ＩＣカード１の外部から切り替え
指示を与える。具体的には、仕様動作電圧以外の特別な
電位を検出する電圧検出方法（図１１）の場合、切り替
え指示に相当する電圧をＶＰＰ端子から入力する。ま
た、特定のコマンドが入力されたことを検出するコマン
ド検出方法（図１２）の場合、切り替え指示に相当する
コマンドをＩ／Ｏ端子から入力し、端子が切り替わった
後にＩ／Ｏ端子からＴＤＯ信号を出力する。なお、これ
らの電圧あるいはコマンドは、テスタ９０を用いて入力
することもできる。

【０１６３】以上のように、本実施の形態に係るＩＣカ
ード１は、仕様の端子群２１の端子機能を切り替えるこ
とにより、テスト時にＪＴＡＧ回路（テスト回路７１）
のＴＤＩ、ＴＤＯ、ＴＣＫ、ＴＭＳ信号を外部端子ヘイ
ンタフェースすることができるため、搭載した１チップ
マイクロコンピュータ７０の組み込み自己検査の起動お
よび結果の診断を外部のテスタ９０から行うことが可能
となる。

【０１６４】なお、本実施の形態は本発明の範囲を限定
するものではなく、本発明の範囲内で種々の変更が可能
である。

【０１６５】

【発明の効果】本発明の発明の１チップマイクロコンピ
ュータは、以上のように、それぞれバスで接続されたＣ
ＰＵと、ＣＰＵの動作を司るプログラムが記憶されたメ
モリと、論理回路群とを備えるとともに、上記ＣＰＵの
指令に従って、上記の論理回路群およびメモリにそれぞ
れテストパターンを入力し、それぞれの出力信号を検出
する自己検査制御回路と、上記ＣＰＵの指令に従って、
上記自己検査制御回路に初期値を設定し、上記自己検査
制御回路を起動する自己検査起動回路とを備えている構
成である。

【０１６６】また、本発明の発明の１チップマイクロコ
ンピュータの制御方法は、以上のように、それぞれバス
で接続されたＣＰＵと、ＣＰＵの動作を司るプログラム
が記憶されたメモリと、論理回路群とを備えた１チップ
マイクロコンピュータの制御方法であって、上記ＣＰＵ
の指令に従って、自己検査制御回路に初期値を設定し、
該自己検査制御回路を起動する処理（第１の処理）と、
上記ＣＰＵの指令に従って、上記自己検査制御回路によ
って、上記の論理回路群およびメモリにそれぞれテスト
パターンを入力し、それぞれの出力信号を検出する処理
（第２の処理）とを含んでいる方法である。

【０１６７】それゆえ、従来必要であった複数の専用の
テスト端子を用いず、また外部からの複雑な制御を行わ
ず、組み込み自己検査を実行できるという効果を奏す
る。したがって、１チップマイクロコンピュータの端子
数増加の問題が解決できるため、例えばＩＣカードのよ
うに端子数の少ない１チップマイクロコンピュータにお
いても組み込み自己検査を実用化することができるとい
う効果を奏する。

【０１６８】本発明の発明の１チップマイクロコンピュ
ータは、以上のように、それぞれバスで接続されたＣＰ
Ｕと、ＣＰＵの動作を司るプログラムが記憶されたメモ
リと、論理回路群とを備えるとともに、上記ＣＰＵの指
令に従って、上記のＣＰＵ、論理回路群およびメモリに
それぞれテストパターンを入力し、それぞれの出力信号
を検出する自己検査制御回路と、上記ＣＰＵの指令に従
って、上記自己検査制御回路に初期値を設定し、上記自
己検査制御回路を起動する自己検査起動回路と、上記自
己検査制御回路で検出された上記のＣＰＵ、論理回路群
およびメモリの出力信号を外部に出力する検査結果出力
回路とを備えている構成である。

【０１６９】また、本発明の発明の１チップマイクロコ
ンピュータの制御方法は、以上のように、それぞれバス
で接続されたＣＰＵと、ＣＰＵの動作を司るプログラム
が記憶されたメモリと、論理回路群とを備えた１チップ
マイクロコンピュータの制御方法であって、上記ＣＰＵ
の指令に従って、自己検査制御回路に初期値を設定し、
該自己検査制御回路を起動する処理（第３の処理）と、
上記ＣＰＵの指令に従って、上記自己検査制御回路によ
って、上記のＣＰＵ、論理回路群およびメモリにそれぞ
れテストパターンを入力し、それぞれの出力信号を検出
する処理（第４の処理）と、上記自己検査制御回路で検
出された上記のＣＰＵ、論理回路群およびメモリの出力
信号を外部に出力する処理（第５の処理）とを含んでい
る方法である。

【０１７０】それゆえ、従来必要であった複数の専用の
テスト端子を用いず、また外部からの複雑な制御を行わ
ず、組み込み自己検査を実行することができるという効
果を奏する。さらに、論理回路群およびメモリの結果診
断に加えて、ＣＰＵ自身の結果診断を行うことができる
という効果を奏する。

【０１７１】したがって、１チップマイクロコンピュー
タの端子数増加の問題が解決できるため、例えばＩＣカ
ードのように端子数の少ない１チップマイクロコンピュ
ータにおいても組み込み自己検査を実用化することがで
きるという効果を奏する。さらに、論理回路群およびメ
モリの結果診断に加えて、従来困難であったＣＰＵ自身
の結果診断を行うことができるという効果を奏する。

【０１７２】本発明の発明の１チップマイクロコンピュ
ータは、以上のように、それぞれバスで接続されたＣＰ
Ｕと、ＣＰＵの動作を司るプログラムが記憶されたメモ
リと、論理回路群とを備えるとともに、上記ＣＰＵの指
令に従って、上記のＣＰＵ、論理回路群およびメモリに
それぞれテストパターンを入力し、それぞれの出力信号
を検出する自己検査制御回路と、上記ＣＰＵの指令に従
って、上記自己検査制御回路に初期値を設定し、上記自
己検査制御回路を起動する自己検査起動回路と、上記自
己検査制御回路によって上記のＣＰＵ、論理回路群およ
びメモリの出力信号を検出した後、上記ＣＰＵをリセッ
トして、上記のＣＰＵ、論理回路群およびメモリを上記
出力信号に基づいて診断するプログラムを上記ＣＰＵに
実行させるリセット回路とを備えている構成である。

【０１７３】また、本発明の発明の１チップマイクロコ
ンピュータの制御方法は、以上のように、それぞれバス
で接続されたＣＰＵと、ＣＰＵの動作を司るプログラム
が記憶されたメモリと、論理回路群とを備えた１チップ
マイクロコンピュータの制御方法であって、上記ＣＰＵ
の指令に従って、自己検査制御回路に初期値を設定し、
該自己検査制御回路を起動する処理（第６の処理）と、
上記ＣＰＵの指令に従って、上記自己検査制御回路によ
って、上記のＣＰＵ、論理回路群およびメモリにそれぞ
れテストパターンを入力し、それぞれの出力信号を検出
する処理（第７の処理）と、上記自己検査制御回路によ
って上記のＣＰＵ、論理回路群およびメモリの出力信号
を検出した後、上記ＣＰＵをリセットして、上記のＣＰ
Ｕ、論理回路群およびメモリを上記出力信号に基づいて
診断するプログラムを上記ＣＰＵに実行させる処理（第
８の処理）とを含んでいる方法である。

【０１７４】それゆえ、従来必要であった複数の専用の
テスト端子を用いず、また外部からの複雑な制御を行わ
ず、組み込み自己検査を実行できるという効果を奏す
る。さらに、組み込み自己検査の終了後、ＣＰＵ、論理
回路群およびメモリの出力信号に基づく結果診断を、Ｃ
ＰＵをリセットすることによって、１チップマイクロコ
ンピュータの内部において行うことができるという効果
を奏する。

【０１７５】したがって、１チップマイクロコンピュー
タの端子数増加の問題が解決できるため、例えばＩＣカ
ードのように端子数の少ない１チップマイクロコンピュ
ータにおいても組み込み自己検査を実用化することがで
きるという効果を奏する。さらに、論理回路群およびメ
モリの結果診断に加えて、従来困難であったＣＰＵ自身
の結果診断を行うことができるという効果を奏する。し
かも、これらの診断を、何ら外部の検査装置を用いるこ
となく、１チップマイクロコンピュータ自身で行うこと
ができるという効果を奏する。

【０１７６】本発明の１チップマイクロコンピュータ
は、以上のように、それぞれバスで接続されたＣＰＵ
と、ＣＰＵの動作を司るプログラムが記憶されたメモリ
と、論理回路群とを備えるとともに、上記のＣＰＵ、論
理回路群およびメモリにそれぞれテストパターンを入力
し、それぞれの出力信号を検出する自己検査制御回路
と、上記自己検査制御回路に初期値を設定し、該自己検
査制御回路を起動する自己検査起動回路と、同一の端子
群を介して入出力される自己検査用信号群および仕様の
信号群を切り替える端子切り替え手段とを備えている構
成である。

【０１７７】また、本発明の１チップマイクロコンピュ
ータの制御方法は、以上のように、それぞれバスで接続
されたＣＰＵと、ＣＰＵの動作を司るプログラムが記憶
されたメモリと、論理回路群とを備えた１チップマイク
ロコンピュータの制御方法であって、自己検査制御回路
に初期値を設定し、該自己検査制御回路を起動する処理
（第９の処理）と、上記自己検査制御回路によって、上
記のＣＰＵ、論理回路群およびメモリにそれぞれテスト
パターンを入力し、それぞれの出力信号を検出する処理
（第１０の処理）と、自己検査時には自己検査用信号群
を入出力し、通常使用時には仕様の信号群を入出力する
ように、端子群を通過する信号群を切り替える処理（第
１１の処理）とを含んでいる方法である。

【０１７８】それゆえ、組み込み自己検査のために端子
を追加することなく、仕様上の端子数で組み込み自己検
査を実行できるという効果を奏する。

【０１７９】したがって、１チップマイクロコンピュー
タの端子数増加の問題が解決できるため、例えばＩＣカ
ードのように端子数の少ない１チップマイクロコンピュ
ータにおいても組み込み自己検査を実用化することがで
きるという効果を奏する。さらに、論理回路群およびメ
モリの結果診断に加えて、従来困難であったＣＰＵ自身
の結果診断を行うことができるという効果を奏する。し
かも、これらの診断を、何ら外部の検査装置を用いるこ
となく、１チップマイクロコンピュータ自身で行うこと
ができるという効果を奏する。

【０１８０】本発明の１チップマイクロコンピュータ
は、以上のように、さらに、上記自己検査起動回路がＩ
ＥＥＥ１１４９．１規格に準拠したテスト回路である構
成である。

【０１８１】それゆえ、さらに、以下の効果を奏する。
ＩＥＥＥ１１４９．１規格に準拠したテスト回路である
ＪＴＡＧ回路の制御信号を用いて外部から組み込み自己
検査を起動し、外部にて結果診断を行うので、ＣＰＵ自
身のスキャンテストおよびその結果診断が可能となる。
また、標準的な規格に準拠したＪＴＡＧ回路をテスト回
路に採用することにより、１チップマイクロコンピュー
タの設計、開発期間を短縮することができる。加えて、
ＪＴＡＧ回路とともに上記端子切り替え手段を備えるこ
とにより、仕様上の端子数を増加させることなく、標準
的な規格に準拠した構成および方法で組み込み自己検査
を実行することが可能となる。

【０１８２】本発明の１チップマイクロコンピュータ
は、以上のように、さらに、上記端子切り替え手段が、
上記端子群の所定の端子に入力された、上記信号群の切
り替えを指示する所定の電位を検出する特別電圧検出回
路を具備する構成である。

【０１８３】それゆえ、さらに、特別電圧検出回路が所
定の電位を検出した時に、端子切り替え手段が信号群を
切り替えることができるため、自己検査起動回路を外部
から直接制御することが可能となる。すなわち、端子機
能を切り替えるために新たな専用端子を設ける必要がな
く、共用する端子群の端子機能を１チップマイクロコン
ピュータの所定の端子に入力する電位により外部から制
御することができるという効果を奏する。

【０１８４】本発明の１チップマイクロコンピュータ
は、以上のように、さらに、上記端子切り替え手段が、
上記端子群の所定の端子に入力された、上記信号群の切
り替えを指示するコマンドを検出するコマンド検出回路
を具備する構成である。

【０１８５】それゆえ、さらに、コマンド検出回路が所
定のコマンドを検出した時に、端子切り替え手段が信号
群を切り替えることができるため、自己検査起動回路を
外部から直接制御することが可能となる。すなわち、端
子機能を切り替えるために新たな専用端子を設ける必要
がなく、共用する端子群の端子機能を１チップマイクロ
コンピュータの所定の端子に入力するコマンドにより外
部から制御できるという効果を奏する。

【０１８６】本発明のＩＣカードは、以上のように、上
記の１チップマイクロコンピュータを搭載した構成であ
る。

【０１８７】それゆえ、限られた端子数で組み込み自己
検査を実行できることを特徴とする１チップマイクロコ
ンピュータをＩＣカードに搭載することにより、ＩＳＯ
７８１６で８本という限られた端子数に規定されている
ＩＣカードにおいても組み込み自己検査を行うことが可
能となるという効果を奏する。

【０１８８】また、テスト回路として標準的なＩＥＥＥ
１１４９．１規格に準拠したＪＴＡＧ回路を採用した１
チップマイクロコンピュータを用いることにより、ＪＴ
ＡＧ回路の制御信号を用いてＩＣカードの組み込み自己
検査を実行することが可能となる。よって、ＪＴＡＧ回
路は標準的な規格に準拠した回路であるため、この回路
を採用した１チップマイクロコンピュータの設計、開発
期間を短縮でき、それゆえ、それを用いたＩＣカードの
開発期間を短縮することが可能となるという効果を奏す
る。

【図面の簡単な説明】

【図１】本発明の一実施の形態に係る１チップマイクロ
コンピュータの構成の概略を示すブロック図である。

【図２】図１に示した１チップマイクロコンピュータの
動作を示すフローチャートである。

【図３】本発明の他の実施の形態に係る１チップマイク
ロコンピュータの構成の概略を示すブロック図である。

【図４】図３に示した１チップマイクロコンピュータの
動作を示すフローチャートである。

【図５】本発明のさらに他の実施の形態に係る１チップ
マイクロコンピュータの構成の概略を示すブロック図で
ある。

【図６】図５に示した１チップマイクロコンピュータの
動作を示すフローチャートである。

【図７】論理回路群の概念を示す説明図である。

【図８】スキャンテスト方式の概念を示す説明図であ
る。

【図９】従来の自己組み込み検査機能を備えた１チップ
マイクロコンピュータの構成の概略を示すブロック図で
ある。

【図１０】本発明のさらに他の実施の形態に係る１チッ
プマイクロコンピュータの構成の概略を示すブロック図
である。

【図１１】図１０に示した１チップマイクロコンピュー
タが備える端子切り替え回路の一構成の概略を示すブロ
ック図である。

【図１２】図１０に示した１チップマイクロコンピュー
タが備える端子切り替え回路の他の構成の概略を示すブ
ロック図である。

【図１３】本発明のさらに他の実施の形態に係るＩＣカ
ードの概略を示すものであり、実使用時の状態を示す構
成図である。

【図１４】図１３に示したＩＣカードの１チップマイク
ロコンピュータの組み込み自己検査時の状態を示す構成
図である。

【符号の説明】

１ ＩＣカード １０，３０，５０，７０ １チップマイクロコンピュ
ータ １１ メモリ １２ ＣＰＵ １３ 論理回路群 １４ 疑似乱数発生器（自己検査制御回路） １５ 論理回路検査用圧縮器（自己検査制御回路） １６ パターン発生器（自己検査制御回路） １７ メモリ検査用圧縮器（自己検査制御回路） １８ 起動レジスタ（自己検査起動回路） １９ 組み込み自己検査起動パターン発生器（自己検
査起動回路） ２０ パターンカウンタ（自己検査制御回路） ２１ 仕様の端子群（端子群） ２２，３２，５２，７２ バス ３１ 検査結果出力器（検査結果出力回路） ５１ リセット発生器（リセット回路） ７１ テスト回路（自己検査起動回路） ７３ 端子切り替え回路（端子切り替え手段） ７３ａ 特別電圧検出回路 ７３ｃ コマンド検出回路 Ｐ１１，Ｐ１２，Ｐ１３ データ信号（出力信号） Ｐ１２ａ アドレス信号（ＣＰＵの指令） Ｐ１２ｒ 読み込み信号（ＣＰＵの指令） Ｐ１２ｗ 書き込み信号（ＣＰＵの指令） Ｐ１４ テストパターン信号（テストパターン） Ｐ１６ テストパターン信号Ｐ（テストパターン） Ｐ１９ｉ 初期値設定信号（初期値） Ｐｏｕｔ 出力データ信号（出力信号） Ｐ７０ 仕様の入出力信号群（仕様の信号群） Ｐ７１ テスト用入出力信号群（自己検査用信号
群） Ｓ１２，Ｓ１３ （第１の処理） Ｓ１４，Ｓ１５ （第２の処理） Ｓ２２，Ｓ２３ （第３の処理） Ｓ２４ （第４の処理） Ｓ２５ （第５の処理） Ｓ３３，Ｓ３４ （第６の処理） Ｓ３５ （第７の処理） Ｓ３６，Ｓ３７，Ｓ３８，Ｓ３９，Ｓ４０ （第８の
処理）

───────────────────────────────────────────────────── フロントページの続き (72)発明者 八重川 和宏 大阪府大阪市阿倍野区長池町22番22号 シ ャープ株式会社内 (72)発明者 丹野 雅明 東京都千代田区大手町二丁目３番１号 日 本電信電話株式会社内 (72)発明者 首藤 啓樹 東京都千代田区大手町二丁目３番１号 日 本電信電話株式会社内 (72)発明者 竹田 忠雄 東京都千代田区大手町二丁目３番１号 日 本電信電話株式会社内 Ｆターム(参考） 5B035 AA00 BB09 CA11 CA33 5B048 AA12 BB00 CC02 CC11 CC18 DD06 EE00 FF04 5B062 AA02 CC01 DD10 EE02 EE07 JJ05

Claims (12)

【特許請求の範囲】
1. 【請求項１】それぞれバスで接続されたＣＰＵと、ＣＰ
   Ｕの動作を司るプログラムが記憶されたメモリと、論理
   回路群とを備えるとともに、 上記ＣＰＵの指令に従って、上記の論理回路群およびメ
   モリにそれぞれテストパターンを入力し、それぞれの出
   力信号を検出する自己検査制御回路と、 上記ＣＰＵの指令に従って、上記自己検査制御回路に初
   期値を設定し、上記自己検査制御回路を起動する自己検
   査起動回路とを備えていることを特徴とする１チップマ
   イクロコンピュータ。
2. 【請求項２】それぞれバスで接続されたＣＰＵと、ＣＰ
   Ｕの動作を司るプログラムが記憶されたメモリと、論理
   回路群とを備えるとともに、 上記ＣＰＵの指令に従って、上記のＣＰＵ、論理回路群
   およびメモリにそれぞれテストパターンを入力し、それ
   ぞれの出力信号を検出する自己検査制御回路と、 上記ＣＰＵの指令に従って、上記自己検査制御回路に初
   期値を設定し、上記自己検査制御回路を起動する自己検
   査起動回路と、 上記自己検査制御回路で検出された上記のＣＰＵ、論理
   回路群およびメモリの出力信号を外部に出力する検査結
   果出力回路とを備えていることを特徴とする１チップマ
   イクロコンピュータ。
3. 【請求項３】それぞれバスで接続されたＣＰＵと、ＣＰ
   Ｕの動作を司るプログラムが記憶されたメモリと、論理
   回路群とを備えるとともに、 上記ＣＰＵの指令に従って、上記のＣＰＵ、論理回路群
   およびメモリにそれぞれテストパターンを入力し、それ
   ぞれの出力信号を検出する自己検査制御回路と、 上記ＣＰＵの指令に従って、上記自己検査制御回路に初
   期値を設定し、上記自己検査制御回路を起動する自己検
   査起動回路と、 上記自己検査制御回路によって上記のＣＰＵ、論理回路
   群およびメモリの出力信号を検出した後、上記ＣＰＵを
   リセットして、上記のＣＰＵ、論理回路群およびメモリ
   を上記出力信号に基づいて診断するプログラムを上記Ｃ
   ＰＵに実行させるリセット回路とを備えていることを特
   徴とする１チップマイクロコンピュータ。
4. 【請求項４】それぞれバスで接続されたＣＰＵと、ＣＰ
   Ｕの動作を司るプログラムが記憶されたメモリと、論理
   回路群とを備えるとともに、 上記のＣＰＵ、論理回路群およびメモリにそれぞれテス
   トパターンを入力し、それぞれの出力信号を検出する自
   己検査制御回路と、 上記自己検査制御回路に初期値を設定し、該自己検査制
   御回路を起動する自己検査起動回路と、 同一の端子群を介して入出力される自己検査用信号群お
   よび仕様の信号群を切り替える端子切り替え手段とを備
   えていることを特徴とする１チップマイクロコンピュー
   タ。
5. 【請求項５】上記自己検査起動回路がＩＥＥＥ１１４
   ９．１規格に準拠したテスト回路であることを特徴とす
   る請求項４に記載の１チップマイクロコンピュータ。
6. 【請求項６】上記端子切り替え手段が、上記端子群の所
   定の端子に入力された、上記信号群の切り替えを指示す
   る所定の電位を検出する特別電圧検出回路を具備するこ
   とを特徴とする請求項４または５に記載の１チップマイ
   クロコンピュータ。
7. 【請求項７】上記端子切り替え手段が、上記端子群の所
   定の端子に入力された、上記信号群の切り替えを指示す
   るコマンドを検出するコマンド検出回路を具備すること
   を特徴とする請求項４または５に記載の１チップマイク
   ロコンピュータ。
8. 【請求項８】請求項１から７の何れか１項に記載の１チ
   ップマイクロコンピュータを搭載したことを特徴とする
   ＩＣカード。
9. 【請求項９】それぞれバスで接続されたＣＰＵと、ＣＰ
   Ｕの動作を司るプログラムが記憶されたメモリと、論理
   回路群とを備えた１チップマイクロコンピュータの制御
   方法であって、 上記ＣＰＵの指令に従って、自己検査制御回路に初期値
   を設定し、該自己検査制御回路を起動する処理と、 上記ＣＰＵの指令に従って、上記自己検査制御回路によ
   って、上記の論理回路群およびメモリにそれぞれテスト
   パターンを入力し、それぞれの出力信号を検出する処理
   とを含んでいることを特徴とする１チップマイクロコン
   ピュータの制御方法。
10. 【請求項１０】それぞれバスで接続されたＣＰＵと、Ｃ
    ＰＵの動作を司るプログラムが記憶されたメモリと、論
    理回路群とを備えた１チップマイクロコンピュータの制
    御方法であって、 上記ＣＰＵの指令に従って、自己検査制御回路に初期値
    を設定し、該自己検査制御回路を起動する処理と、 上記ＣＰＵの指令に従って、上記自己検査制御回路によ
    って、上記のＣＰＵ、論理回路群およびメモリにそれぞ
    れテストパターンを入力し、それぞれの出力信号を検出
    する処理と、 上記自己検査制御回路で検出された上記のＣＰＵ、論理
    回路群およびメモリの出力信号を外部に出力する処理と
    を含んでいることを特徴とする１チップマイクロコンピ
    ュータの制御方法。
11. 【請求項１１】それぞれバスで接続されたＣＰＵと、Ｃ
    ＰＵの動作を司るプログラムが記憶されたメモリと、論
    理回路群とを備えた１チップマイクロコンピュータの制
    御方法であって、 上記ＣＰＵの指令に従って、自己検査制御回路に初期値
    を設定し、該自己検査制御回路を起動する処理と、 上記ＣＰＵの指令に従って、上記自己検査制御回路によ
    って、上記のＣＰＵ、論理回路群およびメモリにそれぞ
    れテストパターンを入力し、それぞれの出力信号を検出
    する処理と、 上記自己検査制御回路によって上記のＣＰＵ、論理回路
    群およびメモリの出力信号を検出した後、上記ＣＰＵを
    リセットして、上記のＣＰＵ、論理回路群およびメモリ
    を上記出力信号に基づいて診断するプログラムを上記Ｃ
    ＰＵに実行させる処理とを含んでいることを特徴とする
    １チップマイクロコンピュータの制御方法。
12. 【請求項１２】それぞれバスで接続されたＣＰＵと、Ｃ
    ＰＵの動作を司るプログラムが記憶されたメモリと、論
    理回路群とを備えた１チップマイクロコンピュータの制
    御方法であって、 自己検査制御回路に初期値を設定し、該自己検査制御回
    路を起動する処理と、 上記自己検査制御回路によって、上記のＣＰＵ、論理回
    路群およびメモリにそれぞれテストパターンを入力し、
    それぞれの出力信号を検出する処理と、 自己検査時には自己検査用信号群を入出力し、通常使用
    時には仕様の信号群を入出力するように、端子群を通過
    する信号群を切り替える処理とを含んでいることを特徴
    とする１チップマイクロコンピュータの制御方法。