JP4734762B2 - メモリカード - Google Patents
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Description
【発明の属する技術分野】
本発明は、コントロールIC等のコントロール機構を経由せずに半導体メモリにメモリカード毎の情報であるブート情報を書き込むメモリカードに関する。
【0002】
【従来の技術】
近年、少ピンI/Fを持つ半導体メモリカードは、家電製品とパソコンを結ぶメディアとして広く使用されている。また、ピン数を少なくすることで端子、コネクタの塵、埃に対する信頼性を確保して取り扱いを容易にしている。
【0003】
メモリカード内は通信プロトコルを制御するロジック40及びRAM30からなるコントロールIC(コントロール機構)50と半導体メモリ60から構成されている。半導体メモリ60はコントロールIC50を通じてメモリカードのピンに接続されている。そして、半導体メモリには工場出荷時にブート情報であるメーカー名、メモリカードの容量及び製造ロット番号等が書き込まれている。
【0004】
このような従来のメモリカードではコントロールIC50内部に半導体メモリ60のRead/Write/Eraseを行うハードウェアが内蔵されていて、工場出荷時及びデバック時には半導体メモリ60の任意のアドレスに対してデータの読み出し、書き込み及び消去が行うことが可能である。ただし、この方法では、半導体メモリ60の物理アドレス、アクセス方法が変わるとフォーマット及びコントロールIC50も変更が必要であった。
【0005】
この方法を改善するために半導体メモリ60の物理アドレス、アクセス方法によらない論理アドレスでメモリカードにアクセスしてコントロールIC50内で論理アドレスから物理アドレスへ、或いは物理アドレスから論理アドレスへの変換を行う方法(論理アクセス)を採ることも可能である。
【0006】
この論理アクセスを行う場合、コントロールIC50内部に論理アドレスから物理アドレスへ、或いは物理アドレスから論理アドレスへの変換を行うための半導体メモリ60の物理アドレス情報を格納する必要がある。既知の半導体メモリのアドレス情報であれば、コントロールIC50内部にROMとして搭載することができるが、新規の半導体メモリ60に対応するためには半導体メモリ60に書き込まれていることが望ましい。また、メモリカードのブート情報であるメーカー、メモリカードの容量、製造ロット番号等はメモリカード毎に異なる情報のためメモリカードにコントロールIC50と半導体メモリ60を実装した後に書き込む必要がある。
【0007】
【発明が解決しようとする課題】
そのためには、コントロールIC50内部のデータパスを通らずに半導体メモリ60にデータがアクセスできる手段が必要になる。ある程度大きなシステムでは独立したJTAG端子を基板に設け、LSIのオープン/ショートチェックに利用し、基板上の半導体メモリ60にプログラムを書き込むのに利用している。しかしながら、少ピンI/Fのメモリカードでは独立したJTAG端子を設けることが、ピン数の制約からできないため、上記のようなJTAG端子を利用した半導体メモリ60へのプログラムの書き込みは不可能である。
【0008】
本発明は、上記の事情に鑑みなされたものであり、独立した端子を設けることができないピン数(端子数)の制約があるメモリカードであっても、コントロールIC内部のデータパスを通らずに半導体メモリにメモリカード毎の情報を書き込むことが可能なメモリカードを提供することを目的とする。
【0009】
【課題を解決するための手段】
上記の目的を達成するために、データが入力される所定の入力端子と、不揮発性メモリと、通信プロトコルを制御するロジックと、該ロジックを囲むように設けられ前記入力端子を経て前記データが入力されるセル素子と、テストモード判定回路と、を備える。
そして、テストモード判定回路は、セル素子へ入力されるデータがユーザーに公開されていない所定のパターン信号を示すものか通常時の情報を示すものかを判定して、判定結果をロジック及びセル素子に伝える。このとき、判定結果が通常時の情報を示すものである場合、ロジックを通じて通常時の情報が不揮発性メモリに書き込まれる。また、判定結果が所定のパターン信号を示すものである場合、所定のパターン信号の入力後にセル素子へ入力されるメモリカード毎に異なる情報がロジックを経由せずにセル素子から不揮発性メモリへ直接書き込まれることを特徴とする。
【0010】
従って、上記構成の本発明によれば、入力端子に所定のパターン信号を入力することで、メモリカード毎に異なる情報をロジックを経由せずに、直接不揮発性メモリ(半導体メモリ)に書き込むことが可能になる。またメモリカード毎に異なる情報以外のデータ(通常時の情報)についてはロジックを経由して不揮発性メモリ(半導体メモリ)に書き込むことが可能になる。
【0013】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照して説明する。
【0014】
図2は本発明の実施の形態を示すメモリカード1内の概略図である。メモリカード1内にはコントロールIC2と半導体メモリ3が設けられている。コントロールIC内には、ロジック5、RAM7及びセル素子であるBSR(バウンダリスキャンセル)8が設けられている。BSR(バウンダリスキャンセル)8はロジック5及びRAM7を囲むように設けられている。
【0015】
半導体メモリ3(半導体不揮発性メモリ)への書き込みの際には入力端子(不図示)を通して行われており、本実施の形態ではこの書き込みの際に用いられている入力端子にJTAG端子を共有している。そして、通常使用時とJTAGを使用するモードの切り替えは、本実施の形態ではユーザーに公開していないテスト用のパターン信号を入力することで実現している。ただし、空いてる端子を利用して、通常使用時(通常時の情報)とは異なるレベルにモードを切り替える方法を採ることも可能である。
【0016】
そして、JTAGモードに入った後は、JTAGで規定されている5本の端子(TCLK、TRST、TDI、TDD、TMS)を利用してメモリカード1内の半導体メモリ3に対してメモリカード毎の情報であるブート情報の書き込みを行うことになる。このブート情報には、半導体メモリの物理アドレス情報、アクセス方法等が書き込まれている。
【0017】
具体的なデータの流れを、図1及び図2を用いて説明する。図1に示すように、データ10(クロック信号14、コントロール信号12等を含む)が入力端子を経てコントロールIC2(コントロール機構)へ入ってくる。コントロールIC2に入ってくるとBSR(バウンダリスキャンセル)に到達する(図3参照)。そして、テストモード判定回路22でテストモード時(テスト用のパターン信号)か、通常使用時(通常時の情報)かの判定が行われる。判定の結果がユーザーロジック24及びJTAGコントローラ20へ伝えられる(図3参照)。
【0018】
テストモード時のときは、「Test」の情報がBSRへ伝えられる。その情報が各BSRへ伝わり、JTAGからのデータがコントロールIC2内のコントルール機構であるロジック5及びRAM7を経由しないで半導体メモリに書き込まれる(図1、図2参照)。また、このデータを読み出すことも同様に、コントロールIC2内のコントルール機構であるロジック5及びRAM7を経由しないで行うことができる。
【0019】
メモリカード毎の情報以外の通常使用時(通常時の情報)のときは、その情報が、JTAGコントローラ20からテストモード判定回路22を経由してユーザーロジック24へ伝わる。そして、JTAGからのデータがユーザーロジック24(ロジック5)を経由して、BSRを通過する。この時、JTAGコントローラ20から、通常使用時である情報がBSRに伝わっている。そして、BSRを通過したデータは半導体メモリ3に書き込まれる。また、このデータを読み出すときは、コントロール機構であるコントロールIC2内のロジック5及びRAM7を経由して行うことになる。
【0020】
【発明の効果】
本発明によれば、入力端子に所定のパターン信号を入力することでメモリカード毎と通常時の情報を分けて半導体メモリにデータがアクセスすることが可能になる。そのため、メモリカードのメモリカード毎の情報であるブート情報をコントロール機構であるコントロールICと半導体メモリを実装した後に書き込むことが可能になる。
【図面の簡単な説明】
【図1】本発明のメモリカードの構成を示す概略図である。
【図2】入力端子から半導体メモリへのデータの流れを示す説明図である。
【図3】従来のメモリカードの構成を示す概略図である。
【符号の説明】
1……メモリカード、2……コントロールIC、3……半導体メモリ(不揮発性メモリ)5……ロジック、7……RAM、 8……バウンダリスキャンセル。
Claims (1)
- データが入力される所定の入力端子と、
不揮発性メモリと、
通信プロトコルを制御するロジックと、
該ロジックを囲むように設けられ前記入力端子を経て前記データが入力されるセル素子と、
テストモード判定回路と、
を備え、
前記テストモード判定回路は、前記セル素子へ入力されるデータがユーザーに公開されていない所定のパターン信号を示すものか通常時の情報を示すものかを判定して、判定結果を前記ロジック及び前記セル素子に伝え、
前記判定結果が通常時の情報を示すものである場合、前記ロジックを通じて前記通常時の情報が前記不揮発性メモリに書き込まれ、
前記判定結果が前記所定のパターン信号を示すものである場合、前記所定のパターン信号の入力後に前記セル素子へ入力されるメモリカード毎に異なる情報が前記ロジックを経由せずに前記セル素子から前記不揮発性メモリへ直接書き込まれる
メモリカード。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001156474A JP4734762B2 (ja) | 2001-05-25 | 2001-05-25 | メモリカード |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001156474A JP4734762B2 (ja) | 2001-05-25 | 2001-05-25 | メモリカード |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2002352202A JP2002352202A (ja) | 2002-12-06 |
JP4734762B2 true JP4734762B2 (ja) | 2011-07-27 |
Family
ID=19000478
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2001156474A Expired - Fee Related JP4734762B2 (ja) | 2001-05-25 | 2001-05-25 | メモリカード |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4734762B2 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2013061231A (ja) * | 2011-09-13 | 2013-04-04 | Ricoh Co Ltd | 集積回路及び不揮発性記憶装置書き換え方法 |
US9791505B1 (en) * | 2016-04-29 | 2017-10-17 | Texas Instruments Incorporated | Full pad coverage boundary scan |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2000207194A (ja) * | 1999-01-08 | 2000-07-28 | Harness Syst Tech Res Ltd | 車載電子ユニット内の不揮発性メモリへのデ―タ書き込み方法 |
JP2000332192A (ja) * | 1999-05-19 | 2000-11-30 | Rohm Co Ltd | マルチチップ型半導体装置 |
JP2001027958A (ja) * | 1999-05-11 | 2001-01-30 | Sharp Corp | 1チップマイクロコンピュータおよびその制御方法、ならびにそれを用いたicカード |
-
2001
- 2001-05-25 JP JP2001156474A patent/JP4734762B2/ja not_active Expired - Fee Related
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2000207194A (ja) * | 1999-01-08 | 2000-07-28 | Harness Syst Tech Res Ltd | 車載電子ユニット内の不揮発性メモリへのデ―タ書き込み方法 |
JP2001027958A (ja) * | 1999-05-11 | 2001-01-30 | Sharp Corp | 1チップマイクロコンピュータおよびその制御方法、ならびにそれを用いたicカード |
JP2000332192A (ja) * | 1999-05-19 | 2000-11-30 | Rohm Co Ltd | マルチチップ型半導体装置 |
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---|---|
JP2002352202A (ja) | 2002-12-06 |
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