KR0159447B1

KR0159447B1 - 불휘발성 반도체 메모리

Info

Publication number: KR0159447B1
Application number: KR1019950010036A
Authority: KR
Inventors: 아키히로 야마자키
Original assignee: 사토 후미오; 가부시키가이샤 도시바
Priority date: 1994-04-27
Filing date: 1995-04-27
Publication date: 1999-02-01
Also published as: EP0680050B1; JPH07296599A; JP3015661B2; US5579270A; EP0680050A1; DE69513434D1; DE69513434T2; CN1038075C; KR950034838A; TW270996B; CN1120740A

Abstract

본 발명의 목적은 오드기능을 갖추고서 외부로부터 동작을 제어할 수 없는 메모리에 내재하는 결함의 검출율을 향상시키는 것이 가능한 불휘발성 반도체 메모리를 제공한다.

테스트모드 제어부(29)는 테스트모드시에 외부로부터 공급되는 설정신호에 따라 베리파이신호(FVOK, FVNG)를 생성하고, 논리회로(27)를 이들 베리파이신호(FVOK, FVNG)에 의해 제어함으로써 제어부(24)에 공급되는 베리파이신호를 강제적으로 필요한 상태로 설정할 수 있는 것으로 하고 있다. 따라서, 베리파이회로(21)로부터 출력된 베리파이신호(VFY)에 관계없이 리트라이횟수를 설정할 수 있기 때문에 제어부(24)나 카운터(25)를 구성하는 모든 회로를 트레이스할 수 있어 내재하는 결함을 확실하게 검출할 수 있게 된다.

Description

불휘발성 반도체 메모리

제1도는 본 발명의 제 1 실시예를 도시한 회로구성도.

제2도는 제1도에 도시한 테스트모드 제어부를 구체적으로 도시한 회로도.

제3도는 제1도에 도시한 제어부 및 카운터의 일예를 도시한 회로도.

제4도는 제1도 내지 제3도의 동작을 설명하기 위해 도시한 타이밍차트.

제5도는 플래시메모리의 프로그램동작을 설명하기 위해 도시한 플로우차트.

제6도는 종래의 제어부의 제어부 및 카운터의 일예를 도시한 회로도이다.

* 도면의 주요부분에 대한 부호의 설명

11 : 플래시메모리 14 : 메모리셀 어레이

21 : 베리파이회로 22 : 코맨드 디코더

23 : 마이크로 컴퓨터 24 : 제어부

25 : 카운터 27 : 논리회로

28 : 선택회로 29 : 테스트모드 제어부

30 : 발진기

[산업상의 이용분야]

본 발명은, 예컨대 데이터의 기록이나 소거를 자동적으로 실행하는 오드기능을 내장한 플래시 EEPROM(Electrically Erasable Programmable Read Only Memory)등의 불휘발성 반도체 메모리에 관한 것이다.

[종래의 기술 및 그 문제점]

최근, 플래시 EEPROM(이하, 플래시메모리로 칭함)은 자기디스크장치와의 대체 또는 메모리카드라고 하는 개념으로 번성하여 개발되고 있다. 이런 종류의 플래시메모리는 그것이 장착되는 장치에 설치된 프로세서에 의해 제어된다. 이를 위해, 프로세서의 부하를 경감할 목적으로 플래시메모리에 오드기능을 내장하는 것이 많다. 이 오드기능은 데이터의 기록이나 소거의 시퀀스를 플래시메모리의 내부에서 발생시켜 자동적으로 실행하는 것으로, 예컨대 프로세서로부터 미리 결정된 기록이나 소거의 코맨드가 플래시메모리에 공급되면, 플래시메모리는 이 코맨드의 내용에 따라 동작하여, 동작결과가 정상적으로 종료하였는지의 여부를 나타내는 상태신호를 프로세서로 송출하는 기능을 갖추고 있다. 따라서, 프로세서는 플래시메모리에 코맨드를 송출한 후, 플래시메모리로부터 상태신호가 송출되어 오기까지 기다리고, 이 상태신호의 값을 판단하기만 하면 좋기 때문에 처리를 간략화할 수 있다. 더욱이, 플래시메모리는 프로세서의 동작에 의존하지 않기 때문에 아주 미세한 제어를 수행할 수 있는 이점을 갖추고 있다.

제5도는 플래시메모리에 설치된 오드기능의 시퀀스를 나타낸 것이다. 플래시메모리는 우선, 프로세서로부터 공급된 코맨드를 해석한다(ST1). 이 코맨드의 내용이 예컨대 필요한 어드레스에 데이터를 기록하는 경우, 플래시메모리는 어드레스나 데이터를 랫치하거나 프로그램전압을 설정하는 셋업동작이 실행된다(ST2). 그 후, 플래시메모리가 동작상태인 것을 나타내는 비지(busy)신호가 프로세서로 송출됨과 더불어 카운터가 클리어된다(ST3). 다음에, 지정된 메모리셀에 기록펄스 신호로서의 프로그램전압이 공급되어, 예컨대 10㎲ 동안에 프로그램이 실행된다. 이와 더불어, 상기 카운터가 인클리먼트 된다(ST4). 이 프로그램이 종료되면 메모리셀에 기록된 데이터를 독출하여 베리파이가 수행된다(ST5). 이 베리파이의 결과 올바른 데이터가 기록되어 있는 경우, 정상종료를 나타내는 상태신호가 셋트되어(ST6), 비지신호가 리셋트된다(ST7). 한편, 베리파이의 결과 올바른 데이터가 기록되어 있지 않은 경우, 다시한번 동일 어드레스에 의해 지정된 메모리셀에 대해 동일 데이터의 기록 및 베리파이가 수행된다. 이 재기록 및 베리파이, 즉 리트라이는 예컨대 최대 25회 실행된다(ST28). 25회 이내에 베리파이의 결과가 양호로 되지 않은 경우, 정상종료를 나타내는 상태신호가 셋트되지 않고, 비지신호만이 리셋트된다(ST7). 프로세서는 플래시메모리로부터 송출되는 상태신호가 셋트되어 있는 경우, 기록동작이 정상종료된 것으로 판단할 수 있고, 상태신호가 셋트되어져 있지않은 경우, 기록동작이 실패한 것으로 판단할 수 있다.

그런데, 이러한 종류의 반도체 메모리는 내재하는 결함을 제거하기 위해 제조후에 각종 검사가 수행된다. 플래시메모리를 제외한 종래의 반도체 메모리는 플래시메모리에 비하면 제어회로의 구성이 간단하다. 이 때문에, 메모리의 전체 어드레스에 대해 여러 가지 패턴으로 기록/독출을 실행하는 것에 의해 거의 트랜지스터를 활성화할 수 있어 메모리내에 내재하는 결함을 검출할 수 있다. 따라서 결함의 검출율은 100%에 가깝다. 그러나, 상기 오드기능을 갖추는 플래시메모리는 플래시메모리의 내부에서 각종 동작을 실행하기 때문에 복잡한 제어회로를 갖추고 있다. 더욱이 오드기능은 기록이나 소거등의 동작을 플래시메모리의 내부에 미리 설정된 시퀀스에 따라 실행하는 것이면서 프로그램 후의 베리파이의 결과가 정상인지의 여부는 메모리셀의 특성에 좌우한다. 따라서 전체 회로를 활성화하는 것이 곤란하여 결함의 검출율이 낮은 것이었다.

예컨대, 제6도에 나타낸 바와 같이 리트라이의 횟수를 계수하는 카운터(25)의 최종단에 위치하는 플립플롭회로(25a)의 출력단에 저항으로 나타내는 결함(DEF1)이 있는 경우나 1회째의 기록동작이 정상적으로 종료된 경우에 상태신호를 셋트하는 제어회로(24a)의 입력단에 저항으로 나타내는 결함(DEF2)이 있는 경우 메모리셀의 특성에 의해 이들의 결함(DEF1, DEF2)을 검출하는 것이 곤란하다.

즉, 카운터(25)의 최종단에 위치하는 플립플롭회로(25a)로부터는 리트라이가 16회 반복된 경우 로우레벨의 신호가 출력된다. 그러나, 플립플롭회로(25a)의 출력단에는 결함(DEF1)이 있기 때문에 카운터(25)는 9째회의 리트라이로서 N=25가 성립하고, 프로그램의 시퀀스가 종료하여 버린다. 따라서, 전체 메모리셀이 예컨대 1회의 프로그램에 정상적으로 기록이 종료되는 성능이 양호한 메모리의 경우, 결함(DEF1)을 검출할 수 없고, 9회 이상 리트라이를 수행하는 메모리셀이 있는 경우 검출하는 것이 가능하다.

한편, 제어회로(24a)의 입력단에 접속된 앤드회로(24b)는 베리파이회로(21)로부터 기록이 정상적인 것을 나타내는 하이레벨신호가 출력됨과 더불어 카운터(25)로부터 1회째의 기록을 나타내는 신호가 출력된 경우, 하이레벨신호를 출력하여 제어회로(24a)가 동작한다. 따라서 1회째의 기록으로 정상적으로 기록을 수행하는 것이 가능한 메모리셀이 있으면, 이 결함(DEF2)을 검출할 수 있게 된다. 그러나, 메모리셀의 특성이 나쁘고, 어떠한 메모리셀도 기록에 5-6회 리트라이가 필요한 경우, 결함(DEF2)을 검출하는 것이 불가능하다.

상기와 같이, 종래의 오드기능을 갖춘 플래시메모리는 외부로부터 동작을 제어할 수 없고, 더욱이 프로그램 후의 베리파이의 결과가 정상적인지의 여부는 메모리셀의 특성에 좌우되기 때문에 메모리에 내재하는 결함을 확실히 검출하는 것이 곤란하다. 또한, 상기한 바와 같이 결함(DEF1)을 포함하고, 전체 메모리셀을 적은 리트라이횟수로 프로그램할 수 있는 경우, 그 플래시메모리는 초기의 기능을 만족하고 있는 것으로 말할 수 있다. 그러나, 시간의 경과에 따른 변화에 메모리셀의 특성이 열화하고, 리트라이횟수가 많아지게 되면, 결함(DEF1)에 의해 불량이 발생하는 가능성을 갖추어 이와 같은 결함을 포함하는 메모리를 일소하는 것이 바람직하게 된다.

[발명의 목적]

본 발명은 상기한 점을 감안하여 발명된 것으로, 오드기능을 갖추어 외부로부터 동작을 제어할 수 없는 메모리에 내재하는 결함의 검출율을 향상하는 것이 가능한 불휘발성 반도체 메모리를 제공함에 그 목적이 있다.

[발명의 구성]

상기 목적을 달성하기 위한 본 발명의 불휘발성 반도체 메모리는, 불휘발성메모리셀에 데이터를 기록하는 기록수단과, 상기 불휘발성 메모리셀에 기록된 데이터를 소거하는 소거수단, 상기 기록수단에 의해 기록한 데이터 및 소거수단에 의해 소거한 데이터를 베리파이하고, 데이터의 기록 또는 소거가 정상적으로 수행되는지의 여부를 나타내는 베리파이신호를 출력하는 베리파이수단, 이 베리파이수단으로부터 출력되는 베리파이신호에 따라 기록수단 또는 소거수단을 제어하는 제어수단, 이 제어수단에 접속되고, 상기 기록수단에 의한 데이터의 기록횟수 또는 소거수단에 의하여 데이터의 소거횟수를 카운트하는 카운트수단 및, 상기 제어수단과 베리파이수단의 상호간의 접속되고, 테스트모드시에 상기 베리파이수단으로부터 출력되는 베리파이신호를 강제적으로 변경시키는 변경수단을 구비하고 있다.

[작용]

상기와 같이 구성된 본 발명에 있어서의 변경수단은 테스트모드시에 베리파이수단으로부터 출력된 베리파이신호를 강제적으로 변경하여 제어수단에 공급한다. 따라서, 제어수단은 이 변경된 베리파이신호에 따라 기록 또는 소거를 실행하기 때문에 베리파이수단으로부터 출력되는 베리파이신호에 관계없이 기록한 또는 소거의 리트라이횟수를 설정할 수 있다. 따라서, 제어수단이나 카운트수단을 구성하는 회로를 구성하지 않고 트레이스하는 것이 가능하기 때문에 이들회로에 내재하는 결함을 검출할 수 있게 된다.

[실시예]

이하, 예시도면을 참조하여 본 발명에 따른 1 실시예를 상세히 설명한다.

제1도에 있어서, 플래시메모리(11)의 내부에는 어드레스버스(ADB) 및 데이터버(DTB)가 설치되어 있다. 이 어드레스버스(ADB)에는 행어드레스디코더(12 ; RDC)와, 열어드레스디코더(13 ; CDC) 및, 소스디코더(14 ; SDC)가 접속되고, 이들 행어드레스디코더(12)와, 열어드레스디코더(13) 및, 소스디코더(14)는 각각 메모리셀 어레이(15 ; MCA)에 접속되어 있다. 이 메모리셀 어레이(15)에는 EEPROM셀이 배열됨과 더불어 이들 EEPROM셀을 선택하여 도시되지 않은 복수의 워드선과, 비트선 및, 소스선등이 설치되어, 예컨대 NOR형의 메모리셀어레이를 구성하고 있다. 상기 워드선과, 비트선 및, 소스선은 행어드레스디코더(12)와, 열어드레스디코더(13) 및, 소스디코더(14)에 의해 선택된다. 상기 열어드레스디코더(13)는 상기 데이터버스(DTB)에 접속되고, 이 데이터버스(DTB)로부터 열어드레스디코더(13)에 필요한 기록데이터가 공급된다.

또한, 상기 열어드레스디코더(13)는 감지앰프(16, 17 ; S/A) 및 제1출력제어부(18)를 매개로 상기 데이터버스(DTB)에 접속되어 있다. 데이터의 독출시에 상기 메모리셀어레이(14)로부터 독출된 데이터는 감지앰프(16, 17)에 의해 증폭되고, 제1출력제어부(!8)를 매개로 데이터버스(DTB)에 공급된다.

더욱이, 행어드레스디코더(12)와, 열어드레스디코더(13) 및, 소스디코더(14)에는 전원회로(19)가 접속되어 있고, 이 전원회로(19)는 프로그램 또는 소거시에 복수의 전원전압보다 높은 전압 또는 낮은 전압을 발생시켜 행어드레스디코더(12)와, 열어드레스디코더(13) 및, 소스디코더(14)에 각각 공급한다.

또한, 데이터버스(DTB)에는 데이터를 일시적으로 기억하는 데이터버퍼(20 ; DBF)가 접속되어 있고, 이 데이터버퍼(20)의 출력단은 베리파이회로(21)의 한쪽 입력단에 접속되어 있으며, 이 베리파이회로(21)의 다른쪽 입력단에는 상기 감지앰프(16, 17)의 출력단이 접속되어 있다. 이 베리파이회로(21)은 데이터의 기록시에 데이터버퍼(20)에 기억된 기록용 데이터(WRD) 및 감지앰프(16, 17)로부터 출력된 데이터를 비교하고, 이들이 일치한 경우 정상적으로 기록이 행해진 것으로 하며, 예컨대 하이레벨의 베리파이신호(VFY)를 출력한다.

한편, 상기 어드레스(ADB) 및, 데이터버스(DTB)에는 코맨드 디코더(22)가 접속됨과 더불어 예컨대 마이크로 컴퓨터(23 ; μ-COM)가 접속되어 있고, 이 마이크로 컴퓨터(23)는 플래시메모리(11)의 외부에 설치된 각종 전자기기에 내장되어 있다. 상기 코맨드 디코더(22)는 마이크로 컴퓨터(23)로부터 공급된 어드레스신호와 데이터의 조합에 의해 구성된 코맨드를 디코드하는 것이다. 이 코맨드로서는 예컨대 프로그램과, 소거 및 테스트모드등이다. 상기 코맨드디코더(22)에는 제어부(24)가 접속되어 있다.

이 제어부(24)에는 상기 전원회로(19)와, 카운터(25), 제2출력제어부(26), 논리회로(27) 및, 선택회로(28)가 접속되어 있다. 상기 논리회로(27)는 상기 베리파이회로(21) 및, 테스트모드 제어부(29)와 접속되고, 상기 선택회로(28)에는 클럭신호를 발생시키는 발진기(30 ; OSC)가 접속됨과 더불어 외부로부터 클럭신호(EXCK)를 취입하기 위한 단자(31) 및, 상기 베리파이회로(21)가 접속되어 있다.

상기 제어부(24)는 코맨드 디코더(22)로부터 공급된 코맨드에 따라 데이터의 기록이나 소거등을 미리 설정된 시퀀스에 따라 자동적으로 실행한다. 즉, 제어부(24)는 기록이나 소거에 상기 전원회로(19)를 제어하기 위한 전원제어신호(PC)를 출력한다. 또한, 제어부(24)는 상기 베리파이회로(21)로부터 공급된 베리파이신호(VFY)에 따라 카운터(25)나 제2출력제어부(26)를 제어한다. 더욱이, 제어부(24)는 상기 비지신호의 송출 및, 상기 카운터(25)의 카운트값에 따라 상태신호의 셋트나 비지신호의 리셋트을 수행한다. 이들 회로는 상기 발진기(30)로부터 출력되는 클럭신호에 의해 동작한다.

상기 제2출력제어부(26) 및, 상기 제1출력제어부(18)는 제어부(24)로부터 출력되는 테스트신호(TST)에 의해 제어되고, 통상모드에 있어서는 제1출력제어부(18)만 동작하며, 제2출력제어부(26)은 테스트모드시에 동작한다. 제2출력제어부(26)는 데이터버스(DTB)에 접속되어 있고, 테스트모드시에 제어부(24)로부터 출력되는 비지신호나 상태신호를 데이터버스(DTB)에 공급한다. 상기 카운터(25)는 통상의 기록동작시에 상기 선택회로(28)에 의해 선택된 발진기(30)로부터의 클럭신호에 따라 리트라이횟수를 계수한다.

상기 구성에 있어서, 논리회로(27)와, 선택회로(28) 및, 테스트모드 제어부(29)를 제외한 부분은 종래와 동일하다. 본 실시예는 테스트모드시에 외부로부터 공급되는 신호에 따라 논리회로(27)와, 선택회로(28) 및, 테스트모드(29)를 제어하고 베리파이회로(21)로부터 출력되는 베리파이신호를 강제적으로 필요한 상태로 설정하는 것에 의해 제어부(24)나 카운터(25)의 모든 회로를 트레이스할 수 있는 것으로 하고 있다.

상기 테스트모드 제어부(29)는 플래시메모리(11)의 외부로부터 공급되는 복수의 신호에 따라 동작하여 베리파이의 결과가 정상임을 나타내는 베리파이신호(FVOK), 또는 베리파이의 결과가 비정상적인 것을 나타내는 베리파이신호(FVNG) 및, 상기 외부 클럭신호를 선택하기 위한 선택신호(EXEKE)를 출력한다. 이 테스트모드 제어부(29)의 상세한 사항에 관하여서는 이후에 설명한다.

상기 논리회로(27)는 테스트모드 제어부(29)로부터 공급된 베리파이신호(FVNG, FVOK)에 따라서 베리파이회로(21)로부터 공급되는 베리파이신호(VFY)를 강제적으로 하이레벨 또는 로우레벨로 설정한다. 즉, 이 논리회로(27)는 앤드회로(27a)와 오아회로(27b)에 의해 구성되어 있다. 앤드회로(27a)의 한쪽 입력단에는 상기 베리파이회로(21)로부터 출력되는 베리파이신호(VFY)가 공급되고, 다른쪽 입력단에는 상기 테스트모드 제어부(29)로부터 출력되는 베리파이신호(FVNG)가 반전되어 공급된다. 이 앤드회로(27a)의 출력단은 상기 오아회로(27b)의 한쪽 입력단에 공급되고, 다른 한쪽 입력단에는 상기 테스트모드 제어부(29)로부터 출력되는 베리파이신호(FVOK)가 공급된다. 이 오아회로(27b)의 출력단은 상기 제어부(24)에 접속된다.

이 논리회로(27)에 테스트모드 제어부(29)로부터 하이레벨의 베리파이신호(FVNG)가 공급된 경우, 베리파이회로(21)로부터 출력되는 베리파이신호(VFY)가 하이레벨이어도 논리회로(27)의 출력신호는 로우레벨로 설정한다. 또한, 이 논리회로(27)에 테스트모드 제어부(29)로부터 하이레벨의 베리파이신호(FVOK)가 공급된 경우, 베리파이회로(21)로부터 출력된 베리파이신호(VFY)가 로우레벨이어도 논리회로(27)의 출력신호는 하이레벨로 설정된다.

상기 선택회로(28)는 상기 발진기(30)로부터 출력된 클럭신호와 플래시메모리(11)의 외부로부터 공급된 클럭신호(EXEK)를 선택한다. 즉, 선택회로(28)는 2개의 트랜스퍼게이트(28a, 28b)에 의해 구성되어 있다. 트랜스퍼게이트(28a)의 입력단은 상기 발진기(30)에 접속되고, 트랜스퍼게이트(28b)의 입력단에는 클럭신호(EXEK)가 공급되어 있다. 이들 트랜스퍼게이트(28a, 28b)의 출력단은 제어부(24)에 접속되어 있다. 더욱이, 이들 트랜스퍼게이트(28a, 28b)에는 테스트모드시에 상기 테스트모드 제어부(29)로부터 출력되는 제어신호(EXCKE)가 공급되어 있다.

상기 선택회로(28)는 통상모드시에는 트랜스퍼게이트(28a)에 의해 발진기(30)이 출력된다. 따라서, 통상모드시에 제어부(24)등은 발진기(30로부터 출력되는 클럭신호(CLK)에 의해 동작된다. 또한 테스트모드시에는 도면중 참조부호 28b에 의해 외부 클럭신호(EXEK)가 선택된다. 따라서, 테스트모드시에 제어부(24)등은 외부 클럭신호(EXEK)에 의해 동작된다.

제2도는 상기 테스트모드 제어부(29)를 구체적으로 나타낸 것이다. 플래시메모리(11)에 설치된 입력단자(41a∼41e) 중 입력단자(41a∼41d)는 플래시메모리(11)의 예컨대 데이터버스(DTB)에 접속됨과 더불어 랫치회로(42a∼42d ; LT)의 입력단자에 접속되어 있다. 이들 입력단자(41a∼41d)에는 통상모드시에 상기 마이크로 컴퓨터(23)로부터 예컨대 기록데이터가 공급되고, 테스트모드시에는 상기 베리파이신호(VOK, FVNG) 및 선택신호(EXCKE)를 설정하기 위한 설정신호가 공급된다. 이 설정신호는 예컨대 4비트에 의해 구성되어 있고, 베리파이신호(FVOK) 또는 베리파이신호(FVNG)의 출력 타이밍을 설정할 수 있는 것으로 되어 있다.

또한, 입력단자(41e)는 고전압검지회로(43)에 접속되어 있고, 상기 입력단자(41e)에는 테스트모드를 나타내는 테스트모드신호가 공급되며, 이 테스트모드신호는 예컨대 전원전압보다 높은 전압으로 이루어져 있다. 고전압검지회로(43)는 입력단자(41e)에 이 테스트모드신호가 공급되면, 이를 검출하여 랫치신호를 출력한다. 이 랫치신호는 상기 랫치회로(42a∼42d)의 클럭신호 입력단(CLK)에 공급된다. 랫치회로(42a∼42d)는 이 랫치신호에 따라 입력단자(41a∼41d)에 공급된 상기 설정신호를 랫치한다. 이 랫치회로(42a∼42d)의 출력단은 제어부(44)에 접속되어 있고, 이 제어부(44)에는 외부 클럭신호(EXCK)가 공급되고 있고, 제어부(44)는 랫치회로(42a∼42d)로부터 출력되는 신호에 따라 상기 외부 클럭신호(EXCK)에 동기된 베리파이신호(FVOK, FVNG) 및, 선택신호(EXCKE)를 생성한다.

제3도는 상기 제어부(24)와 카운터(25)의 일예를 나타낸 것으로, 제1도 및 제6도와 동일한 부분에는 동일한 참조부호를 붙인다. 상기 카운터(25)의 최종단의 플립플롭회로(25a)의 출력단에는 저항으로 나타낸 결함(DEF1)이 있고, 제어부(24)내에 설치된 제어회로(24a)의 입력단과 앤드회로(24b)의 출력단과의 사이에는 저항으로 나타낸 결함(DEF2)이 있는 것으로 한다. 제어회로(24a) 및, 앤드회로(24b)는 예컨대 1회째의 기록동작이 정상적으로 종료한 경우에 상태신호를 셋트하는 회로이다.

상기 제1도 내지 제3도에 도시한 구성에 있어서 제4도를 참조하여 테스트모드시의 동작에 대해 설명한다.

고전압검지회로(43)가 테스트모드신호를 검출하면, 테스트모드제어부(29)는 랫치회로(43a∼42b)에서 랫치된 설정신호에 따라 베리파이신호(FVOK, FVNG) 및 선택신호(EXCKE)를 필요한 타이밍으로 출력한다.

먼저, 예컨대 제4도의 (1)에 나타난 바와 같이 테스트모드 제어부(29)로부터 카운터(25)의 카운트값(N=1)에 있어서 베리파이신호(FVOK)를 발생시키도록 설정한 경우에 관하여 설명한다. 이 경우 제어부(24)에 의해 1회째의 프로그램동작(기록동작)이 실행되면, 이 프로그램동작이 정상적으로 수행되지 않고, 베리파이회로(21)로부터 로우레벨의 베리파이신호(VFY)가 출력된 경우에 있어서도 논리회로(27)의 출력신호는 베리파이신호(FVOK)에 따라서 하이레벨로 되어 있다. 따라서, 이 제어부(24)는 리트라이시키지 않은 정상종료를 나타내는 상태신호를 출력한다. 이 상태신호는 제2출력제어부(26) 및 데이터버스(DTB)를 매개로 마이크로 컴퓨터(23)에 공급된다.

상기와 같이 테스트모드 제어부(29)로부터 카운트값(N=1)에 따라서 베리파이신호(FVOK)를 발생시키는 것에 의해 1회째의 프로그램동작이 정상적으로 종료되지 않는 경우에도 리트라이시키지 않고 정상적으로 종료된다. 즉, 이 경우 1회의 프로그램동작이 종료된 시점에서 제3도에 나타난 앤드회로(24b)의 입력조건이 성립하기 때문에 앤드회로(24b)를 트레이스하는 것이 가능하다. 따라서, 이 앤드회로(24b)의 출력단에 있는 결함(DEF2)을 검출할 수 있다.

한편, 예컨대 제4도의 (2)에 나타난 바와 같이 테스트모드 제어부(29)로부터 카운터(25)의 카운터값(N=1∼9)에 있어서, 베리파이신호(FVNG)를 발생시키고 N=10에 있어서 베리파이신호(FVOK)를 발생시키도록 설정한 경우에 대해 설명한다. 이 경우 제어부(24)에 의해 데이터의 프로그램동작이 실행되면, 베리파이회로(21)로부터 정상종료를 나타내는 하이레벨의 베리파이신호(VFY)가 출력된 경우에 있어서 리트라이가 반복되어, 다시한번 프로그램동작을 실행한다. 그리고, 10회째의 프로그램동작이 종료된 경우, 논리회로(27)의 출력신호는 베리파이신호(FVOK)에 따라서 베리파이된다. 이를 위해 제어부(24)는 정상종료를 나타내는 상태신호를 출력하고, 이 상태신호는 제2출력제어부(26), 데이터버스(DTB)를 매개로 하여 마이크로 컴퓨터(23)에 공급된다. 카운터(25)의 계수값은 외부 클럭신호(EXCK)에 동기하여 계수되어 있다. 이 때문에 외부 클럭신호(EXCK)가 몇번째에서 정상 종료하였는가를 조사하는 것에 의해 카운터(25)의 계수값을 아는 것이 가능하고, 이 계수값에서 어떠한 플립플롭회로에 결함이 있는가를 검출할 수 있다. 따라서, 제3도에 나타난 카운터(25)의 최종단의 플립플롭(25a)을 트레이스할 수 있기 때문에 이 플립플롭(25a)의 출력단에 있는 결함(DEF1)을 검출할 수 있다.

상기 실시예에 의하면, 테스트모드제어부(29)는 테스트모드시에 외부로부터 공급되는 설정신호에 따라 베리파이신호(FVOK. FVNG)를 생성하고, 논리회로(27)를 이들 베리파이신호(FVOK, FVNG)에 의해 제어함으로써 제어부(24)에 공급되는 베리파이신호를 강제적으로 필요한 상태로 설정할 수 있는 것으로 하고 있다. 따라서, 이 베리파이회로(21)로부터 출력되는 베리파이신호(VFY)에 관계없이 리트라이횟수를 설정할 수 있기 때문에 제어부(24)나 카운터(25)를 구성하는 모든 회로를 트레이스할 수 있어 내재하는 결함을 확실히 검출할 수 있게 된다.

더욱이, 상기 실시예에 있어서 베리파이신호(FVOK, FVNG) 및 선택신호(EXCKE)는 테스트모드 제어부(29)에 의해 생성하였지만, 이들에 한정되는 것은 아니다. 예컨대, 플래시메모리(11)에 비어있는 단자가 있는 경우 테스트모드제어부(29)를 사용하는 것이 아니고, 이들 단자로부터 외부에서 생성되는 베리파이신호(FVOK. FVNG) 및 선택신호(EXCKE)를 직접 입력해도 된다.

또한, 상기 실시예는 데이터의 프로그램동작에 따라서 결함을 검출하는 경우에 대해 설명하였지만, 이에 한정되지 않고 데이터의 소거동작에 따라 결함을 검출하는 것도 가능하다. 이때 카운터(25)는 소거횟수를 계수한다.

더욱이, 상기 실시예는 본 발명을 플래시메모리에 적용한 경우에 대해 설명하였지만 이에 한정되는 것은 아니고, 기록이나 독출의 시퀀스가 베리파이결과에 따라서 제어되는 EEPROM 등의 불휘발성 메모리에 본 발명을 적용하는 것도 가능하다.

그외에 본 발명의 요지를 벗어나지 않는 범위에서 다양하게 변형하여 실시할 수 있음은 물론이다.

[발명의 효과]

이상 설명한 바와 같이 본 발명에 의하면, 오드기능을 갖추고서 외부로부터 동작을 제어할 수 없는 메모리에 내재하는 결함의 검출율을 향상시킬 수 있는 불휘발성 반도체 메모리를 제공할 수 있다.

Claims

불휘발성 메모리셀에 데이터를 기록하는 기록수단과, 상기 불휘발성 메모리셀에 기록된 데이터를 소거하는 소거수단과, 상기 기록수단에 의해 기록한 데이터 및 소거수단에 의해 소거한 데이터를 베리파이하고, 데이터의 기록 또는 소거가 정상적으로 수행되는지의 여부를 나타내는 베리파이신호를 출력하는 베리파이수단, 이 베리파이수단으로부터 출력된 베리파이신호에 따라 기록수단 또는 소거수단을 제어하는 제어수단, 이 제어수단에 접속되고, 상기 기록수단에 의한 데이터의 기록횟수, 또는 소거수단에 의한 데이터의 소거횟수를 카운트하는 카운트수단 및, 상기 제어수단과 베리파이수단의 상호간에 접속되고, 데이터모드시에 상기 베리파이수단으로부터 출력된 베리파이신호를 강제적으로 변경하는 변경수단을 구비하여 구성된 것을 특징으로 하는 불휘발성 반도체 메모리.
제1항에 있어서, 상기 변경수단이 테스트모드시에 외부로부터 공급되는 신호에 따라 베리파이신호를 강제적으로 변경시키는 변경신호를 생성하는 생성수단을 갖춘 것을 특징으로 하는 불휘발성 반도체 메모리.
제1항에 있어서, 상기 변경수단이 테스트모드시에 외부로부터 공급되면서 베리파이신호를 강제적으로 변경시키는 변경신호에 의해 제어되는 것을 특징으로 하는 불휘발성 반도체 메모리.
제2항에 있어서, 상기 생성수단이 외부로부터 공급되는 테스트모드를 나타내는 신호를 검출하는 수단과, 이 검출수단에 의해 테스트모드가 검출된 경우, 외부로부터 공급되는 베리파이신호의 변경을 설정하는 설정신호를 유지하는 유지수단 및, 이 유지수단에 의해 유지된 설정신호로부터 상기 베리파이신호를 강제적으로 변경시키는 변경신호를 발생시키는 발생수단을 구비하여 구성된 것을 특징으로 하는 불휘발성 반도체 메모리.
제1항에 있어서, 상기 제어수단에는 선택수단이 접속되고, 이 선택수단은 통상모드시에 내부발진기로부터 출력되는 클럭신호를 선택하고, 테스트모드시에 외부로부터 공급되는 클럭신호를 선택하는 것을 특징으로 하는 불휘발성 반도체 메모리.