JP4064658B2 - 不揮発性半導体メモリ装置及びそれのフェイルビット数検出方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は集積回路装置に係り、より詳細には、電子装置に使用される電気的に消去及びプログラム可能な不揮発性半導体メモリ装置及びそれのフェイルビット数検出方法に関するものである。
【0002】
【従来の技術】
電気的に消去及びプログラム可能な不揮発性半導体メモリ装置は電子システムの情報貯蔵装置として使用され、そのような電子システムにはエラー訂正コードアルゴリズム(error correction code algorithm)が搭載されている。このために、電子システムに使用された不揮発性半導体メモリ装置のリード及びライト動作の時、エラーが発生しても、搭載されたエラー訂正コードアルゴリズムによってエラーを補正できる。言い換えれば、エラー訂正コードアルゴリズムを搭載した電子システムは補正可能なフェイルビット数を含むことができる。
【0003】
不揮発性半導体メモリ装置、特に、NAND型フラッシュメモリ装置は複数のアレイ(又は、メモリ)ブロックからなるアレイを含む。一般に、アレイは許容可能な不良ブロックを含み、そのような不良ブロックは実質的に使用されない。パッケージされた又は完成したNAND型フラッシュメモリ装置について出荷の前にテスト動作を実行する時、アレイの正常なアレイブロックのうち少なくとも1つがフェイルビットを含むものとして判別される場合、そのようなメモリ装置は廃棄される。テスト動作で発見されたアレイブロックのフェイルビット数が電子システムの訂正可能なフェイルビット数を超過しないと、テスト動作で判別された不良ブロックを含むNAND型フラッシュメモリ装置はエラー訂正コードアルゴリズムを搭載した電子システムで使用できる。これは収率(yield)が向上することを意味する。
【0004】
【発明が解決しようとする課題】
一般に、テスト時間を減少させるために、複数のパッケージされたメモリ装置が同時にテストされる。この時、パッケージされたメモリ装置を同時にテストするテスト装置のエラー貯蔵空間(error capture RAM)が限定されているので、合計されたテスト結果がテスト装置のエラー貯蔵空間に貯蔵される。このようなテストスキームによると、各パッケージされたメモリ装置の各アレイブロックの内部で少なくとも1つのビットがフェイルされても、そのようなアレイブロックは不良ブロックとして判別される。このような場合、不良ブロックとして判別されたアレイブロックの内部のフェイルビット数を確認できない。
【0005】
フェイルビット数を判別するために、ソフトウェア的に各テスト過程でフェイルビットを1つずつカウントする方法を使用できる。即ち、全てのメモリセルに対応するテスト結果をテスト装置のエラー貯蔵空間に貯蔵することによって、各メモリ装置の正確なフェイルビット数を測定できる。しかし、ソフトウェアスキームの場合、テスト装置のエラー貯蔵空間が限定されているので、同時にテストされるメモリ装置の数が減少する。これはテスト時間が増加することを意味する。
【0006】
結果的に、テスト動作で不良チップとして判別されたメモリ装置を救済できるように、電子システムで許容されるメモリ装置のフェイルビット数を正確に判別できる内装されたフェイルビット数検出スキームが要求される。
【0007】
本発明は、アレイブロックで発生したフェイルビット数を正確に測定できる不揮発性半導体メモリ装置を提供することを目的とする。
【0008】
本発明は、不揮発性半導体メモリ装置のアレイブロックで発生したフェイルビット数を正確に測定できるフェイルビット数検出方法を提供することを他の目的とする。
【0009】
本発明は、テスト時間を減少できる不揮発性半導体メモリ装置及びそれのフェイルビット数検出方法を提供することをさらに他の目的とする。
【0010】
本発明は、収率を向上できる不揮発性半導体メモリ装置及びそれのフェイルビット数検出方法を提供することをさらに他の目的とする。
【0011】
【課題を解決するための手段】
本発明の一特徴によると、不揮発性半導体メモリ装置は行と列のマトリックス形態に配列されたメモリセルのアレイを含む。半導体メモリ装置は、行デコーダ回路、感知増幅回路、列選択回路、予想データ入力バッファ回路、フェイルビット検出回路及びフェイルビットカウンタ及びラッチ回路を含む。行デコーダ回路は行アドレスに応じて行のうち1つを選択し、感知増幅回路は選択された行のメモリセルのプログラムされたデータを感知し、感知されたデータを臨時に貯蔵する。列選択回路は列アドレスに応じて列の一部を選択し、選択された列に対応するデータビットを出力する。予想データ入力バッファ回路はフェイルビット検出命令信号に応じて入出力ピンを通じて外部から提供される予想データビットを取り込む。フェイルビット検出回路はフェイルビット検出命令信号に応じて動作し、列選択回路によって選択されたデータビットがフェイルビットを含むかを判別して、判別結果に従う第1及び第2フェイルフラグ信号を出力する。フェイルビットカウンタ及びラッチ回路はフェイルビット検出回路からの第1及び第2フェイルフラグ信号に応じて選択された行のメモリセルに貯蔵されたデータビットに対するフェイルビット数をカウントして、カウントされたフェイルビット数を示すフェイルコードを出力する。
【0012】
本発明の他の特徴によると、行と列のマトリックス形態に配列されたメモリセルのアレイを有する不揮発性半導体メモリ装置のフェイルビット数を検出する方法が提供される。この方法によると、先ず、リード命令信号に応じてアレイに貯蔵されたデータが感知増幅回路によって感知され、列アドレスに応じて感知されたデータビットのうち一部が列選択回路によって選択される。次に、フェイルビット検出回路は選択されたデータビットが外部から印加される対応する予想データビットと各々一致するかを検出する。フェイルビットカウント及びラッチ回路は検出結果に従って一致しないデータビット数をカウントし、カウント値に従って決定されたフェイルコードを貯蔵する。次に、列アドレスを増加した後、列アドレスが最大値に至る時まで、選択、検出及び貯蔵段階を反復的に実行する。最後に、列アドレスが最大値に至る時、フェイルビット読み出し命令信号に従って貯蔵されたフェイルコードが入出力ピンを通じて外部に出力される。
【0013】
このような装置及び方法によると、不揮発性半導体メモリ装置に/からデータをプログラムする/リードする過程で発生するフェイルビット数を正確にカウントできる。
【0014】
【発明の実施の形態】
以下、添付した図を参照して本発明の望ましい実施形態を詳細に説明する。
【0015】
図1は本発明の第1実施形態による不揮発性半導体メモリ装置を示す構成図である。
【0016】
図1を参照すると、不揮発性半導体メモリ装置としてNAND型フラッシュメモリ装置1は、情報を貯蔵するための領域としてアレイ100を含み、アレイ100には、図示しないが、行又はワードラインと列又はビットラインのマトリックス形態に配列された複数のメモリセルを含む。各メモリセルは電気的に消去及びプログラム可能なROMセルトランジスタを含む。不揮発性半導体メモリ装置1はグローバルバッファ及び制御バッファブロック110、コマンドレジスタブロック120、行アドレスバッファ及びデコーダブロック130、列アドレスバッファ及びデコーダブロック140、行デコーダブロック150、感知増幅ブロック160、列選択ブロック170、そして、データ入出力制御ブロック180を含む。
【0017】
グローバルバッファ及び制御バッファブロック110は外部から提供される制御信号CLE,ALE,nCE,nRE,nWEをバッファリングする複数の制御バッファ及び入出力ピンI/0i(i=0〜7)を通じて提供されるアドレス又はデータを取り込むグローバルバッファで構成される。この実施形態において、入出力ピンI/0iに印加される信号は制御信号の組合せに従って、アドレス、データ、又は、コマンドとして使用される。
【0018】
例えば、現在入力された制御信号の組合せがコマンド入力を示す時、入出力ピンI/0iに入力された信号CMD_data[i]はコマンドレジスタブロック120に伝達される。また、現在入力された制御信号の組合せがアドレス信号を示す時、入出力ピンI/0iに入力された信号Xadd_data[i],Yadd_data[i]は行アドレスバッファ及びデコーダブロック130及び列アドレスバッファ及びデコーダブロック140に各々伝達される。現在入力された制御信号の組合せがデータ入力を示す時、入出力ピンI/0iに入力された信号Data[i]はデータ入出力制御ブロック180に伝達される。
【0019】
続いて、図1を参照すると、コマンドレジスタブロック120はグローバルバッファ及び制御バッファブロック110から提供される信号CMD_data[i]に応じてフェイルビット検出命令信号FailDetect_CMD又はフェイルビット読み出し命令信号FailRead_CMDを発生する。行デコーダブロック150は行アドレスバッファ及びデコーダブロック130から提供されるアドレスXaddress[n:0]に応じてアレイ100の選択されたメモリブロックの内部のワードラインを選択する。感知増幅ブロック160は、リード動作の間、選択されたメモリブロックの選択ワードライン(又は選択ページ)に関したメモリセルに貯蔵されたデータを感知増幅し、感知されたデータを臨時に貯蔵する。プログラム(又は、ライト)動作の間、感知増幅ブロック160はグローバルバッファ及び制御バッファブロック110、データ入出力制御ブロック180、そして、列選択ブロック170を通じて提供されるライトデータを臨時にラッチする。列選択ブロック170は、リード動作の間、列アドレスバッファ及びデコーダブロック140から提供されるアドレス信号Yaddress[m:0]に応じて感知増幅ブロック160にラッチされた、一ページに対応する、読み出しデータビットのうち一部(例えば、入出力ピンに対応するデータビット)を選択し、選択された読み出しデータビットをデータ入出力制御ブロック180に伝達する。
【0020】
本発明の不揮発性半導体メモリ装置1は、図1に示すように、予想データ入力バッファブロック190、フェイルビット検出ブロック200、フェイルビットカウンタ及びラッチブロック210、そして、データ出力バッファブロック220を含む。予想データ入力バッファブロック190はコマンドレジスタブロック120からのフェイルビット検出命令信号FailDetect_CMDに応じて動作し、入出力ピンI/0iを通じて予想データビットDexpect_ext[i]が入力される。ここで、予想データビットDexpect_ext[i]はアレイ100にプログラムされたデータビットと同一である。
【0021】
本発明による予想データ入力バッファブロック190の望ましい実施形態を図2に示す。図2には、ただ1つの入出力ピンに対応する予想データ入力バッファを示すが、残りの入出力ピンに対応するバッファもそれと同様に構成される。予想データ入力バッファ190は2入力NANDゲート501とインバータ502で構成される。NANDゲート501は対応する入出力ピンI/0iに連結された第1入力端子及びフェイルビット検出命令信号FailDetect_CMDを取り込む第2入力端子を有し、インバータ502はNANDゲート501の出力を取り込んで、予想データビットDexpect_ext[i]を出力する。
【0022】
図1を参照すると、フェイルビット検出ブロック200はテスト動作モードの時、活性化されるフェイルビット検出命令信号FailDetect_CMDに応じて動作し、読み出しイネーブル信号nREout及びフェイルビット検出命令信号FailDetect_CMDに従って、列選択ブロック170によって選択された読み出しデータビットDsense[i]を取り込む。読み出しイネーブル信号nREoutはロジックゲート(例えば、NORゲート及びインバータ)を利用して信号nRE,nCEを組み合わせる(図8を参照)ことによって発生される。フェイルビット検出ブロック200は入力された読み出しデータビットDsense[i]が予想データ入力バッファブロック190を通じて入力された予想データビットDexpect_ext[i]と各々一致するか(又は、読み出しデータビットがフェイルビットを含むか)を判別する。フェイルビット検出ブロック200は判別結果に従って、フェイルフラグ信号FailFlag[0], FailFlag[1]を発生する。本発明によるフェイルビット検出ブロック200の望ましい実施形態を図3に示す。
【0023】
図3を参照すると、フェイルビット検出ブロック200は入力された読み出しデータビットDsense[7]〜Dsense[0]に各々対応する入力部200aとフェイルフラグ信号発生部200bとで構成される。図3には、ただ1つの入力部を示すが、残りの入力部もそれと同様に構成される。各入力部200aは信号FailDetect_CMD,nREoutに応じて対応する読み出しデータビットDsense[i]を内部読み出しデータビットDsense_int[i]として出力する。各入力部200aはインバータ503,508,509,511、2つのPMOSトランジスタ504,505、2つのNMOSトランジスタ506,507、そして、NANDゲートで構成され、図に示すように連結される。動作としては、フェイルビット検出命令信号FailDetect_CMDがローレベルに維持される時、対応する読み出しデータビットDsense[i]の値及びリードイネーブル信号nREoutのロジックレベルに関係なく、内部読み出しデータビットDsense_int[i]はローレベルに維持される。これに対して、フェイルビット検出命令信号FailDetect_CMDがハイレベルに活性化される時、対応する内部読み出しデータビットDsense_int[i]の値はリードイネーブル信号nREoutのローレベル区間の間に入力されたデータビットDsense[i]の値に従って決定される。
【0024】
続いて、図3を参照すると、フェイルフラグ信号発生部200bは入力部200aから出力される内部読み出しデータビットDsense_int[i]及び予想データ入力バッファ190から出力された予想データビットDexpect_ext[i]を比較する。フェイルフラグ信号発生部200bはリードイネーブル信号nREoutのロー区間の間、比較の結果に従ってフェイルフラグ信号FailFlag[0],FailFlag[1]を出力する。
【0025】
例えば、内部読み出しデータビットDsense_int[i]のうち1つ(例えば、Dexpect_int[7])がフェイルビットである場合、即ち、内部読み出しデータビットDsense_int[7]が予想データビットDexpect_ext[7]と一致しない場合、排他的ORゲート512の出力は“1”になり、残りの排他的ORゲート513〜515,516〜519の出力は“0”になる。このような条件によると、読み出しイネーブル信号nREoutがローレベルである時、NORゲート548はローハイ遷移を有するフェイルフラグ信号FailFlag[0]を出力し、NORゲート549の出力FailFlag[1]は初期のローレベルに維持される。結果的に、内部読み出しデータビットのうち1つがフェイルビットである場合、フェイルフラグ信号FailFlag[0]がパルス形態に活性化される。
【0026】
内部読み出しデータビットDsense_int[7],Dsense_int[0]がフェイルビットである場合、排他的ORゲート512,519の出力は“1”になり、残りの排他的ORゲートの出力は“0”になる。このような条件によると、読み出しイネーブル信号nREoutがローレベルである区間の間、NORゲート548,549はローハイ遷移を有するフェイルフラグ信号FailFlag[0],FailFlag[1]を各々出力する。結果的に、内部読み出しデータビットのうち少なくとも2つがフェイルビットである場合、フェイルフラグ信号FailFlag[0],FailFlag[1]は同時にパルス形態に活性化される。
【0027】
図1を参照すると、フェイルビットカウンタ及びラッチブロック210はフェイルビット検出命令信号FailDetect_CMDがローレベルからハイレベルに遷移する時、初期化される。フェイルビットカウンタ及びラッチブロック210はフェイルビット検出ブロック200から出力されたフェイルフラグ信号FailFlag[0],FailFlag[1]に応じてフェイルビット数をカウントし、カウントされたフェイルビット数を示すフェイルコードとしてフェイル状態信号FailStatus[i]を出力する。フェイルビットカウンタ及びラッチブロック210の望ましい実施形態を図4に示す。
【0028】
図4に示すように、フェイルビットカウンタ及びラッチブロック210はパルス発生器560、2つのTフリップフロップ561,562、NORゲート563、インバータ564、そして、SRフリップフロップ565,566で構成され、図に示すように連結される。Tフリップフロップ561,562はカウンタとして動作し、SRフリップフロップ565,566は各々ラッチとして動作する。Tフリップフロップ561,562の望ましい実施形態を図5に示す。パルス発生器560はローハイ遷移を有するフェイルビット検出命令信号FailDetect_CMDに応じてパルス信号Clearを発生する。Tフリップフロップ561,562とSRフリップフロップ565,566はパルス信号Clearによって初期化される。フェイルビットカウンタ及びラッチブロック210はフェイルビット数に従って、次のように動作する。
【0029】
フェイルビット数が2ビット又はそれより多い場合、フェイルビットカウンタ及びラッチブロック210の動作は次のとおりである。初期化された後、フェイルフラグ信号FailFlag[0]がローハイ遷移を有する時、Tフリップフロップ561の出力Qはローハイ遷移を有し、これによって、SRフリップフロップ565の出力FailStatus[0]は、図6に示すように、ローハイ遷移を有する。次に、フェイルフラグ信号FailFlag[0]が再びローハイ遷移を有すると、Tフリップフロップ562の出力Qがローハイ遷移を有する。これによって、NORゲート563の出力はフェイルフラグ信号FailFlag[1]のロジックレベルに関係なく、ハイレベルを有する。結果的に、図6に示すように、SRフリップフロップ566の出力FailStatus[1]がローハイ遷移を有する。
【0030】
フェイルフラグ信号FailFlag[0],FailFlag[1]が同時にローハイ遷移を有する時は、図6に示すように、SRフリップフロップ565がTフリップフロップ561の出力に従ってハイレベルのフェイル状態信号FailStatus[0]を出力し、SRフリップフロップ566も、NORゲート563及びインバータ564を通じて提供されるハイレベルのフェイルフラグ信号FailFlag[1]に従ってハイレベルのフェイル状態信号FailStatus[1]を出力する。
【0031】
フェイルビット数がただ1つである場合、フェイルビットカウンタ及びラッチブロック210の動作は次のとおりである。初期化された後、フェイルフラグ信号FailFlag[0]がローハイ遷移を有する時、Tフリップフロップ561の出力Qはローハイ遷移を有し、これによって、図6に示すように、SRフリップフロップ565の出力FailStatus[0]がローハイ遷移を有する。フェイルビットが全く無い場合は、フェイルビットカウンタ及びラッチブロック210から出力されるフェイル状態信号FailStatus[0],FailStatus[1]は、図6に示すように、ローレベルに維持される。
【0032】
図1を参照すると、データ出力バッファブロック220は、正常な読み出し動作モードの間、データ入出力制御ブロック180から出力された読み出しデータビットDsense[i]を、対応する入出力ピンI/0[i]に伝達する正常なデータ出力経路を提供する。フェイルビット数を検出するためのテスト動作モードの間、データ出力バッファブロック220の正常なデータ出力経路は遮断されるのに対して、フェイルビットカウンタ及びラッチブロック210から出力されたフェイル状態信号FailStatus[i](i=0〜7)がフェイルビット読み出し命令信号FailRead_CMDの活性化に従って出力される。データ出力バッファブロック220の望ましい実施形態を示す図7を参照すると、信号FailRead_CMD,FailDetect_CMDがローレベルに維持される時、正常なデータ出力経路が伝達ゲート574を通じて形成される。これに対して、フェイルビット読み出し命令信号FailRead_CMDがハイレベルに維持される時、正常なデータ出力経路はパスゲート574によって遮断され、フェイル状態信号FailStatus[i]が伝達ゲート578を通じて対応する入出力ピンI/0[i]に出力される。
【0033】
フェイルビットカウンタ及びラッチブロック210から出力されるフェイル状態信号FailStatus[i]は入出力ピンI/0[i]に各々対応する。この実施形態では、ただ2つのフェイル状態信号FailStatus[0],FailStatus[1]が使用されるので、残りのフェイル状態信号FailStatus[2]〜FailStatus[7]はローレベルに維持されるように設定する。
【0034】
本発明によるフェイルビット数検出のための不揮発性半導体メモリ装置の全体的な動作を示すフローチャートを図9に示す。
【0035】
図9を参照すると、先ず、データ入力命令が段階S100で入力された後、テストしようとする行アドレス及び列アドレスが順次に入力される(段階S110)。次に、プログラムされるデータが入出力ピンI/0[i]を通じて順次に入力される(段階S120)。プログラムを実行する準備が完了すると、プログラム実行命令の入力によってプログラム動作が実行される(段階S130)。段階S140で状態読み出し命令が入力されると、チップがレディ(ready)状態であるか、ビジー(busy)状態であるかを判別する(段階S150)。チップがレディ状態であると、プログラム動作が正常に実行されたかを判別する(段階S160)。この判別で、プログラム動作が正常に実行されたと判別されないときは、プログラム動作がフェイルとして終了される。プログラム動作が正常に実行されると、プログラム動作はパスとして終了される。
【0036】
前述したプログラム方法は、米国特許第5,473,563号に“NONVOLATILE SEMICONDUCTOR MEMORY”の名称で、米国特許第5,541,879号に“NONVOLATILE SEMICONDUCTOR MEMORY HAVING PROGRAM VERIFYING CIRCUIT ”の名称で、米国特許第5,546,341号に“NONVOLATILE SEMICONDUCTOR MEMORY”の名称で、米国特許第5,712,818号に“DATA LOADING CIRCUIT FOR PARTIAL PROGRAM OF NONVOLATILE SEMICONDUCTOR MEMORY”の名称で開示されている。
【0037】
段階S160でプログラム動作がパスとして判別されると、読み出し命令が入力され(段階S170)、行アドレス及び列アドレスが入力される(段階S180)。この時、列アドレスの値は最小値LSBに設定される。次に、設定された行アドレスに対応する行又はページのメモリセルに貯蔵されたセルデータが感知増幅ブロック160によって感知される(段階S190)。段階S200ではフェイルビット検出命令が入力され、一連のフェイルビット検出手続きを通じてフェイルビット数が検出され、貯蔵される(段階S210)。フェイルビット状態読み出し命令が入力されると(段階S220)、フェイルビット数を示すフェイルコードが出力される(段階S230)。前述したフェイルビット検出段階S200〜S230を以下詳細に説明する。
【0038】
本発明によるフェイルビット数検出動作を示すフローチャートを図10に示す。図11及び図12は、2又はそれ以上のフェイルビットが発生する不揮発性半導体メモリ装置の動作タイミング図である。以下、本発明によるフェイルビット数検出動作を図を参照して詳細に説明する。
【0039】
説明の便宜のために、一ページに対するプログラム動作が実行され、読み出し命令が入力されると仮定する。即ち、一ページに対するフェイルビット数検出動作を説明する。しかし、複数のページで構成されたメモリブロックに含まれたフェイルビット数が本発明によるフェイルビット数検出スキームによって検出され得ることは当業者には周知である。
【0040】
図10に示すように、段階S300ではフェイルビット検出命令がグローバルバッファ及び制御バッファブロック110を通じてコマンドレジスタブロック120に伝達される。コマンドレジスタブロック120はフェイルビット検出命令に応じてフェイルビット検出命令信号FailDetect_CMDを活性化する。フェイルビット検出命令信号FailDetect_CMDの活性化に従ってフェイルビットカウンタ及びラッチブロック210のパルス発生器560(図4参照)はパルス信号Clearを発生する。結果的に、フェイルビットカウンタ及びラッチブロック210のTフリップフロップ561,562及びSRフリップフロップ565,566が初期化される。このような初期化動作は段階S310で実行される。この時、図11及び図12に示すように、フェイル状態信号FailStatus[0]〜FailStatus[7]は全部ローレベルに維持される。
【0041】
段階S320で列アドレスが最少値LSBに設定された後、列アドレスが最大値MSBであるかを段階S330で判別する。列選択ブロック170はリード動作によって感知されたデータビットのうち、そのように設定された列アドレスに対応するデータビットを選択し、選択された読み出しデータビットは読み出しイネーブル信号nREoutによって同期化されて、データ入出力制御ブロック180を通じてフェイルビット検出ブロック200に伝達される。予想データ入力バッファブロック190はフェイルビット検出命令信号FailDetect_CMDの活性化区間の間、入出力ピンI/0[i]に提供される予想データビットDexpect_ext[i]をフェイルビット検出ブロック200に伝達する。
【0042】
段階S340で、フェイルビット検出ブロック200は入力された読み出しデータビットDsense_int[i]及び予想データビットDexpect_ext[i]を比較し、比較結果に従ってフェイルフラグ信号FailFlag[0],FailFlag[1]を発生する。段階S350ではフェイルビットが発生したかを判別する。例えば、図11に示すように、読み出しデータビットのうち1つがフェイルビットである場合、フェイルフラグ信号FailFlag[0]が読み出しイネーブル信号nREoutのロー区間の間、活性化される。これによって、前述のように、フェイル状態信号FailStatus[0]がハイレベルに活性化される。即ち、1ビットフェイルが発生したことをフェイルビットカウンタ及びラッチブロック210のSRフリップフロップ565に貯蔵する(段階S360)。段階S370では列アドレスが信号nREに同期し、増加する。読み出しデータビットが予想データビットと一致すると、段階S350から段階S370に進行する。
【0043】
段階S330〜S370のループは列アドレスが最大値に至る時まで反復的に実行される。段階S330〜S370のループを実行する時、図11に示すように、読み出しデータビットのうち、1つが再びフェイルビットとして判別され得る。このような場合、フェイルフラグ信号FailFlag[1]が読み出しイネーブル信号nREoutのロー区間の間、活性化される。これによって、前述したように、フェイル状態信号FailStatus[1]がハイレベルに活性化される。即ち、2ビットフェイルが発生したことをフェイルビットカウンタ及びラッチブロック210のSRフリップフロップ565,566に貯蔵する。
【0044】
又、図12に示すように、読み出しデータビットのうち2つのデータビットが同時にフェイルビットとして判別され得る。このような場合、フェイルフラグ信号FailFlag[0],FailFlag[1]が読み出しイネーブル信号nREoutのロー区間の間、同時に活性化される。これによって、前述のように、フェイル状態信号FailStatus[0],FailStatus[1]が同時にハイレベルに活性化される。即ち、2ビットフェイルが発生したことをフェイルビットカウンタ及びラッチブロック210のSRフリップフロップ565,566に貯蔵する。
【0045】
段階S330で列アドレスが最大値として判別されると、フェイルビット状態読み出し命令が段階S380で入力される。これに従って、コマンドレジスタブロック120はフェイルビット検出命令信号FailDetect_CMDをローレベルに、フェイルビット読み出し命令信号FailRead_CMDをハイレベルにする。その結果、データ出力バッファブロック220はハイレベルのフェイルビット読み出し命令信号FailRead_CMDに応じて、フェイルビットカウンタ及びラッチブロック210から出力されたフェイル状態信号FailStatus[0]〜FailStatus[7]を、対応する入出力ピンI/0[0]〜I/0[7]を通じて出力する(段階S390)。
【0046】
そのとき、前述のように、フェイル状態信号FailStatus[2]〜FailStatus[7]がローレベルに維持されるので、入出力ピンI/0[0],I/0[1]のロジック状態に従って一ページに対するフェイルビット数が判別される。図11及び図12に示すように、フェイル状態信号FailStatus[0],FailStatus[1]が全部ハイレベルになると、対応する入出力ピンI/0[0],I/0[1]のロジック状態は“11”(フェイルコードで“03h”)になる。即ち、2ビットフェイルが発生したことが外部で検出される。
【0047】
1つのフェイルビットが発生した不揮発性半導体メモリ装置の動作タイミング図を示す図13を参照すると、前述のように、ただ1つのフェイルビットが発生する場合は、フェイル状態信号FailStatus[0]がハイレベルに維持され、フェイル状態信号FailStatus[1]がローレベルに維持される。そして、フェイル状態信号FailStatus[1],FailStatus[0]が各々ローレベルとハイレベルになるので、対応する入出力ピンI/0[1],I/0[0]のロジック状態は“01”(フェイルコードで“01h”)になる。即ち、1ビットフェイルが発生したことが外部で検出される。
【0048】
フェイルビットが発生しない不揮発性半導体メモリ装置の動作タイミング図を示す図14を参照すると、前述のように、フェイルビットが発生しない場合は、フェイル状態信号FailStatus[0],FailStatus[1]が全部ローレベルに維持される。そして、フェイル状態信号FailStatus[0],FailStatus[1]が全部ローレベルであるので、図14に示すように、対応する入出力ピンI/0[1],I/0[0]のロジック状態は“00”(フェイルコードで“00h”)になる。即ち、フェイルが発生しなかったことが外部で検出される。
【0049】
このようなフェイルビット数検出スキームによると、メモリブロック各々のフェイルビット数を正確に検出できる。例えば、パッケージの後、メモリ装置の任意のメモリブロックが進行性のフェイルによる不良ブロックとして判別され得る。この時、メモリブロックの内部のフェイルビット数が電子システムのエラー訂正コードアルゴリズムによって補正可能な範囲内に属する場合、そのようなメモリ装置は廃棄されることなく、そのまま使用できる。これは収率が向上することを意味する。
【0050】
図15は本発明の第2実施形態による不揮発性半導体メモリ装置を示す構成図である。本発明の第2実施形態は感知されたデータビットDsense[i]がデータ出力バッファブロック220’を通じてフェイルビット検出ブロック200’に伝達されることを除いては、図1の第1実施形態と実質的に同一であり、それに関する説明は省略する。結果的に、第2実施形態が第1実施形態と同一の効果があることは当業者には周知である。
【0051】
本発明の第2実施形態によるデータ出力バッファブロック220’を示す図16を参照すると、第2実施形態によるデータ出力バッファブロック220‘は、データ入出力制御ブロック180’から出力されたデータビットDsense[i]を読み出しデータビットDsense_int[i]として出力するためのデータ伝達経路(NANDゲート586とインバータ587で構成される)が図7の第1実施形態によるデータ出力バッファブロック220に追加された。又、本発明の第2実施形態によるフェイルビット検出ブロック200’は図3に示したフェイルビット検出ブロック200のフェイルフラグ信号発生部200bと同一に構成され、それに関する説明は省略する。本発明の第2実施形態による不揮発性半導体メモリ装置のフェイルビット数検出動作は、フローチャートおよび図11、図12、図13及び図14を参照して説明した第1実施形態と同一であり、それに関する説明は省略する。従って、第2実施形態が第1実施形態と同一の効果があることは当業者には周知である。
【0052】
【発明の効果】
以上のように、本発明によれば、不揮発性半導体メモリ装置に/からデータをプログラムする/リードする過程で発生するフェイルビット数を正確にカウントすることによって収率を向上できる。又、従来のソフトウェアによるフェイルビット数検出動作と比較する時、テスト時間を減少できる。
【図面の簡単な説明】
【図1】本発明の第1実施形態による不揮発性半導体メモリ装置を示す構成図である。
【図2】図1に示した予想データ入力バッファブロックの望ましい実施形態を示す回路図である。
【図3】図1に示したフェイルビット検出ブロックの望ましい実施形態を示す回路図である。
【図4】図1に示したフェイルビットカウンタ及びラッチブロックの望ましい実施形態を示す回路図である。
【図5】図4に示したTフリップフロップの望ましい実施形態を示す回路図である。
【図6】図4の入力信号と出力信号の波形関係を示す図である。
【図7】図1に示したデータ出力バッファブロックの望ましい実施形態を示す回路図である。
【図8】図1に示したグローバルバッファ及び制御バッファブロックの内部の読み出しイネーブルバッファの望ましい実施形態を示す回路図である。
【図9】本発明による不揮発性半導体メモリ装置の全体的な動作を示すフローチャートである。
【図10】本発明によるフェイルビット数検出動作を説明するためのフローチャートである。
【図11】2又はそれ以上のフェイルビットが発生する不揮発性半導体メモリ装置の動作タイミング図である。
【図12】2又はそれ以上のフェイルビットが発生する不揮発性半導体メモリ装置の動作タイミング図である。
【図13】1つのフェイルビットが発生する不揮発性半導体メモリ装置の動作タイミング図である。
【図14】フェイルビットが発生しない不揮発性半導体メモリ装置の動作タイミング図である。
【図15】本発明の第2実施形態による不揮発性半導体メモリ装置の構成図である。
【図16】図15に示したデータ出力バッファブロックの望ましい実施形態を示す回路図である。
【図17】図15に示したフェイルビット検出ブロックの望ましい実施形態を示す回路図である。
【符号の説明】
100 メモリセルアレイ
110 グローバルバッファ及び制御バッファブロック
120 コマンドレジスタブロック
130 行アドレスバッファ及びデコーダブロック
140 列アドレスバッファ及びデコーダブロック
150 行デコーダブロック
160 感知増幅ブロック
170 列選択ブロック
180 データ入出力制御ブロック
190 予想データ入力バッファブロック
200 フェイルビット検出ブロック
210 フェイルビットカウンタ及びラッチブロック
220 データ出力バッファブロック
Claims (13)
- 行と列のマトリックス形態に配列されたメモリセルのアレイを有する不揮発性半導体メモリ装置において、
行アドレスに応じて前記行のうち1つを選択する行デコーダ回路と、
前記選択された行のメモリセルにプログラムされたデータを感知し、感知されたデータを臨時に貯蔵する感知増幅回路と、
列アドレスに応じて前記列の一部を選択し、選択された列に対応するデータビットを出力する列選択回路と、
フェイルビット検出命令信号に応じて入出力ピンを通じて外部から提供される予想データビットを取り込む予想データ入力バッファ回路と、
前記フェイルビット検出命令信号に応じて動作し、前記列選択回路によって選択されて入力されたデータビットがフェイルビットを含むかを判別して、判別の結果に従う第1及び第2フェイルフラグ信号からなるフェイルフラグ信号を出力するものであって、前記入力されたデータビットのうち1つがフェイルビットである時、前記第1フェイルフラグ信号を活性化し、前記入力されたデータビットのうち少なくとも2つがフェイルビットである時、前記第1及び第2フェイルフラグ信号を活性化して出力するフェイルビット検出回路と、
前記フェイルビット検出回路からの前記フェイルフラグ信号に応じて前記選択された行のメモリセルに貯蔵されたデータビットに対するフェイルビット数をカウントして、カウントされたフェイルビット数を示すフェイルコードを出力するフェイルビットカウント及びラッチ回路とを含み、
前記フェイルコードは、第1フェイル状態信号と第2フェイル状態信号の組合せで構成され、
前記第1フェイル状態信号は、前記第1フェイルフラグ信号が活性化される時に活性化され、前記第2フェイル状態信号は、前記第1フェイルフラグ信号が少なくとも2回活性化される時又は前記第1フェイルフラグ信号と前記第2フェイルフラグ信号とが同時に活性化される時に活性化されることを特徴とする不揮発性半導体メモリ装置。 - 前記フェイルビット検出回路は前記列選択回路を通じて伝達されるデータビットをクロック信号に同期して取り込むことを特徴とする請求項1に記載の不揮発性半導体メモリ装置。
- 前記クロック信号は読み出しイネーブル信号であることを特徴とする請求項2に記載の不揮発性半導体メモリ装置。
- 前記フェイルビットカウンタ及びラッチ回路は前記フェイルビット検出命令信号がローレベルからハイレベルに遷移する時、初期化されることを特徴とする請求項1に記載の不揮発性半導体メモリ装置。
- 前記入出力ピンに連結されたデータ出力バッファ回路をさらに含み、このデータ出力バッファ回路は前記フェイルビット検出命令信号の活性化区間の間、前記列選択回路によって選択されたデータビットが前記入出力ピンに伝達されることを防止することを特徴とする請求項1又は2に記載の不揮発性半導体メモリ装置。
- 前記データ出力バッファ回路はフェイルビット読み出し命令信号の活性化区間の間、前記フェイルビットカウンタ及びラッチ回路からのフェイルコードが前記クロック信号に同期して前記入出力ピンに伝達されるようにすることを特徴とする請求項5に記載の不揮発性半導体メモリ装置。
- 前記入出力ピンに連結されたデータ出力バッファ回路をさらに含み、このデータ出力バッファ回路は前記フェイルビット検出命令信号の活性化区間の間、前記列選択回路によって選択されたデータビットが前記フェイルビット検出回路に伝達されるように、そして、前記入出力ピンに伝達されないようにすることを特徴とする請求項1又は2に記載の不揮発性半導体メモリ装置。
- 前記データ出力バッファ回路はフェイルビット読み出し命令信号の活性化区間の間、前記フェイルビットカウンタ及びラッチ回路からのフェイルコードが前記クロック信号に同期して前記入出力ピンに伝達されるようにすることを特徴とする請求項7に記載の不揮発性半導体メモリ装置。
- 前記第1及び第2フェイルフラグ信号の各々はクロック信号である読み出しイネーブル信号の活性化区間の間、活性化されることを特徴とする請求項1に記載の不揮発性半導体メモリ装置。
- 前記フェイルビットカウンタ及びラッチ回路は、
前記第1フェイルフラグ信号の第1活性化に従ってパルス形態に活性化される第1カウント信号及び、前記第1フェイルフラグ信号の第2活性化に従ってパルス形態に活性化される第2カウント信号を出力するカウンタと、
前記第2カウント信号と前記第2フェイルフラグ信号とを組み合せて設定信号を出力する組合せ回路と、
前記第1カウント信号が活性化される時、第1フェイル状態信号を活性化し、前記組合せ回路からの設定信号が活性化される時、第2フェイル状態信号を活性化するラッチ回路部とを含むことを特徴とする請求項1に記載の不揮発性半導体メモリ装置。 - 前記フェイルビットカウンタ及びラッチ回路は前記フェイルビット検出命令信号が活性化される時、パルス信号を発生するパルス発生器をさらに含み、前記カウンタ及び前記ラッチ回路部は前記パルス信号によって初期化されることを特徴とする請求項10に記載の不揮発性半導体メモリ装置。
- 行と列のマトリックス形態に配列されたメモリセルのアレイを有する不揮発性半導体メモリ装置のフェイルビット数を検出する方法において、
リード命令信号に応じて前記アレイに貯蔵されたデータを感知する段階と、
列アドレスに応じて前記感知されたデータビットのうち一部を選択する段階と、
前記選択されて入力されたデータビットが外部から印加される対応する予想データビットと各々一致するかを検出する第1フェイルフラグと第2フェイルフラグとを有し、前記入力されたデータビットのうち1つが不一致である時、前記第1フェイルフラグを活性化し、前記入力されたデータビットのうち少なくとも2つが不一致である時、前記第1及び第2フェイルフラグを活性化する段階と、
前記検出結果に従って一致しないデータビット数をカウントし、そのカウント値に従って決定されたフェイルコードを貯蔵する段階と、
前記列アドレスを増加させた後、その列アドレスが最大値に至る時まで、前記選択、検出及び貯蔵段階を反復的に実行する段階と、
前記列アドレスが最大値に至った時、フェイルビット読み出し命令信号に応じて前記貯蔵されたフェイルコードを出力する段階とを含み、
前記フェイルコードは、第1フェイル状態と第2フェイル状態との組合せで構成され、
前記第1フェイル状態は、前記第1フェイルフラグが活性化される時に活性化され、前記第2フェイル状態は、前記第1フェイルフラグが少なくとも2回活性化される時又は前記第1フェイルフラグと前記第2フェイルフラグとが同時に活性化される時に活性化されることを特徴とするフェイルビット数検出方法。 - 前記感知動作が完了した後、フェイルビット検出信号が活性化される時、前記フェイルビット検出信号に応じてフェイルビットカウンタ及びラッチ回路を初期化する段階をさらに含み、前記フェイルコードはフェイルビットカウンタ及びラッチ回路に貯蔵されることを特徴とする請求項12に記載のフェイルビット数検出方法。
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