KR100938024B1 - 플래시 메모리 소자 - Google Patents

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Abstract

본 발명은 플래시 메모리 소자에 관한 것으로, 배드 블록의 어드레스를 저장하기 위한 배드 블록 정보부; 메모리 블록 어드레스 정보를 포함하는 입력 어드레스와 상기 배드 블록 정보부의 배드 블록의 어드레스를 비교하여 그 결과에 따른 제 1 제어신호를 출력하는 비교부; 및 상기 제 1 제어신호에 의해서 상기 메모리 블록 어드레스에 대응되는 메모리 블록을 인에이블 또는 디스에이블 시키기 위한 제 2 제어신호를 출력하는 어드레스 카운터를 포함하는 어드레스 제어부를 포함한다.
배드 블록, 블록 선택, 블록 어드레스, 메모리 어드레스

Description

플래시 메모리 소자{Flash memory device}
본 발명은 플래시 메모리 소자에 관한 것으로, 특히 배드 블록 정보를 이용하여 어드레스 제어를 수행하는 플래시 메모리 소자에 관한 것이다.
플래시 메모리 소자에서 배드 블록은 컬럼 리페어를 다 하여도 구제할 수 없는 블록을 말하는데, 통상 전체 블록의 2% 이내가 되도록 데이터 시트에서는 정의하고 있다.
배드 블록은 플래시 메모리 소자의 제조 공정 중 웨이퍼 테스트 시에 결정되고, 배드 블록으로 판단된 메모리 블록은 해당 블록을 인에이블 시키는 패스의 중간에 있는 블록 퓨즈를 컷팅 함으로써 하드웨어적으로 디스에이블 되게 한다.
상기한 블록 퓨즈는 블록의 워드라인의 인에이블을 불가능하게 함으로써, 해당 블록의 동작을 디스에이블 시키는 기능을 한다.
도 1은 종래의 블록 퓨즈를 이용한 블록 선택 회로의 회로도이다.
도 1은 블록 인에이블 신호를 출력하는 블록 선택 회로의 일부를 나타낸 것이다. 도 1을 참조하면, 블록 선택 회로는 제 1 및 제 2 PMOS 트랜지스터(P1, P2)와, 제 1 및 제 2 낸드 게이트(NA1, NA2) 및 퓨즈(F)를 포함한다.
제 1 및 제 2 PMOS 트랜지스터(P1, P2)는 전원전압 노드와 노드(a1) 사이에 직렬로 연결되고, 제 1 및 제 2 PMOS 트랜지스터(P1, P2)의 게이트는 접지노드에 공통 연결된다. 따라서 제 1 및 제 2 PMOS 트랜지스터(P1, P2)는 항상 턴 온 된다.
제 1 낸드 게이트(NA1)는 입력되는 블록 어드레스(XA, XB, XC, XD)를 노드(a1)로 출력한다. 상기 블록 어드레스(XA, XB, XC, XD)는 플래시 메모리 소자의 프로그램 또는 독출 동작 명령과 함께 입력되는 로우 어드레스를 이용하여 디코딩된 블록 어드레스이다.
상기 제 1 낸드 게이트(NA1)와 노드(a1) 사이에 퓨즈가 연결된다.
상기 블록 어드레스(XA, XB, XC, XD)에 의해 제 1 낸드 게이트(NA1)의 출력이 결정되는데, 블록 어드레스(XA, XB, XC, XD)가 하이 레벨일 때, 제 1 낸드 게이트(NA1)가 로우 레벨신호를 출력하여 노드(a1)를 로우 레벨로 만든다. 그리고 제어신호(PGMPREb)가 로우 레벨로 입력되어 제 2 낸드 게이트(NA2)가 로우 레벨 신호를 출력함으로써 상기 블록 어드레스(XA, XB, XC, XD)에 해당하는 블록에 인에이블 신호를 입력한다.
이와 같은 블록 선택 회로는 각각의 블록마다 연결되어 있다. 그리고 배드 블록으로 인식되는 블록에 대하여 퓨즈(F)를 컷팅 함으로써 인에이블 신호가 입력되지 않도록 한다.
배드 블록은 컬럼 리페어를 다 하여도 페일된 메모리 셀들이 존재하는 메모리 블록을 말하는 것으로 보통 플래시 메모리 소자에서 2% 이내로 발생되도록 허용한다. 이러한 배드 블록은 플래시 메모리 소자의 웨이퍼(wafer) 테스트 시에 결정 한다.
이러한 배드 블록 디스에이블 방식을 적용하기 위해서는, 모든 메모리 블록에 대해 퓨즈가 필요하기 때문에 퓨즈가 차지하는 면적이 크다.
따라서 본 발명이 이루고자 하는 기술적 과제는 플래시 메모리 소자의 배드 블록 어드레스를 퓨즈 회로를 통해 저장한 후, 입력 어드레스와 비교하여 배드 블록을 디스에이블 하도록 하는 플래시 메모리 소자를 제공하는데 있다.
상기한 기술적 과제를 달성하기 위한 본 발명의 일면에 따른 플래시 메모리 소자는,
배드 블록의 어드레스를 저장하기 위한 배드 블록 정보부; 메모리 블록 어드레스 정보를 포함하는 입력 어드레스와 상기 배드 블록 정보부의 배드 블록의 어드레스를 비교하여 그 결과에 따른 제 1 제어신호를 출력하는 비교부; 및 상기 제 1 제어신호에 의해서 상기 메모리 블록 어드레스에 대응되는 메모리 블록을 인에이블 또는 디스에이블 시키기 위한 제 2 제어신호를 출력하는 어드레스 카운터를 포함하는 어드레스 제어부를 포함한다.
삭제
상기 배드 블록 정보부는, 상기 플래시 메모리 소자의 배드 메모리 블록 어드레스를 저장하는 퓨즈 회로들을 포함한다.
상기 배드 블록 정보부는, 상기 배드 메모리 블록의 정보를 저장하는 저장수단을 포함한다.
또한 본 발명의 또 다른 특징에 따른 플래시 메모리 소자는,
플래시 메모리 소자에 있어서, 복수의 비트 라인 쌍들과 복수의 워드라인들에 각각 연결되는 복수의 메모리 셀들을 포함하는 메모리 블록을 복수개 포함하는 메모리 셀 어레이; 상기 비트라인 쌍 중에서 프로그램을 위해 선택되는 비트라인에 연결된 메모리 셀을 프로그램하여 상기 메모리 셀의 문턱전압을 양의 전압 방향으로 이동시켜 독출 하는 페이지 버퍼 회로를 복수개 포함하는 페이지 버퍼부; 상기 입력되는 어드레스에 따라 상기 메모리 셀 어레이의 워드라인을 선택하는 X 디코더; 상기 복수의 페이지 버퍼 회로들 각각에 하나씩 대응하게 연결되고, 데이터 입출력 라인에 더 연결되어 프로그램할 데이터를 상기 페이지 버퍼 회로에 전송하거나, 상기 페이지 버퍼 회로로부터 전송되는 독출 데이터를 데이터 입출력라인으로 출력하는 Y 디코더; 및 상기 페이지 버퍼와 X 디코더 및 Y 디코더의 제어 신호를 출력하고, 상기 입력 어드레스에 포함된 메모리 블록 어드레스가 배드 블록의 어드레스인지 여부에 따른 어드레스 제어신호를 출력하는 제어부를 포함한다.
상기 제어부는, 상기 입력 어드레스에 포함된 메모리 블록 어드레스를 미리 저장된 배드 블록 메모리 정보와 비교하고, 그 결과에 따른 어드레스 제어 신호를 출력하는 어드레스 제어부를 포함하는 것을 특징으로 한다.
상기 어드레스 제어부는, 상기 플래시 메모리 소자에 포함된 배드 메모리 블록의 어드레스 정보를 저장하는 배드 블록 정보부; 상기 입력 어드레스에 포함된 메모리 블록의 어드레스와 상기 배드 블록 정보부에 저장된 메모리 블록의 어드레스를 비교하여 그 결과에 따른 블록 디스에이블 신호를 출력하는 비교부; 및 상기 입력 어드레스를 시작 어드레스로 하여 상기 플래시 메모리 소자의 동작 진행에 따른 어드레스 카운트 신호를 출력하고, 상기 블록 디스에이블 신호에 의해서 해당 블록을 디스에이블 시키기 위한 어드레스 카운트 신호를 출력하는 어드레스 카운터를 포함한다.
상기 배드 블록 정보부는, 상기 플래시 메모리 소자의 배드 메모리 블록 어 드레스를 저장하는 퓨즈 회로들을 포함한다.
상기 배드 블록 정보부는, 상기 배드 메모리 블록의 정보를 저장하는 저장수단을 포함한다.
상기 X 디코더는, 상기 어드레스 카운터의 블록 디스에이블을 위한 어드레스 카운트 신호에 따라 해당 메모리 블록의 동작을 디스에이블 하는 것을 특징으로 한다.
본 발명의 또 다른 특징에 따른 플래시 메모리 소자는,
삭제
복수의 비트 라인 쌍들과 복수의 워드라인들에 각각 연결되는 복수의 메모리 셀들을 포함하는 메모리 블록을 복수개 포함하는 메모리 셀 어레이; 상기 비트라인 쌍 중에서 프로그램을 위해 선택되는 비트라인에 연결된 메모리 셀을 프로그램하여 상기 메모리 셀의 문턱전압을 양의 전압 방향으로 이동시켜 독출 하는 페이지 버퍼 회로를 복수개 포함하는 페이지 버퍼부; 상기 입력되는 어드레스에 따라 상기 메모리 셀 어레이의 워드라인을 선택하는 X 디코더; 상기 복수의 페이지 버퍼 회로들 각각에 하나씩 대응하게 연결되고, 데이터 입출력 라인에 더 연결되어 프로그램할 데이터를 상기 페이지 버퍼 회로에 전송하거나, 상기 페이지 버퍼 회로로부터 전송되는 독출 데이터를 데이터 입출력라인으로 출력하는 Y 디코더; 상기 입력 어드레스에 포함된 메모리 블록 어드레스가 배드 블록의 어드레스인지 여부에 따른 어드레스 제어신호를 출력하는 어드레스 제어부; 및 상기 페이지 버퍼부와 X 디코더 및 Y 디코더의 동작을 제어하는 제어신호를 출력하는 제어부를 포함한다.
상기 어드레스 제어부는, 상기 플래시 메모리 소자에 포함된 배드 메모리 블록의 어드레스 정보를 저장하는 배드 블록 정보부; 상기 입력 어드레스에 포함된 메모리 블록의 어드레스와 상기 배드 블록 정보부에 저장된 메모리 블록의 어드레스를 비교하여 그 결과에 따른 블록 디스에이블 신호를 출력하는 비교부; 및 상기 입력 어드레스를 시작 어드레스로 하여 상기 플래시 메모리 소자의 동작 진행에 따른 어드레스 카운트 신호를 출력하고, 상기 블록 디스에이블 신호에 의해서 해당 블록을 디스에이블 시키기 위한 어드레스 카운트 신호를 출력하는 어드레스 카운터를 포함한다.
상기 배드 블록 정보부는, 상기 플래시 메모리 소자의 배드 메모리 블록 어드레스를 저장하는 퓨즈 회로들을 포함한다.
상기 배드 블록 정보부는, 상기 배드 메모리 블록의 정보를 저장하는 저장수단을 포함한다.
상기 X 디코더는, 상기 어드레스 카운터의 블록 디스에이블을 위한 어드레스 카운트 신호에 따라 해당 메모리 블록의 동작을 디스에이블 하는 것을 특징으로 한다.
이상에서 설명한 바와 같이, 본 발명에 따른 플래시 메모리 소자는 메모리 블록마다 각각의 블록 퓨즈를 구성하지 않고, 배드 블록 어드레스를 별도로 저장한 후, 입력되는 어드레스와 비교하여 그 결과에 따라 메모리 블록을 인에이블 또는 디스에이블 함으로써 퓨즈 회로의 개수를 줄여 면적을 줄인다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공 되는 것이다.
도 2a는 본 발명의 실시 예에 따른 플래시 메모리 소자의 블록도이다.
도 2a를 참조하면, 본 발명의 실시 예에 따른 플래시 메모리 소자(200)는 데이터 저장을 위한 메모리 셀들로 구성되는 메모리 셀 어레이(210)와, 상기 메모리 셀에 프로그램할 데이터를 래치하거나, 상기 메모리 셀에 프로그램된 데이터를 독출하기 위한 페이지 버퍼 회로들로 구성되는 페이지 버퍼부(220)와, 상기 페이지 버퍼부(220)와 입출력 제어부(240)간의 경로제공을 위한 Y 디코더(230)와, 상기 Y 디코더(230)를 통해 페이지 버퍼(220)로 데이터를 입출력하거나, 외부에 입력되는 명령(COMMAND) 과 어드레스를 제어부(270)로 전달하는 입출력 제어부(250)와, 제어부(270)에서 출력하는 제어신호에 따라 상기 메모리 셀 어레이(210)를 선택하는 X 디코더(240)와, 동작을 위한 전압을 생성하여 제공하는 전압 제공부(260)와, 상기 플래시 메모리 소자(200)의 전체적인 동작 제어를 수행하는 제어부(270)를 포함한다. 또한 상기 제어부(270)는 입출력 제어부(250)를 통해 입력되는 어드레스를 이용하여 어드레스 제어신호를 출력하는 어드레스 제어부(280)를 포함한다.
메모리 셀 어레이(210)는 메모리 셀들이 워드라인(WL)과 비트라인(BL)으로 연결되어 있으며, 다수의 메모리 블록(211)들로 구분된다. 페이지 버퍼부(220)의 페이지 버퍼 회로들은 각각 비트 라인 쌍에 연결된다. Y 디코더(230)와 X 디코더(240)는 입력 어드레스에 의해 어드레스 제어부(280)가 출력하는 어드레스 제어신호에 따라 각각 페이지 버퍼 회로를 선택하거나, 메모리 셀 어레이(210)의 워드라인을 선택한다.
특히 X 디코더(240)는 어드레스 제어부(280)의 어드레스 제어신호에 따라 메모리 셀 어레이(210)의 메모리 블록(211)을 선택하고, 선택된 메모리 블록(210)의 워드라인(WL)을 선택하여 전압제공부(260)가 제공하는 전압들이 제공되도록 연결한다.
제어부(270)는 각각의 기능블록의 동작 제어를 위한 제어신호를 출력하고, 어드레스 제어부(280)가 입출력 제어부(250)를 통해 입력되는 어드레스를 이용하여 Y 디코더(230)와 X 디코더(240)로 어드레스 제어신호를 제공한다.
상기 어드레스 제어부(280)는 입출력 제어부(250)를 통해 입력되는 로우 어드레스를 디코딩하여 블록 어드레스(XA, XB, XC, XD)로 출력하여 메모리 블록(211)을 인에이블 또는 디스에이블 시킨다. 이를 위해 어드레스 제어부(280)는 배드 블록 처리된 배드블록 어드레스 정보를 퓨즈회로서 저장하고 있으며, 배드블록 처리된 블록의 어드레스가 입력되면, 해당 블록 어드레스를 디스에이블 시킨다.
도 2b는 도 2a의 어드레스 제어부의 블록도이다.
도 2a를 참조하면, 본 발명의 실시 예에 따른 어드레스 제어부(280)는 입력 어드레스로부터 순서대로 어드레스를 카운팅 하여 출력하는 어드레스 카운터(281)와, 배드 블록의 어드레스 정보를 퓨즈 회로를 이용하여 저장하고 있는 배드 블록 정보부(283)와, 상기 배드 블록 정보부(283)에 저장된 배드블록 어드레스와, 입력되는 어드레스를 비교하여 배드블록인 경우 해당 블록 어드레스를 디스에이블 시키도록 하는 제어신호를 출력하는 비교부(282)를 포함한다.
어드레스 카운터(281)는 입력되는 로우 어드레스를 디코딩하여 동작이 진행 됨에 따라 순서대로 어드레스를 증가시켜 출력한다. 즉 입력되는 로우 어드레스는 최초의 동작을 시작하는 최초 어드레스이고, 이로부터 어드레스 카운터가 계속하여 다음으로 동작할 어드레스를 순서대로 카운팅 하여 출력한다.
배드블록 정보부(283)는 웨이퍼 테스트 시에 배드 블록으로 판단된 메모리 블록의 블록 어드레스를 퓨즈 회로를 이용하여 저장하고 있다. 이때 블록 어드레스를 저장하는 퓨즈 회로는 리페어 어드레스를 저장하는 회로와 유사하게 구성할 수 있으며, 레지스터 등을 이용하여 배드 블록 어드레스를 저장하는 것도 가능하다.
비교부(282)는 로우 어드레스에 포함되는 블록 어드레스와 배드 블록 정보부(283)에 저장된 배드블록 어드레스를 비교하고, 배드 블록 어드레스와 동일한 블록 어드레스가 입력되는 경우, 해당 블록 어드레스를 디스에이블 시키도록 어드레스 카운터(281)로 제어신호를 출력한다.
어드레스 카운터(281)는 비교부(282)로부터 제어신호가 입력되는 블록 어드레스를 로우 레벨로 디스에이블 시켜 출력함으로써, 해당 메모리 블록이 동작하지 못하게 한다.
상기와 같이 어드레스 제어부(280)에서 입력 어드레스가 배드 블록의 어드레스인지를 미리 판단하여 블록 어드레스(XA, XB, XC, XD)를 출력함으로써, X 디코더(240) 내부의 메모리 블록(211)을 선택하는 블록 선택 회로는 퓨즈가 필요 없게 된다.
도 2c는 도 2a의 X 디코더의 일부 회로도이다.
도 2c를 참조하면, 본 발명의 실시 예에 따른 블록 선택 회로는 제 1 및 제 2 낸드 게이트(NAND1, NAND2)를 포함한다. 제 1 낸드 게이트(NAND1)는 어드레스 제어부(280)의 어드레스 카운터(281)가 출력하는 블록 어드레스(XA, XB, XC, XD)를 입력받아 낸드 조합한 결과를 출력하여 제 2 낸드 게이트(NAND2)로 입력한다.
제 2 낸드 게이트(NAND2)는 제어신호(PGMPREb)와 제 1 낸드 게이트(NAND1)의 출력 신호를 입력받아 낸드 조합 결과를 출력한다. 제 2 낸드 게이트(NAND2)의 출력 신호에 따라 메모리 블록이 디스에이블 또는 인에이블 된다.
이때, 상기 블록 선택 회로에 퓨즈가 없이 어드레스 제어부(280)의 블록 어드레스(XA, XB, XC, XD)에 따라 메모리 블록의 인에이블과 디스에이블 제어가 가능하다.
어드레스 제어부(280)는 로우 어드레스가 입력된후에 바로 블록 어드레스를 배드 블록 정보부(283)의 배드블록 어드레스와 비교하고, 그 결과에 따른 인에이블 여부를 결정하게 된다. 따라서 배드 블록 정보부(283)에 저장된 배드 블록 어드레스와 입력 어드레스를 비교하는 시간을 고려하여 플래시 메모리 소자의 동작 알고리즘을 제작해야 한다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시 예에서 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1은 종래의 블록 퓨즈를 이용한 블록 선택회로도이다.
도 2a는 본 발명의 실시 예에 따른 플래시 메모리 소자의 블록도이다.
도 2b는 도 2a의 어드레스 제어부의 블록도이다.
도 2c는 도 2a의 X 디코더의 일부 회로도이다.
*도면의 주요 부분의 간단한 설명*
200 : 플래시 메모리 소자 210 : 메모리 셀 어레이
220 : 페이지 버퍼부 230 : Y 디코더
240 : X 디코더 250 : 입출력 제어부
260 : 전압 제공부 270 : 제어부
280 : 어드레스 제어부

Claims (14)

  1. 삭제
  2. 배드 메모리 블록 어드레스를 저장하는 퓨즈 회로들을 포함하는 배드 블록 정보부;
    메모리 블록 어드레스 정보를 포함하는 입력 어드레스와 상기 배드 블록 정보부의 배드 블록의 어드레스를 비교하여 그 결과에 따른 제 1 제어신호를 출력하는 비교부; 및
    상기 제 1 제어신호에 의해서 상기 메모리 블록 어드레스에 대응되는 메모리 블록을 인에이블 또는 디스에이블 시키기 위한 제 2 제어신호를 출력하는 어드레스 카운터
    를 포함하는 플래시 메모리 소자.
  3. 삭제
  4. 플래시 메모리 소자에 있어서,
    복수의 비트 라인 쌍들과 복수의 워드라인들에 각각 연결되는 복수의 메모리 셀들을 포함하는 메모리 블록을 복수개 포함하는 메모리 셀 어레이;
    상기 비트라인 쌍 중에서 프로그램을 위해 선택되는 비트라인에 연결된 메모리 셀을 프로그램하여 상기 메모리 셀의 문턱전압을 양의 전압 방향으로 이동시켜 독출 하는 페이지 버퍼 회로를 복수개 포함하는 페이지 버퍼부;
    입력되는 어드레스에 따라 상기 메모리 셀 어레이의 워드라인을 선택하는 X 디코더;
    상기 복수의 페이지 버퍼 회로들 각각에 하나씩 대응하게 연결되고, 데이터 입출력 라인에 더 연결되어 프로그램할 데이터를 상기 페이지 버퍼 회로에 전송하거나, 상기 페이지 버퍼 회로로부터 전송되는 독출 데이터를 데이터 입출력라인으로 출력하는 Y 디코더; 및
    상기 페이지 버퍼와 X 디코더 및 Y 디코더의 제어 신호를 출력하고, 상기 입력 어드레스에 포함된 메모리 블록 어드레스가 배드 블록의 어드레스인지 여부에 따른 어드레스 제어신호를 출력하는 제어부
    를 포함하는 플래시 메모리 소자.
  5. 제 4항에 있어서,
    상기 제어부는,
    상기 입력 어드레스에 포함된 메모리 블록 어드레스를 미리 저장된 배드 블록 메모리 정보와 비교하고, 그 결과에 따른 어드레스 제어 신호를 출력하는 어드 레스 제어부를 포함하는 것을 특징으로 하는 플래시 메모리 소자.
  6. 제 5항에 있어서,
    상기 어드레스 제어부는,
    상기 플래시 메모리 소자에 포함된 배드 메모리 블록의 어드레스 정보를 저장하는 배드 블록 정보부;
    상기 입력 어드레스에 포함된 메모리 블록의 어드레스와 상기 배드 블록 정보부에 저장된 메모리 블록의 어드레스를 비교하여 그 결과에 따른 블록 디스에이블 신호를 출력하는 비교부; 및
    상기 입력 어드레스를 시작 어드레스로 하여 상기 플래시 메모리 소자의 동작 진행에 따른 어드레스 카운트 신호를 출력하고, 상기 블록 디스에이블 신호에 의해서 해당 블록을 디스에이블 시키기 위한 어드레스 카운트 신호를 출력하는 어드레스 카운터;
    를 포함하는 플래시 메모리 소자.
  7. 제 6항에 있어서,
    상기 배드 블록 정보부는,
    상기 플래시 메모리 소자의 배드 메모리 블록 어드레스를 저장하는 퓨즈 회로들을 포함하는 플래시 메모리 소자.
  8. 제 6항에 있어서,
    상기 배드 블록 정보부는,
    상기 배드 메모리 블록의 정보를 저장하는 저장수단을 포함하는 플래시 메모리 소자.
  9. 제 6항에 있어서,
    상기 X 디코더는,
    상기 어드레스 카운터의 블록 디스에이블을 위한 어드레스 카운트 신호에 따라 해당 메모리 블록의 동작을 디스에이블 하는 것을 특징으로 하는 플래시 메모리 소자.
  10. 플래시 메모리 소자에 있어서,
    복수의 비트 라인 쌍들과 복수의 워드라인들에 각각 연결되는 복수의 메모리 셀들을 포함하는 메모리 블록을 복수개 포함하는 메모리 셀 어레이;
    상기 비트라인 쌍 중에서 프로그램을 위해 선택되는 비트라인에 연결된 메모리 셀을 프로그램하여 상기 메모리 셀의 문턱전압을 양의 전압 방향으로 이동시켜 독출 하는 페이지 버퍼 회로를 복수개 포함하는 페이지 버퍼부;
    입력되는 어드레스에 따라 상기 메모리 셀 어레이의 워드라인을 선택하는 X 디코더;
    상기 복수의 페이지 버퍼 회로들 각각에 하나씩 대응하게 연결되고, 데이터 입출력 라인에 더 연결되어 프로그램할 데이터를 상기 페이지 버퍼 회로에 전송하거나, 상기 페이지 버퍼 회로로부터 전송되는 독출 데이터를 데이터 입출력라인으로 출력하는 Y 디코더;
    상기 입력 어드레스에 포함된 메모리 블록 어드레스가 배드 블록의 어드레스인지 여부에 따른 어드레스 제어신호를 출력하는 어드레스 제어부; 및
    상기 페이지 버퍼부와 X 디코더 및 Y 디코더의 동작을 제어하는 제어신호를 출력하는 제어부
    를 포함하는 플래시 메모리 소자.
  11. 제 10항에 있어서,
    상기 어드레스 제어부는,
    상기 플래시 메모리 소자에 포함된 배드 메모리 블록의 어드레스 정보를 저장하는 배드 블록 정보부;
    상기 입력 어드레스에 포함된 메모리 블록의 어드레스와 상기 배드 블록 정보부에 저장된 메모리 블록의 어드레스를 비교하여 그 결과에 따른 블록 디스에이블 신호를 출력하는 비교부; 및
    상기 입력 어드레스를 시작 어드레스로 하여 상기 플래시 메모리 소자의 동작 진행에 따른 어드레스 카운트 신호를 출력하고, 상기 블록 디스에이블 신호에 의해서 해당 블록을 디스에이블 시키기 위한 어드레스 카운트 신호를 출력하는 어드레스 카운터;
    를 포함하는 플래시 메모리 소자.
  12. 제 11항에 있어서,
    상기 배드 블록 정보부는,
    상기 플래시 메모리 소자의 배드 메모리 블록 어드레스를 저장하는 퓨즈 회 로들을 포함하는 플래시 메모리 소자.
  13. 제 11항에 있어서,
    상기 배드 블록 정보부는,
    상기 배드 메모리 블록의 정보를 저장하는 저장수단을 포함하는 플래시 메모리 소자.
  14. 제 11항에 있어서,
    상기 X 디코더는,
    상기 어드레스 카운터의 블록 디스에이블을 위한 어드레스 카운트 신호에 따라 해당 메모리 블록의 동작을 디스에이블 하는 것을 특징으로 하는 플래시 메모리 소자.
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