JP4737929B2 - 半導体記憶装置 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 38
- 238000012360 testing method Methods 0.000 claims description 173
- 230000006835 compression Effects 0.000 claims description 51
- 238000007906 compression Methods 0.000 claims description 51
- 230000008439 repair process Effects 0.000 claims description 13
- 230000002950 deficient Effects 0.000 claims description 8
- 230000004044 response Effects 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 25
- 210000004027 cell Anatomy 0.000 description 22
- 230000006870 function Effects 0.000 description 7
- 210000004899 c-terminal region Anatomy 0.000 description 4
- 230000004048 modification Effects 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 230000000295 complement effect Effects 0.000 description 2
- 238000004904 shortening Methods 0.000 description 2
- 239000000470 constituent Substances 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
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- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/36—Data generation devices, e.g. data inverters
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- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/36—Data generation devices, e.g. data inverters
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Description
まず、この発明の第1の実施形態の半導体記憶装置について説明する。
次に、この発明の第2の実施形態の半導体記憶装置について説明する。前記第1の実施形態における構成と同様の部分には同じ符号を付してその説明は省略する。
Claims (5)
- データを記憶する複数個のメモリセルを有するメモリコアと、
複数のフラグデータを記憶したフラグレジスタと、
テスト用のリードコマンド入力に対応して入力されたテストデータを記憶するデータレジスタと、
前記テストデータの入力時からクロック信号の複数サイクル目まで各々のサイクル毎に、前記フラグレジスタに記憶されたフラグデータと前記データレジスタに記憶された前記テストデータとの演算を行って、演算データを発生する演算回路と、
前記メモリセルに対し、前記クロック信号に同期して前記演算データの書き込み及び読み出しを行うデータ制御回路とを具備し、
前記フラグレジスタが記憶した前記複数のフラグデータの数は、前記クロック信号の前記複数サイクルの数と同数か、1つ少ないかのいずれかであることを特徴とする半導体記憶装置。 - データを記憶する複数個のメモリセルを有するメモリコアと、
テスト用のリードコマンド入力に対応して入力されたテストデータを記憶するデータレジスタと、
前記メモリセルに記憶されたj個(jは2以上の自然数)のデータをクロック信号のサイクル毎に読み出すデータ制御回路と、
前記テストデータは期待値として使用され、前記データ制御回路により前記クロック信号のサイクル毎に読み出された前記j個の前記データを前記期待値と比較して、前記j個の前記データのうち少なくとも1つが前記期待値と一致しないとき、前記データと前記期待値とが不一致であることを示す情報を出力するデータ出力圧縮回路とを具備し、
前記メモリコアは前記メモリセルが不良のときに置き換える複数のスペアメモリセルを有し、前記メモリコア内では前記メモリセル複数個ごとに救済単位が構成されており、前記j個の前記データは、同一の前記救済単位内の前記メモリセルから読み出されることを特徴とする半導体記憶装置。 - データを記憶する複数個のメモリセルを有するメモリコアと、
テスト用のリードコマンド入力に対応して入力されたテストデータを記憶するデータレジスタと、
前記メモリセルに記憶されたj個(jは2以上の自然数)のデータをクロック信号のサイクル毎に読み出すデータ制御回路と、
前記テストデータは期待値として使用され、前記データ制御回路により前記クロック信号のサイクル毎に読み出された前記j個の前記データを前記期待値と比較して、前記j個の前記データのうち少なくとも1つが前記期待値と一致しないとき、前記データと前記期待値とが不一致であることを示す情報を出力するデータ出力圧縮回路と、
前記リードコマンド入力に対応して入力され、前記メモリコアが分割され形成された複数のブロックに対して前記ブロックの選択を行うブロックアドレス信号を記憶するアドレスレジスタと、
複数の前記テストデータを期待値とし、前記ブロックアドレス信号により選択された前記複数のブロックから読み出された複数の前記データと複数の前記期待値とを各々比較し、前記データと前記期待値とが一致したか不一致かのいずれかを示す複数の情報を出力する比較選択回路と、
1個以上の前記ブロックからなるブロック群を第1ブロック群から第jブロック群まで前記j個形成し、各々のブロック群から読み出されたテストデータが前記比較選択回路を介して前記データ出力圧縮回路に入力され、前記クロック信号のk(kは1、2、…、jの全ての数を含む)番目のサイクルには第kブロック群に対する前記データ出力圧縮回路の出力信号を選択して出力するデータ拡張回路と、
を具備することを特徴とする半導体記憶装置。 - データを記憶する複数個のメモリセルを有するメモリコアと、
テスト用のリードコマンド入力に対応して入力されたテストデータを記憶するデータレジスタと、
前記メモリセルに記憶されたj個(jは2以上の自然数)のデータをクロック信号のサイクル毎に読み出すデータ制御回路と、
前記テストデータは期待値として使用され、前記データ制御回路により前記クロック信号のサイクル毎に読み出された前記j個の前記データを前記期待値と比較して、前記j個の前記データのうち少なくとも1つが前記期待値と一致しないとき、前記データと前記期待値とが不一致であることを示す情報を出力するデータ出力圧縮回路と、
前記コマンド入力に対応して入力され、前記メモリコアが分割され形成された複数のブロックに対して前記ブロックの選択を行うブロックアドレス信号を記憶するアドレスレジスタと、
複数の前記テストデータを期待値とし、前記ブロックアドレス信号により選択された前記複数のブロックから読み出された複数の前記データと複数の前記期待値とを各々比較し、前記データと前記期待値とが一致したか不一致かのいずれかを示す複数の情報を出力する比較選択回路と、
1個以上の前記ブロックからなるブロック群を第1ブロック群から第jブロック群まで前記j個形成し、各々のブロック群から読み出されたテストデータが前記比較選択回路を介して前記データ出力圧縮回路に入力され、前記クロック信号のk(kは1、2、…、jの全ての数を含む)番目のサイクルには第kブロック群に対する前記データ出力圧縮回路の出力信号を選択して出力するデータ拡張回路とを具備し、
前記メモリコアは前記メモリセルが不良のときに置き換える複数のスペアメモリセルを有し、前記メモリコア内では前記メモリセル複数個ごとに救済単位が構成されており、前記j個の前記データは、同一の前記救済単位内の前記メモリセルから読み出されることを特徴とする半導体記憶装置。 - データを記憶する複数個のメモリセルを有するメモリコアと、
テスト時に前記メモリセルへ第1テストデータを書き込むテストデータ入力線と、
前記メモリセルに記憶された前記第1テストデータを読み出すテストデータ出力線と、
1本の前記テストデータ入力線を通して入力される複数のフラグデータを記憶するフラグレジスタと、
テスト用のリードコマンド入力に対応して前記テストデータ入力線を通って入力された第2テストデータを記憶するデータレジスタと、
前記データレジスタに記憶される前記第2テストデータの入力時から前記クロック信号の複数サイクル目まで各々のサイクル毎に、前記フラグレジスタに記憶されたフラグデータと前記データレジスタに記憶された前記第2テストデータとの演算を行って、前記テストデータ入力線が前記メモリセルに書き込む前記第1テストデータを発生する演算回路とを具備し、
前記フラグレジスタが記憶した前記複数のフラグデータの数は、前記クロック信号の前記複数サイクルの数と同数か、1つ少ないかのいずれかであることを特徴とする半導体記憶装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003414596A JP4737929B2 (ja) | 2003-12-12 | 2003-12-12 | 半導体記憶装置 |
US11/008,270 US7406637B2 (en) | 2003-12-12 | 2004-12-10 | Semiconductor memory device capable of testing memory cells at high speed |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003414596A JP4737929B2 (ja) | 2003-12-12 | 2003-12-12 | 半導体記憶装置 |
Publications (3)
Publication Number | Publication Date |
---|---|
JP2005174486A JP2005174486A (ja) | 2005-06-30 |
JP2005174486A5 JP2005174486A5 (ja) | 2006-12-28 |
JP4737929B2 true JP4737929B2 (ja) | 2011-08-03 |
Family
ID=34734340
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003414596A Expired - Lifetime JP4737929B2 (ja) | 2003-12-12 | 2003-12-12 | 半導体記憶装置 |
Country Status (2)
Country | Link |
---|---|
US (1) | US7406637B2 (ja) |
JP (1) | JP4737929B2 (ja) |
Families Citing this family (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8286046B2 (en) | 2001-09-28 | 2012-10-09 | Rambus Inc. | Integrated circuit testing module including signal shaping interface |
US8166361B2 (en) | 2001-09-28 | 2012-04-24 | Rambus Inc. | Integrated circuit testing module configured for set-up and hold time testing |
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2003
- 2003-12-12 JP JP2003414596A patent/JP4737929B2/ja not_active Expired - Lifetime
-
2004
- 2004-12-10 US US11/008,270 patent/US7406637B2/en active Active
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Also Published As
Publication number | Publication date |
---|---|
JP2005174486A (ja) | 2005-06-30 |
US20050152190A1 (en) | 2005-07-14 |
US7406637B2 (en) | 2008-07-29 |
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JP2008077763A (ja) | 半導体記憶装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A521 | Request for written amendment filed |
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