JPH0695440B2 - メモリテスト装置のメモリパターン発生器 - Google Patents
メモリテスト装置のメモリパターン発生器Info
- Publication number
- JPH0695440B2 JPH0695440B2 JP63136506A JP13650688A JPH0695440B2 JP H0695440 B2 JPH0695440 B2 JP H0695440B2 JP 63136506 A JP63136506 A JP 63136506A JP 13650688 A JP13650688 A JP 13650688A JP H0695440 B2 JPH0695440 B2 JP H0695440B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- pattern
- memory
- test
- expected value
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Tests Of Electronic Circuits (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明はメモリデバイスのテスト装置におけるメモリ
パターン発生器に関するものである。
パターン発生器に関するものである。
第３図は従来のメモリテスト装置のメモリパターン発生
器に関するブロック図である。第３図において、１はメ
モリパターン発生器（以下MPGと記す）であり、マイク
ロプログラムを格納するためのマイクロインストラクシ
ョンメモリ2,アドレス発生回路3,データ発生源であるデ
ータ発生回路５とデータパターンROM6とデータパターン
RAM7,そしてCPU9の命令により各データ発生源５〜７か
らのデータのうちの１つをテストデータとして選択する
ためのセレクタ８、さらにアドレス信号とデータ信号に
ついて同期をとるためのパイプラインラッチ14a〜14b,1
5a〜15c（以下PL1,PL2と記す）から構成されている。ま
た10は被測定メモリデバイス（以下MUTと記す）、11は
そのアドレスピン、12はそのデータピンである。13はMU
T10からの出力データとPL2（15c）からの期待値データ
を比較判定するためのコンパレータである。
器に関するブロック図である。第３図において、１はメ
モリパターン発生器（以下MPGと記す）であり、マイク
ロプログラムを格納するためのマイクロインストラクシ
ョンメモリ2,アドレス発生回路3,データ発生源であるデ
ータ発生回路５とデータパターンROM6とデータパターン
RAM7,そしてCPU9の命令により各データ発生源５〜７か
らのデータのうちの１つをテストデータとして選択する
ためのセレクタ８、さらにアドレス信号とデータ信号に
ついて同期をとるためのパイプラインラッチ14a〜14b,1
5a〜15c（以下PL1,PL2と記す）から構成されている。ま
た10は被測定メモリデバイス（以下MUTと記す）、11は
そのアドレスピン、12はそのデータピンである。13はMU
T10からの出力データとPL2（15c）からの期待値データ
を比較判定するためのコンパレータである。
次に動作について説明する。
一般に、メモリデバイスのファンクションテストはある
アドレス信号とデータ信号をMUTに与え、書込みと読出
しを繰返すことによって行なわれる。このアドレス信号
とデータ信号，及び書込みと読出しの組み合わせからな
る一連の動作がテストパターンと呼ばれている。そし
て、一テスト工程では何種類かのテストパターンでファ
ンクションテストを行い、良品と不良品の選別がなされ
る。
アドレス信号とデータ信号をMUTに与え、書込みと読出
しを繰返すことによって行なわれる。このアドレス信号
とデータ信号，及び書込みと読出しの組み合わせからな
る一連の動作がテストパターンと呼ばれている。そし
て、一テスト工程では何種類かのテストパターンでファ
ンクションテストを行い、良品と不良品の選別がなされ
る。
次に第３図について書込み読出しにおけるアドレス信号
とデータ信号の流れを説明する。
とデータ信号の流れを説明する。
アドレス信号はMPG1内においてマイクロインストラクシ
ョンメモリ２のマイクロプログラムの設定によりアドレ
ス発生回路３で生成され、PL1（14a）,PL2（15a）を通
してMUT10のアドレスピン11に与えられる。
ョンメモリ２のマイクロプログラムの設定によりアドレ
ス発生回路３で生成され、PL1（14a）,PL2（15a）を通
してMUT10のアドレスピン11に与えられる。
データ信号はマイクロインストラクションメモリ２から
PL1（14b）を通して伝わったマイクロプログラムの設定
とPL1（14a）からのアドレス信号をもとにデータ発生回
路5,データパターンROM6,データパターンRAM7で生成さ
れる。そしてデータ信号はセレクタ８によって各データ
発生源５〜７から１つ選択されたものが、書込み時には
PL2（15b）を通してMUT10のデータピン12へ与えられ
る。読出し時にはPL2（15c）を通してコンパレータ13へ
期待値データとして与えられ、MUT10からの出力データ
と比較判定される。
PL1（14b）を通して伝わったマイクロプログラムの設定
とPL1（14a）からのアドレス信号をもとにデータ発生回
路5,データパターンROM6,データパターンRAM7で生成さ
れる。そしてデータ信号はセレクタ８によって各データ
発生源５〜７から１つ選択されたものが、書込み時には
PL2（15b）を通してMUT10のデータピン12へ与えられ
る。読出し時にはPL2（15c）を通してコンパレータ13へ
期待値データとして与えられ、MUT10からの出力データ
と比較判定される。
次にデータ信号を生成する各デート発生源５〜７につい
て役割を説明する。
て役割を説明する。
まず、データ発生回路５はアドレス関数としてデータ決
まるような規則性のあるテストパターンによるファンク
ションテストに使用される。例えばＸアドレスの総称を
AX,Xアドレスの最下位ビットから順にAX0,AX1,Yアドレ
スの総称をAY,Yアドレスの最下位ビットから順にAY0,AY
1とした場合、第４図に示すダイアゴナルパターン（AX
＝AY→データ0,AX≠AY→データ１）、第５図に示す などのテストパターンがある。
まるような規則性のあるテストパターンによるファンク
ションテストに使用される。例えばＸアドレスの総称を
AX,Xアドレスの最下位ビットから順にAX0,AX1,Yアドレ
スの総称をAY,Yアドレスの最下位ビットから順にAY0,AY
1とした場合、第４図に示すダイアゴナルパターン（AX
＝AY→データ0,AX≠AY→データ１）、第５図に示す などのテストパターンがある。
データパターンROM6とデータパターンRAM7はデータがア
ドレスに対して規則性がないランダムなテストパターン
によるファンクションテストに使用される。データパタ
ーンRAM7はテスト開始前にディスク装置などの外部記憶
装置からデータ転送を行う必要がある。
ドレスに対して規則性がないランダムなテストパターン
によるファンクションテストに使用される。データパタ
ーンRAM7はテスト開始前にディスク装置などの外部記憶
装置からデータ転送を行う必要がある。
従来のメモリテスト装置は以上のように構成されている
ので書込み時の入力データと読出し時の期待値データが
異なる場合に、データパターンの発生が困難になる。例
えばEPROMデバイスはデータ“0"を書き込んだメモリセ
ルは紫外線を照射しない限りデータ“0"を保持し、デー
タ“1"を書き込んでもデータは変化しないという特徴が
ある。そこでEPROMデバイスについて最初に第４図に示
すダイアゴナルパターンでファンクションテストを行っ
た後、次に でファンクションテストを行う場合、入力データは であるが、期待値データは第６図に示すダイアゴナルパ
ターンと の論理積値になる。
ので書込み時の入力データと読出し時の期待値データが
異なる場合に、データパターンの発生が困難になる。例
えばEPROMデバイスはデータ“0"を書き込んだメモリセ
ルは紫外線を照射しない限りデータ“0"を保持し、デー
タ“1"を書き込んでもデータは変化しないという特徴が
ある。そこでEPROMデバイスについて最初に第４図に示
すダイアゴナルパターンでファンクションテストを行っ
た後、次に でファンクションテストを行う場合、入力データは であるが、期待値データは第６図に示すダイアゴナルパ
ターンと の論理積値になる。
このようなメモリデバイスを何種類かのテストパターン
でファンクションテストを行う場合、入力データと期待
値データが異なる場合があり、さらに入力データはアド
レス関数として規則的にデータ発生回路５で生成できて
も、期待値データはデータパターンROM6あるいはデータ
パターンRAM7でしか生成できない場合があるので、入力
データと期待値データ発生源をマイクロプログラムで選
択する必要性が生じる。
でファンクションテストを行う場合、入力データと期待
値データが異なる場合があり、さらに入力データはアド
レス関数として規則的にデータ発生回路５で生成できて
も、期待値データはデータパターンROM6あるいはデータ
パターンRAM7でしか生成できない場合があるので、入力
データと期待値データ発生源をマイクロプログラムで選
択する必要性が生じる。
さらに、MUT10のメモリサイズの何倍ものデータパター
ンROM6あるいはデータパターンRAM7が必要となり、ハー
ド的に高価になるという問題点がある。
ンROM6あるいはデータパターンRAM7が必要となり、ハー
ド的に高価になるという問題点がある。
この発明は上記のような問題点を解消するためになされ
たもので、メモリデバイスについて入力データと期待値
データが異なるファンクションテストを行う場合におい
ても容易にデータを発生できるメモリテスト装置のメモ
リパターン発生器を得ることを目的とする。
たもので、メモリデバイスについて入力データと期待値
データが異なるファンクションテストを行う場合におい
ても容易にデータを発生できるメモリテスト装置のメモ
リパターン発生器を得ることを目的とする。
この発明に係るメモリテスト装置のメモリパターン発生
器は、入力データと期待値データのデータ発生源をマイ
クロプログラムで個別に選択できるようにし、また被測
定メモリデバイスに入力データを書込むと同時にデータ
パターンRAMにマイクロプログラムの指定でデータを書
き込むことができるようにし、さらにその書込みデータ
を入力データそのものか、あるいは入力データとデータ
パターンRAMから読み出した期待値データとの論理演算
値かのいずれとするかをマイクロプログラムで選択でき
るようにしたものである。
器は、入力データと期待値データのデータ発生源をマイ
クロプログラムで個別に選択できるようにし、また被測
定メモリデバイスに入力データを書込むと同時にデータ
パターンRAMにマイクロプログラムの指定でデータを書
き込むことができるようにし、さらにその書込みデータ
を入力データそのものか、あるいは入力データとデータ
パターンRAMから読み出した期待値データとの論理演算
値かのいずれとするかをマイクロプログラムで選択でき
るようにしたものである。
この発明においては被測定メモリデバイスにある入力デ
ータを書込む場合、マイクロプログラムで期待値データ
のデータ発生源としてデータパターンRAMを選択し、デ
ータパターンRAMへの書込みを設定すると同時に、デー
タパターンRAMから書込み前のデータを期待値として取
り込み、そのデータと前記入力との論理演算値をデータ
パターンRAMへ再書込みできる機能を設けたので、何種
類かのテストパターンによるファンクションテストの期
待値データの発生を容易にすることができる。
ータを書込む場合、マイクロプログラムで期待値データ
のデータ発生源としてデータパターンRAMを選択し、デ
ータパターンRAMへの書込みを設定すると同時に、デー
タパターンRAMから書込み前のデータを期待値として取
り込み、そのデータと前記入力との論理演算値をデータ
パターンRAMへ再書込みできる機能を設けたので、何種
類かのテストパターンによるファンクションテストの期
待値データの発生を容易にすることができる。
以下、この発明の一実施例を図について説明する。
第１図において、第３図と同一符号は同一部分を示す。
４はマイクロプログラムの指示によりデータパターンRA
M7へ再書込みするか否かの設定、及びその書込みデータ
が入力データか入力データと期待値データとの論理塩酸
値かの選択、そして入力データと期待値データそれぞれ
のデータ発生源として、データ発生回路５、データパタ
ーンROM6,データパターンRAM7のうちいずれを選択する
かを示す制御信号を発生するための制御信号回路であ
り、14c,15eは前記制御信号について同期をとるための
パイプラインラッチPL1,PL2である。8a,8bはそれぞれ入
力データ，期待値データをデータ発生源５〜７から選択
するためのセレクタ、16は入力データと期待値データの
論理演算を行う演算回路、17はデータパターンRAM7に再
書込みするデータを入力データか論理演算値か選択する
ためのセレクタである。
４はマイクロプログラムの指示によりデータパターンRA
M7へ再書込みするか否かの設定、及びその書込みデータ
が入力データか入力データと期待値データとの論理塩酸
値かの選択、そして入力データと期待値データそれぞれ
のデータ発生源として、データ発生回路５、データパタ
ーンROM6,データパターンRAM7のうちいずれを選択する
かを示す制御信号を発生するための制御信号回路であ
り、14c,15eは前記制御信号について同期をとるための
パイプラインラッチPL1,PL2である。8a,8bはそれぞれ入
力データ，期待値データをデータ発生源５〜７から選択
するためのセレクタ、16は入力データと期待値データの
論理演算を行う演算回路、17はデータパターンRAM7に再
書込みするデータを入力データか論理演算値か選択する
ためのセレクタである。
PL2（15d）はデータパターンRAM7へ再書込みする場合に
そのデータに対応するアドレス信号を保持するためのパ
イプラインラッチであり、18は前記制御信号回路４から
の制御信号を受け、データパターンRAM7へ与えるアドレ
ス信号として、PL1（14a）出力かPL2（15d）出力のいず
れかの選択するセレクタである。
そのデータに対応するアドレス信号を保持するためのパ
イプラインラッチであり、18は前記制御信号回路４から
の制御信号を受け、データパターンRAM7へ与えるアドレ
ス信号として、PL1（14a）出力かPL2（15d）出力のいず
れかの選択するセレクタである。
以下、動作について説明する。
アドレス信号については従来のメモリテスト装置の場合
と同様である。
と同様である。
データ信号について入力データはマイクロプログラムの
設定から制御信号回路４で生成した制御信号がPL1（14
c）を通ってセレクタ8aに伝わり、データ発生回路5,デ
ータパターンROM6,データパターンRAM7から１つ選択さ
れ、書込み時にPL2（15b）を通してMUT10のデータピン1
2へ与えられる。期待値データは入力データとは別の制
御信号によってセレクタ8bで各データ発生源５〜７から
１つ選択され、読出し時にPL2（15c）を通してコンパレ
ータ13へ期待値としえ与えられ、MUT10からの出力デー
タと比較判定される。
設定から制御信号回路４で生成した制御信号がPL1（14
c）を通ってセレクタ8aに伝わり、データ発生回路5,デ
ータパターンROM6,データパターンRAM7から１つ選択さ
れ、書込み時にPL2（15b）を通してMUT10のデータピン1
2へ与えられる。期待値データは入力データとは別の制
御信号によってセレクタ8bで各データ発生源５〜７から
１つ選択され、読出し時にPL2（15c）を通してコンパレ
ータ13へ期待値としえ与えられ、MUT10からの出力デー
タと比較判定される。
データパターンRAM7へ書込み場合、期待値データはデー
タ発生源である。データ発生回路5,データパターンROM
6,あるいはデータパターンRAM7からセレクタ8bで選択
し、演算回路16で入力データと期待値データの論理演算
値が生成される。同時にマイクロプログラムにより制御
信号回路４で生成される制御信号がPL1（14c）,PL2（15
e）を通ってセレクタ17に伝わり、データパターンRAM7
へ書込むデータが入力データ又は前記論理演算値のいず
れかに決まる。また、マイクロプログラムにより制御信
号回路４でデータパターンRAM7への書込み制御信号を発
生し、PL1（14c）,PL2（15e）を通してセレクタ及びデ
ータパターンRAM7へ与える。ここで、パイプラインの１
段目PL1〜PL2は２段目PL2〜と比較して１サイクル先行
しているので、データパターンRAMへ書込むため与える
アドレス信号は１サイクル前のものが必要となり、これ
はPL2（15d）で保持していたアドレス信号がセレクタ18
によってサイクルの前半のみ選択され、前記書込み制御
信号によってデータパターンRAM7へ書き込まれる。この
サイクルの後半ではデータパターンRAM7へ与えるアドレ
ス信号は１サイクル先行したPL1（14a）のアドレス信号
がセレクタ18を通して与えられ、そのアドレスに対応し
たデータパターンRAM7の内容が読み出されたセレクタ8b
へ送られる。
タ発生源である。データ発生回路5,データパターンROM
6,あるいはデータパターンRAM7からセレクタ8bで選択
し、演算回路16で入力データと期待値データの論理演算
値が生成される。同時にマイクロプログラムにより制御
信号回路４で生成される制御信号がPL1（14c）,PL2（15
e）を通ってセレクタ17に伝わり、データパターンRAM7
へ書込むデータが入力データ又は前記論理演算値のいず
れかに決まる。また、マイクロプログラムにより制御信
号回路４でデータパターンRAM7への書込み制御信号を発
生し、PL1（14c）,PL2（15e）を通してセレクタ及びデ
ータパターンRAM7へ与える。ここで、パイプラインの１
段目PL1〜PL2は２段目PL2〜と比較して１サイクル先行
しているので、データパターンRAMへ書込むため与える
アドレス信号は１サイクル前のものが必要となり、これ
はPL2（15d）で保持していたアドレス信号がセレクタ18
によってサイクルの前半のみ選択され、前記書込み制御
信号によってデータパターンRAM7へ書き込まれる。この
サイクルの後半ではデータパターンRAM7へ与えるアドレ
ス信号は１サイクル先行したPL1（14a）のアドレス信号
がセレクタ18を通して与えられ、そのアドレスに対応し
たデータパターンRAM7の内容が読み出されたセレクタ8b
へ送られる。
ここで、データパターンRAM7への書込み動作を、第２図
のタイミングチャートを用いて説明する。
のタイミングチャートを用いて説明する。
第２図において、MUT10の状態はPL2（15a）出力のアド
レス信号、PL2（15b）出力の入力データ信号、PL2（15
c）出力の期待値データ信号及び書込み制御信号（第１
図では図示せず）に、データパターンRAM7の状態はセレ
クタ18出力のアドレス信号，入出力信号,PL2（15e）出
力の書込み制御信号に関係している。
レス信号、PL2（15b）出力の入力データ信号、PL2（15
c）出力の期待値データ信号及び書込み制御信号（第１
図では図示せず）に、データパターンRAM7の状態はセレ
クタ18出力のアドレス信号，入出力信号,PL2（15e）出
力の書込み制御信号に関係している。
PL1（14a）出力アドレス信号とデータパターンRAM7の読
出し時のアドレスＡ（Ｎ）（ＮはサイクルNo.）及び読
出しデータRD（Ｎ）はパイプラインによってMUT10に与
えられるアドレス信号より１サイクル進んでいる。
出し時のアドレスＡ（Ｎ）（ＮはサイクルNo.）及び読
出しデータRD（Ｎ）はパイプラインによってMUT10に与
えられるアドレス信号より１サイクル進んでいる。
サイクル１ではサイクル２に先行してアドレス信号Ａ
（０）がPL1（14a）から出力され、データパターンRAM7
のアドレスＡ（０）の内容RD（０）が読み出され、サイ
クル２でPL2（15c）出力の期待値データ信号DO（０）に
なる。
（０）がPL1（14a）から出力され、データパターンRAM7
のアドレスＡ（０）の内容RD（０）が読み出され、サイ
クル２でPL2（15c）出力の期待値データ信号DO（０）に
なる。
サイクル２ではMUT10のアドレスＡ（０）にデータDI
（０）の書込みを行うとともに、データパターンRAM7の
アドレスＡ（０）に入力データDI（０）と期待値データ
DO（０）の論理演算後のデータWD（０）が書き込まれ
る。さらに、サイクル３に先行してデータパターンRAM7
のアドレスＡ（１）の内容RD（１）が読み出される。ア
ドレスＡ（１）はアドレスＡ（０）と同じアドレスでも
異なるアドレスでもよい。また次のサイクル３の期待値
データ信号DO（１）は前記RD（１）であってもよく、ま
た他のデータ発生源5,6からのデータでもよい。
（０）の書込みを行うとともに、データパターンRAM7の
アドレスＡ（０）に入力データDI（０）と期待値データ
DO（０）の論理演算後のデータWD（０）が書き込まれ
る。さらに、サイクル３に先行してデータパターンRAM7
のアドレスＡ（１）の内容RD（１）が読み出される。ア
ドレスＡ（１）はアドレスＡ（０）と同じアドレスでも
異なるアドレスでもよい。また次のサイクル３の期待値
データ信号DO（１）は前記RD（１）であってもよく、ま
た他のデータ発生源5,6からのデータでもよい。
次のサイクル３ではMUT10のアドレスＡ（１）からデー
タが読み出され期待値データDO（１）と比較判定され、
さらにサイクル４に先行してデータパターンRAM7のアド
レスＡ（２）の内容RD（２）が読み出され、サイクル４
でPL2（15c）出力の期待値データ信号DO（２）になる。
タが読み出され期待値データDO（１）と比較判定され、
さらにサイクル４に先行してデータパターンRAM7のアド
レスＡ（２）の内容RD（２）が読み出され、サイクル４
でPL2（15c）出力の期待値データ信号DO（２）になる。
以下、同様にデータパターンRAM7にデータを書込みなが
らMUT10への書込みと読出しが行われ、ファンクション
テストを行なうことが可能である。
らMUT10への書込みと読出しが行われ、ファンクション
テストを行なうことが可能である。
よって、例えばEPROMデバイスについて、１番目のテス
トとして第４図のダイアゴナルパターンのファンクショ
ンテストを実施した後に２番目のテストとして第５図の のファンクションテストを行った場合の期待値データで
ある第６図のダイアゴナルパターンと の論理積パターンであるようなランダムパターンを容易
にデータパターンRAM7で生成することができる。即ち、
１番目のテストでは入力データと期待値データ両方のデ
ータ発生源にデータ発生回路５を選択してテストを行う
と同時に入力データそのものをデータパターンRAM7に書
込む。次に２番目のテストでは入力データとしてデータ
発生回路５の出力を、期待値データとしてデータパター
ンRAM7の出力を選択してテストを行うと同時に入力デー
タと期待値データの論理積値をデータパターンRAM7に書
込み、これを期待値データとすることが可能になる。
トとして第４図のダイアゴナルパターンのファンクショ
ンテストを実施した後に２番目のテストとして第５図の のファンクションテストを行った場合の期待値データで
ある第６図のダイアゴナルパターンと の論理積パターンであるようなランダムパターンを容易
にデータパターンRAM7で生成することができる。即ち、
１番目のテストでは入力データと期待値データ両方のデ
ータ発生源にデータ発生回路５を選択してテストを行う
と同時に入力データそのものをデータパターンRAM7に書
込む。次に２番目のテストでは入力データとしてデータ
発生回路５の出力を、期待値データとしてデータパター
ンRAM7の出力を選択してテストを行うと同時に入力デー
タと期待値データの論理積値をデータパターンRAM7に書
込み、これを期待値データとすることが可能になる。
以上のように、この発明によればメモリ装置のメモリパ
ターン発生器において、被測定メモリデバイスに入力デ
ータを書込むと同時に被測定メモリデバイスの書込み後
のデータ内容に等しいデータを論理演算回路によって発
生しデータパターンRAMに書き込めるようにしたので、
被測定メモリデバイスの書込み後のデータ内容が入力デ
ータと異なる場合でも被測定メモリデバイスの読出し時
の期待値データをデータパターンRAMから容易に発生で
きるという効果があり、またデータパターンRAMも被測
定メモリデバイスのメモリサイズだけであればよく、装
置が安価にできるという効果がある。
ターン発生器において、被測定メモリデバイスに入力デ
ータを書込むと同時に被測定メモリデバイスの書込み後
のデータ内容に等しいデータを論理演算回路によって発
生しデータパターンRAMに書き込めるようにしたので、
被測定メモリデバイスの書込み後のデータ内容が入力デ
ータと異なる場合でも被測定メモリデバイスの読出し時
の期待値データをデータパターンRAMから容易に発生で
きるという効果があり、またデータパターンRAMも被測
定メモリデバイスのメモリサイズだけであればよく、装
置が安価にできるという効果がある。
第１図はこの発明の一実施例によるメモリデバイスのテ
スト装置のメモリパターン発生器を示すブロック図、第
２図は第１図の動作説明のためのタイミングチャート
図、第３図は従来のメモリデバイスのテスト装置のメモ
リパターン発生器を示すブロック図、第４図はダイアゴ
ナルパターンを示す図、第５図は を示す図、第６図はダイアゴナルパターンと の論理積のデータパターンを示す図である。 １はメモリパターン発生器、２はマイクロインストラク
ションメモリ、３はアドレス信号発生回路、４は制御信
号回路、５はデータ発生回路、６はデータパターンRO
M、７はデータパターンRAM、8a,8bはセレクタ、10は被
測定メモリデバイス、14a〜14c,15a〜15dはパイプライ
ンラッチ、16は演算回路、17,18はセレクタである。 なお図中同一符号は同一又は相当部分を示す。
スト装置のメモリパターン発生器を示すブロック図、第
２図は第１図の動作説明のためのタイミングチャート
図、第３図は従来のメモリデバイスのテスト装置のメモ
リパターン発生器を示すブロック図、第４図はダイアゴ
ナルパターンを示す図、第５図は を示す図、第６図はダイアゴナルパターンと の論理積のデータパターンを示す図である。 １はメモリパターン発生器、２はマイクロインストラク
ションメモリ、３はアドレス信号発生回路、４は制御信
号回路、５はデータ発生回路、６はデータパターンRO
M、７はデータパターンRAM、8a,8bはセレクタ、10は被
測定メモリデバイス、14a〜14c,15a〜15dはパイプライ
ンラッチ、16は演算回路、17,18はセレクタである。 なお図中同一符号は同一又は相当部分を示す。
Claims (1)
- 【請求項１】メモリデバイスをテストするためのメモリ
テスト装置において、データ発生源としてのデータ発生
回路，データパターンRAM,及びデータパターンROMを備
え、メモリデバイスのファンクションテストにおけるア
ドレスとデータを発生する、マイクロプログラムで動作
するメモリパターン発生器であって、 被測定メモリデバイスに与える入力データと、被測定メ
モリデバイスの出力データに対する期待値データとにつ
き前記マイクロプログラムで個別にそれらのデータ発生
源を選択する手段と、 被測定メモリデバイスに入力データと被測定メモリデバ
イスの出力データに対する期待値データを与えると同時
に前記データパターンRAMの内容を前記マイクロプログ
ラムの設定により書き換える手段と、 その書込みデータを前記入力データか、前記入力データ
と前記期待値データの論理演算後のデータかのいずれと
するかをマイクロプログラムの設定で選択する手段とを
備えたことを特徴とするメモリテスト装置のメモリパタ
ーン発生器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63136506A JPH0695440B2 (ja) | 1988-06-01 | 1988-06-01 | メモリテスト装置のメモリパターン発生器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63136506A JPH0695440B2 (ja) | 1988-06-01 | 1988-06-01 | メモリテスト装置のメモリパターン発生器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01307100A JPH01307100A (ja) | 1989-12-12 |
| JPH0695440B2 true JPH0695440B2 (ja) | 1994-11-24 |
Family
ID=15176757
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63136506A Expired - Lifetime JPH0695440B2 (ja) | 1988-06-01 | 1988-06-01 | メモリテスト装置のメモリパターン発生器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0695440B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3267981B2 (ja) * | 1996-10-15 | 2002-03-25 | 株式会社アドバンテスト | メモリ試験装置及びこの試験装置をｒａｍ試験モードとｒｏｍ試験モードとに切り替える方法 |
| JP4737929B2 (ja) * | 2003-12-12 | 2011-08-03 | 株式会社東芝 | 半導体記憶装置 |
| JP5068739B2 (ja) * | 2005-03-18 | 2012-11-07 | ラムバス・インコーポレーテッド | 集積回路試験モジュール |
-
1988
- 1988-06-01 JP JP63136506A patent/JPH0695440B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01307100A (ja) | 1989-12-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0434109B2 (ja) | ||
| JPS62140299A (ja) | パタ−ン発生装置 | |
| JPH0695440B2 (ja) | メモリテスト装置のメモリパターン発生器 | |
| JP3406652B2 (ja) | フラッシュメモリ試験装置 | |
| KR20100049646A (ko) | 시험 장치 및 시험 방법 | |
| JPH0283473A (ja) | Ｉｃ試験装置 | |
| JPH06349299A (ja) | メモリテスト結果回収方法、及びメモリテスト装置 | |
| JP3079676B2 (ja) | 集積回路試験装置 | |
| JPS626498A (ja) | メモリ評価装置 | |
| JP2001236602A (ja) | ディスク動作テスト方法 | |
| JPH07220499A (ja) | パターン発生装置 | |
| SU1376121A2 (ru) | Устройство дл записи и контрол программируемой посто нной пам ти | |
| JP2720773B2 (ja) | アドレスコントロールメモリ回路 | |
| JPS61241855A (ja) | メモリ診断方法 | |
| JPH02271273A (ja) | Ｌｓｉ評価装置 | |
| JPS5870174A (ja) | 半導体ｉｃメモリのテスト方式 | |
| JPH05250271A (ja) | データ処理装置 | |
| JPS63314660A (ja) | キャッシュ試験方式 | |
| JPS59208656A (ja) | シミユレ−タ | |
| JPS592298A (ja) | メモリテスタ | |
| JPH05144298A (ja) | メモリ試験装置 | |
| JPS6130356B2 (ja) | ||
| JPH03157744A (ja) | エラー訂正再書き込み方式 | |
| JP2002367394A (ja) | 半導体メモリ試験装置 | |
| JPH06103173A (ja) | 携帯型データ処理装置 |