JPS5870174A - 半導体ｉｃメモリのテスト方式 - Google Patents
半導体ｉｃメモリのテスト方式Info
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- JPS5870174A JPS5870174A JP56154595A JP15459581A JPS5870174A JP S5870174 A JPS5870174 A JP S5870174A JP 56154595 A JP56154595 A JP 56154595A JP 15459581 A JP15459581 A JP 15459581A JP S5870174 A JPS5870174 A JP S5870174A
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- JP
- Japan
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- memory
- data
- semiconductor
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Links
- 230000015654 memory Effects 0.000 title claims abstract description 88
- 239000004065 semiconductor Substances 0.000 title claims abstract description 47
- 238000012360 testing method Methods 0.000 title claims description 59
- 238000010998 test method Methods 0.000 claims description 8
- 238000012545 processing Methods 0.000 description 7
- 239000004020 conductor Substances 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000004044 response Effects 0.000 description 2
- FBOUIAKEJMZPQG-AWNIVKPZSA-N (1E)-1-(2,4-dichlorophenyl)-4,4-dimethyl-2-(1,2,4-triazol-1-yl)pent-1-en-3-ol Chemical compound C1=NC=NN1/C(C(O)C(C)(C)C)=C/C1=CC=C(Cl)C=C1Cl FBOUIAKEJMZPQG-AWNIVKPZSA-N 0.000 description 1
- 241000255925 Diptera Species 0.000 description 1
- 238000012790 confirmation Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 238000012544 monitoring process Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/56—External testing equipment for static stores, e.g. automatic test equipment [ATE]; Interfaces therefor
Landscapes
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Semiconductor Integrated Circuits (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
零発ＩｊｌＦｉ、半導体ＩＣメモリのテスト方式に係シ
、特に被テストＩＣメモリに、如何なるパターンデータ
（ライトデータ）がパターン・アドレス・シーケンスに
より入力されても被テス）ＩＣＣメツに期待通ｐＫパタ
ーンデータが書込まれているか否かのテストを可能にし
几半導体ＩＣメモリのテスト方式に関するものである。
、特に被テストＩＣメモリに、如何なるパターンデータ
（ライトデータ）がパターン・アドレス・シーケンスに
より入力されても被テス）ＩＣＣメツに期待通ｐＫパタ
ーンデータが書込まれているか否かのテストを可能にし
几半導体ＩＣメモリのテスト方式に関するものである。
従来、半導体ＩＣメモリ、例えばランダム−アクセス・
メモリ（以下ＲＡＭと言う）が正常に機能するか否かの
テス）を行うに際し、パターンデータ管ＲＡＭにライト
する場合は、アドレス、データおよび書込み／Ｗ出し信
号やコントローｋｇ１号等の発生をプログラムによって
行うパターンジェネレータを用意し、このパターンジェ
ネレータからプログラムに応じて発生するデータを１同
様にパターンジェネレータからの書込み／読出し信号等
によシ制御されるタイミング発生回路、このタイミング
発生回路からの信号により制御されるコントロール回路
及びドライバを動作させて、被テストメモリであるＲＡ
Ｍにパターンジェネレータから発生するアドレスで指定
した番地に書込む。
メモリ（以下ＲＡＭと言う）が正常に機能するか否かの
テス）を行うに際し、パターンデータ管ＲＡＭにライト
する場合は、アドレス、データおよび書込み／Ｗ出し信
号やコントローｋｇ１号等の発生をプログラムによって
行うパターンジェネレータを用意し、このパターンジェ
ネレータからプログラムに応じて発生するデータを１同
様にパターンジェネレータからの書込み／読出し信号等
によシ制御されるタイミング発生回路、このタイミング
発生回路からの信号により制御されるコントロール回路
及びドライバを動作させて、被テストメモリであるＲＡ
Ｍにパターンジェネレータから発生するアドレスで指定
した番地に書込む。
また、ｍＡ）ｉのリードに際しては、プログラム（よっ
てＲＡＭＫ読出しのアドレスが与えられ、絖出されたデ
ータは、同一のアドレスに対応したパターンジェネレー
タからのデータ（期待値データ）と比較され、この比較
結果をテストシステムの中央部ｌＩ装置に、取込むこと
によシ、Ｐａｎ＠、ＦａＩＪの判定を行い、さらに中央
処理装置によｆｉＲム翼テステスト要な処ｌｌｔ実行し
て、例えばＲＡＭ０良否判定を行うよ・うＫなっている
。
てＲＡＭＫ読出しのアドレスが与えられ、絖出されたデ
ータは、同一のアドレスに対応したパターンジェネレー
タからのデータ（期待値データ）と比較され、この比較
結果をテストシステムの中央部ｌＩ装置に、取込むこと
によシ、Ｐａｎ＠、ＦａＩＪの判定を行い、さらに中央
処理装置によｆｉＲム翼テステスト要な処ｌｌｔ実行し
て、例えばＲＡＭ０良否判定を行うよ・うＫなっている
。
しかし、上記のようなパターンジェネレータにおける書
込み／読出しパルスのタイミングやデータ、アドレスの
膜室は全てプログラムによって行うものであるため、メ
モリテストの重要な７アクタであるところのパターンデ
ータのブーグラ建ング及びパターン発生が複雑、かつ困
難Ｋｔｋるとともに、通常のコンピュータＫＷ用される
ＲＡＭのように鎖嘗にデータの書込み、読出しを繰返し
かつランダムに行わせるようにすると、パターン発生の
ためのプログラムがさらに複雑とな〉、かつ処理ステッ
プ数も膨大なものとなってしｔう。鵞た、被テストメモ
リに対しては、どのようなデータが書込まれているかを
監視し、この状態において、これに則し九データｔパタ
ーンジェネレータから発生させなければ正確がメモリテ
ストができない。したがって、被テストメモリに対する
テスト方法も比較・的単純なものとな！Ｉ、ｔしてやチ
ャツカボートあるいはマーチングのような規則性のある
パターンでない全くランダムなパターンデータによるテ
ストは不可岬であった。
込み／読出しパルスのタイミングやデータ、アドレスの
膜室は全てプログラムによって行うものであるため、メ
モリテストの重要な７アクタであるところのパターンデ
ータのブーグラ建ング及びパターン発生が複雑、かつ困
難Ｋｔｋるとともに、通常のコンピュータＫＷ用される
ＲＡＭのように鎖嘗にデータの書込み、読出しを繰返し
かつランダムに行わせるようにすると、パターン発生の
ためのプログラムがさらに複雑とな〉、かつ処理ステッ
プ数も膨大なものとなってしｔう。鵞た、被テストメモ
リに対しては、どのようなデータが書込まれているかを
監視し、この状態において、これに則し九データｔパタ
ーンジェネレータから発生させなければ正確がメモリテ
ストができない。したがって、被テストメモリに対する
テスト方法も比較・的単純なものとな！Ｉ、ｔしてやチ
ャツカボートあるいはマーチングのような規則性のある
パターンでない全くランダムなパターンデータによるテ
ストは不可岬であった。
本発明は上記のよう表従来の欠点を解決するために創案
されたもので、その目的は、被テスト用の半Ａ体ＩＣメ
モリと同容量の対比メ％Ｖｔ−設け、この対比メモリに
パターンジェネレータから発生するパターンデータを被
テスト用半導体ＩＣメモリと同一に書込み、被テスト用
半導体ＩＣメモリのリード時これに対応して対比メモリ
からリードされるデータを期待値データとして被テスト
相半導体ＩＣメ毫りからのデータと対比させる方式とす
ることＫより、被テスト用半導体ＩＣメモリに従来では
列置不可能であった如何なるパターンデータ會、しかも
ランダムに書込んでもテスト會可能にし、かつライトデ
ー・りΦ発生を容易にした半。
されたもので、その目的は、被テスト用の半Ａ体ＩＣメ
モリと同容量の対比メ％Ｖｔ−設け、この対比メモリに
パターンジェネレータから発生するパターンデータを被
テスト用半導体ＩＣメモリと同一に書込み、被テスト用
半導体ＩＣメモリのリード時これに対応して対比メモリ
からリードされるデータを期待値データとして被テスト
相半導体ＩＣメ毫りからのデータと対比させる方式とす
ることＫより、被テスト用半導体ＩＣメモリに従来では
列置不可能であった如何なるパターンデータ會、しかも
ランダムに書込んでもテスト會可能にし、かつライトデ
ー・りΦ発生を容易にした半。
導体ＩＣメモリのテスト方式を提供するにある０
以下、本発明を図面に示す実施例について説明する。
添付図面において、１社パターンジェネレータて、この
パターンジェネレータ１からはプログラムに応じて規則
的あるいはランダムに発生するアドレス信号ＡＤＤと、
このアドレス信号に対応して発生するライトデータ（パ
ターンデータ）ＷＤ及び、ライト信号Ｗ）リード信号Ｒ
がそれぞれ送出されるようになっている。また、２はＲ
ＡＭよ抄構成された被テスト用の半導体ＩＣメモリ、３
はこの被テスト用半導体ＩＣメモリ２と同容量のＲＡＭ
等からなる期待値記憶用対比メモリであや、これら被テ
スト用半導体ＩＣメモリ２及び対比メモリ３は上記パタ
ーンジェネレータ１からのライト信号Ｗｔたはリード信
号Ｒによって同時に書込みモードまたは読出しモードに
イネーブルされるようになっているとともに、被テスト
用字導体ＩＣメ峰り２及び対比メモリ３にはさらにノく
ターンジェネレータ１から発生するアドレス信号ＡＤＤ
およびこれに対応して発生するライトデータＷＤが同時
に加えられるようにしである。また、上記被テスト用半
導体ＩＣメモリ２及び対比メモリ３の出力には両者の読
出しデータを比較して両データの一致及び不一致を判定
する判定回路４が接続され、この判定回路４に上記パタ
ーンジェネレータ１から発生するリード信号３が加えら
れ、これにより判定回路４を上記両メモリ２，３の読出
しモード時にのみ動作可能な状態にセットできるように
してあり、そして判定回路４０判定結果で得られるｐａ
ｓｓまたＦｉＦａｉ！信号は中央処理装置５に入力され
るようになっている。上記中央部ｍ装置５はパターンジ
ェネレータｌ’ｐｆ１％ｌＩＩ］及び両メモリ２．３に
対する書込み、読出しのタイギング勢ヲ総合的にコント
ロールするものである。
パターンジェネレータ１からはプログラムに応じて規則
的あるいはランダムに発生するアドレス信号ＡＤＤと、
このアドレス信号に対応して発生するライトデータ（パ
ターンデータ）ＷＤ及び、ライト信号Ｗ）リード信号Ｒ
がそれぞれ送出されるようになっている。また、２はＲ
ＡＭよ抄構成された被テスト用の半導体ＩＣメモリ、３
はこの被テスト用半導体ＩＣメモリ２と同容量のＲＡＭ
等からなる期待値記憶用対比メモリであや、これら被テ
スト用半導体ＩＣメモリ２及び対比メモリ３は上記パタ
ーンジェネレータ１からのライト信号Ｗｔたはリード信
号Ｒによって同時に書込みモードまたは読出しモードに
イネーブルされるようになっているとともに、被テスト
用字導体ＩＣメ峰り２及び対比メモリ３にはさらにノく
ターンジェネレータ１から発生するアドレス信号ＡＤＤ
およびこれに対応して発生するライトデータＷＤが同時
に加えられるようにしである。また、上記被テスト用半
導体ＩＣメモリ２及び対比メモリ３の出力には両者の読
出しデータを比較して両データの一致及び不一致を判定
する判定回路４が接続され、この判定回路４に上記パタ
ーンジェネレータ１から発生するリード信号３が加えら
れ、これにより判定回路４を上記両メモリ２，３の読出
しモード時にのみ動作可能な状態にセットできるように
してあり、そして判定回路４０判定結果で得られるｐａ
ｓｓまたＦｉＦａｉ！信号は中央処理装置５に入力され
るようになっている。上記中央部ｍ装置５はパターンジ
ェネレータｌ’ｐｆ１％ｌＩＩ］及び両メモリ２．３に
対する書込み、読出しのタイギング勢ヲ総合的にコント
ロールするものである。
次に上記のように構成された本発明に係るテスト回路の
動作について説明する。
動作について説明する。
まず、被テスト用半導体Ｉ’Ｃメモリ２のテストに際し
、これに対応した指令（マイクロブログラ五〇）が中央
処理装ａＳからパターンジェネレータ五に与えた後、パ
ターンジェネレータＩＫ起動ｔかけると、最初にパター
ンジェネレータ１から発生するライト信号によって被テ
スト用半導体ＩＣメ毫り２及び対比メモリ３がツイシ状
態にイネーブルされ、そしてプ霞グツムがスタートする
と、パターンジェネレータ１からはアドレス信号ムＤＤ
がブーグラム通ｊ）ＫＩＮ次発生して被テスト用半導体
ＩＣメモリ２及び対比メモリ３に加わル、それぞれをア
ドレス内容に応じてアドレス１定すると同時に、アドレ
ス信号に対してパターンジェネレータｌから順次発生す
るライトデータＷｌは、アドレス指定された被テスト用
半導体ＩＣメモリ２および対比メモリ３０番地Ｅｍ１次
書込まれる。
、これに対応した指令（マイクロブログラ五〇）が中央
処理装ａＳからパターンジェネレータ五に与えた後、パ
ターンジェネレータＩＫ起動ｔかけると、最初にパター
ンジェネレータ１から発生するライト信号によって被テ
スト用半導体ＩＣメ毫り２及び対比メモリ３がツイシ状
態にイネーブルされ、そしてプ霞グツムがスタートする
と、パターンジェネレータ１からはアドレス信号ムＤＤ
がブーグラム通ｊ）ＫＩＮ次発生して被テスト用半導体
ＩＣメモリ２及び対比メモリ３に加わル、それぞれをア
ドレス内容に応じてアドレス１定すると同時に、アドレ
ス信号に対してパターンジェネレータｌから順次発生す
るライトデータＷｌは、アドレス指定された被テスト用
半導体ＩＣメモリ２および対比メモリ３０番地Ｅｍ１次
書込まれる。
このようＫして被テスト用半導体ＩＣメモリ２および対
比メモリ３に対し所定のノ（ターンもしく扛ランダムな
パターンにデータの書込みが行われｆｃｉｒ！、バター
／ジェネレータ１からプ田グラムによりリード信号Ｒが
発生し、このリード信号ＲＫよって被テスト用半導体Ｉ
Ｃメモリ２および対比メモリ３がリードデ−タｈされる
とともに判定回路４も動作状態にセットされる。パター
ンジェネレータ１からプログラムに応じ次アドレス信号
ＡＤＤが順次発生し、これによシ被テスト用半導体ＩＣ
メモリ２及び対比メモリ３ｔ−同時にアクセスする。こ
のとき、アドレス指定により両メモリ２．３から読出さ
れるデータは互いに関連する所謂対比メモリ３から読出
されるデータは期待値デーであり、かつ被テスト用半導
体ＩＣメモリ２から読出されるデータは上記期待値デー
タに則したものである。
比メモリ３に対し所定のノ（ターンもしく扛ランダムな
パターンにデータの書込みが行われｆｃｉｒ！、バター
／ジェネレータ１からプ田グラムによりリード信号Ｒが
発生し、このリード信号ＲＫよって被テスト用半導体Ｉ
Ｃメモリ２および対比メモリ３がリードデ−タｈされる
とともに判定回路４も動作状態にセットされる。パター
ンジェネレータ１からプログラムに応じ次アドレス信号
ＡＤＤが順次発生し、これによシ被テスト用半導体ＩＣ
メモリ２及び対比メモリ３ｔ−同時にアクセスする。こ
のとき、アドレス指定により両メモリ２．３から読出さ
れるデータは互いに関連する所謂対比メモリ３から読出
されるデータは期待値デーであり、かつ被テスト用半導
体ＩＣメモリ２から読出されるデータは上記期待値デー
タに則したものである。
このように両メモリ２．３から読出され次崗デ！
一タは判定回路４において比較され、その結果、両デー
タが一致しているときはＰａ５ｓ信号が、また、不一致
のときはＦａｌｌ信号がそれぞれ出力され、さらにこの
信号を中央処理装置５に入力することにより、例えば被
テスト半導体ＩＣメモリ２の要否を判定したり、あるい
は再度テストが繰返されるようにパターンジェネレータ
Ｉｔコントロールする。
タが一致しているときはＰａ５ｓ信号が、また、不一致
のときはＦａｌｌ信号がそれぞれ出力され、さらにこの
信号を中央処理装置５に入力することにより、例えば被
テスト半導体ＩＣメモリ２の要否を判定したり、あるい
は再度テストが繰返されるようにパターンジェネレータ
Ｉｔコントロールする。
以上のように本発明のテスト方式において社、被テスト
用半導体ＩＣメモリとは別にこれと同容量で、かつ被テ
スト用半導体ＩＣメモリと同時にアクセスされる期待値
記憶用の対比メモリを用意し、この対比メモリから被テ
スト用半導体ＩＣメモリに書込まれたデータに則した期
待値データを発生させ、該期待値データと被テスト用半
導体ｌＣメモリからのリードデータと対比させるように
したので、被テスト用半導体ＩＣメモリに人間の監視及
び認識の及ばないパターンデータもしくはランダムなパ
ターンデータが書込まれるように表ってもテストが可能
となり、しか４、テスト用の２イトデータは対比メモリ
にもストアーする。方式を採りているため、プログラム
演算可能なアドレスデータ會考厘するのみでうづトデー
タに対する人間の監視及び確認はほとんど不要となり、
このため、ライトデータの発生クーケンスが容易となっ
てパターンジェネレータを従来のものに比し簡略化でき
るなどの効果がある。
用半導体ＩＣメモリとは別にこれと同容量で、かつ被テ
スト用半導体ＩＣメモリと同時にアクセスされる期待値
記憶用の対比メモリを用意し、この対比メモリから被テ
スト用半導体ＩＣメモリに書込まれたデータに則した期
待値データを発生させ、該期待値データと被テスト用半
導体ｌＣメモリからのリードデータと対比させるように
したので、被テスト用半導体ＩＣメモリに人間の監視及
び認識の及ばないパターンデータもしくはランダムなパ
ターンデータが書込まれるように表ってもテストが可能
となり、しか４、テスト用の２イトデータは対比メモリ
にもストアーする。方式を採りているため、プログラム
演算可能なアドレスデータ會考厘するのみでうづトデー
タに対する人間の監視及び確認はほとんど不要となり、
このため、ライトデータの発生クーケンスが容易となっ
てパターンジェネレータを従来のものに比し簡略化でき
るなどの効果がある。
図面は本発明にかかる被テスト用半導体ＩＣメモリのテ
スト方式の一例を示すブロック図である。 １１１パターンジエネレータ、２は被テスト用半導体Ｉ
Ｃメモリ、３は対比メモリ、４は判定回路、５は中央処
理装置である。 特許用−人 富士通株式会社 手続補正書（１働） 特許庁長官殿 １、事件の表示 昭和５６年特許願第１５４５９６号 ３、補正をする者 事件との関係 特許出願人 住所 神奈川県用崎市中原区上小田中１０１５番地（５
２２）名称富士通株式会社 ４、代 理 人 住４ｉ Ｊ＋奈Ｉ１１
県川用市中原区１−小…中１０１５番地菖士通株式会社
内 昭何１＋１′ 月 １． な
しＬ ｂｌｈＥｉ、にり増ｂ１目−る発明の数
な し１）本願明細書第１頁の特許請求の範囲を以
下の様に補正する。 「被テスト半導体重０メそりと、蚊被テスト半導体１０
メモリと同記憶容量を有する対比用メ毫モリに対して共
通のアドレス信号、データ及び制御信号を与えるパター
ンジェネレータとを備え、咳パターンジェネレータによ
り該被テスト半導体１０メモリと該対比用メモリに同時
にテストデータの書込みを行なうと共に、該被テスト半
導体重０メそりと該対比用メモリとから同時にデータの
続出しを行ない両者の読出しデータを比較することＫよ
って該被テスト半導体メモリのテス、トを行なう様にし
たことを特徴とする半導体ＩＣメモリのテスト方式。」 ２）本願明細書第４頁第８行乃至第５頁第２行を以下の
様に補正する。 ［本発明は上記の問題を解消し、複雑なパターンのデー
タを、しかもランダムに壷込んでもテストを可能にし、
かつライトデータの発生を容易にした半導体ＸＣメモリ
のテスト方式を提供するにある。 かかる目的は、被テスト半導体ＩＣメモリと、該被テス
ト半導体ＩＣメモリと同記憶容量を有する対比用メモリ
と、該被テスト半導体ＩＣメモリと該対比用メモリに対
して共通のアドレス信号。
スト方式の一例を示すブロック図である。 １１１パターンジエネレータ、２は被テスト用半導体Ｉ
Ｃメモリ、３は対比メモリ、４は判定回路、５は中央処
理装置である。 特許用−人 富士通株式会社 手続補正書（１働） 特許庁長官殿 １、事件の表示 昭和５６年特許願第１５４５９６号 ３、補正をする者 事件との関係 特許出願人 住所 神奈川県用崎市中原区上小田中１０１５番地（５
２２）名称富士通株式会社 ４、代 理 人 住４ｉ Ｊ＋奈Ｉ１１
県川用市中原区１−小…中１０１５番地菖士通株式会社
内 昭何１＋１′ 月 １． な
しＬ ｂｌｈＥｉ、にり増ｂ１目−る発明の数
な し１）本願明細書第１頁の特許請求の範囲を以
下の様に補正する。 「被テスト半導体重０メそりと、蚊被テスト半導体１０
メモリと同記憶容量を有する対比用メ毫モリに対して共
通のアドレス信号、データ及び制御信号を与えるパター
ンジェネレータとを備え、咳パターンジェネレータによ
り該被テスト半導体１０メモリと該対比用メモリに同時
にテストデータの書込みを行なうと共に、該被テスト半
導体重０メそりと該対比用メモリとから同時にデータの
続出しを行ない両者の読出しデータを比較することＫよ
って該被テスト半導体メモリのテス、トを行なう様にし
たことを特徴とする半導体ＩＣメモリのテスト方式。」 ２）本願明細書第４頁第８行乃至第５頁第２行を以下の
様に補正する。 ［本発明は上記の問題を解消し、複雑なパターンのデー
タを、しかもランダムに壷込んでもテストを可能にし、
かつライトデータの発生を容易にした半導体ＸＣメモリ
のテスト方式を提供するにある。 かかる目的は、被テスト半導体ＩＣメモリと、該被テス
ト半導体ＩＣメモリと同記憶容量を有する対比用メモリ
と、該被テスト半導体ＩＣメモリと該対比用メモリに対
して共通のアドレス信号。
Claims (1)
- 被テスト用半導体ＩＣメモリ及び該被テスト用半導体Ｉ
Ｃメモリに対しデータの書込み及び読出しを行わせるパ
ターンジェネレータと、上記被テスト用半導体ＩＣメモ
リと同容量の期待値用対比メモリとｔ備え、上記パター
ンジェネレータから発生するデータ管上記被テスト用半
導体ＩＣメそり及び上記対比メモ９りに同期して書込み
、かつ上記被テスト用半導体ＩＣメモリのリード時これ
に対応して上記対比メモリから読出されるデータを期待
値データとして上記被テスト用半導体ＩＣメモリからの
リードデータと対比させるようにしたことｔ％像とする
半導体ＩＣメモリのテスト方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56154595A JPS5870174A (ja) | 1981-09-29 | 1981-09-29 | 半導体ｉｃメモリのテスト方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56154595A JPS5870174A (ja) | 1981-09-29 | 1981-09-29 | 半導体ｉｃメモリのテスト方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5870174A true JPS5870174A (ja) | 1983-04-26 |
Family
ID=15587616
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56154595A Pending JPS5870174A (ja) | 1981-09-29 | 1981-09-29 | 半導体ｉｃメモリのテスト方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5870174A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6258499A (ja) * | 1985-09-09 | 1987-03-14 | Hitachi Ltd | メモリ試験装置 |
| JPH0951026A (ja) * | 1995-08-09 | 1997-02-18 | Nec Corp | 集積回路試験装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5472924A (en) * | 1977-11-24 | 1979-06-11 | Hitachi Ltd | Semiconductor memory inspection equipment |
-
1981
- 1981-09-29 JP JP56154595A patent/JPS5870174A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5472924A (en) * | 1977-11-24 | 1979-06-11 | Hitachi Ltd | Semiconductor memory inspection equipment |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6258499A (ja) * | 1985-09-09 | 1987-03-14 | Hitachi Ltd | メモリ試験装置 |
| JPH0951026A (ja) * | 1995-08-09 | 1997-02-18 | Nec Corp | 集積回路試験装置 |
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