JP2560612B2 - 半導体記憶装置の試験装置 - Google Patents
半導体記憶装置の試験装置Info
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- JP2560612B2 JP2560612B2 JP5183800A JP18380093A JP2560612B2 JP 2560612 B2 JP2560612 B2 JP 2560612B2 JP 5183800 A JP5183800 A JP 5183800A JP 18380093 A JP18380093 A JP 18380093A JP 2560612 B2 JP2560612 B2 JP 2560612B2
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Description
【０００１】
【産業上の利用分野】本発明は、半導体記憶装置の試験
装置に関し、特にフェイルビットマップの収集を可能と
した半導体記憶装置の試験装置に関する。
装置に関し、特にフェイルビットマップの収集を可能と
した半導体記憶装置の試験装置に関する。
【０００２】
【従来の技術】従来の半導体記憶装置の試験装置（以
下、テスタと称する）について、図３を参照して説明す
る。図３は、従来のテスタを示すブロック構成図であ
る。
下、テスタと称する）について、図３を参照して説明す
る。図３は、従来のテスタを示すブロック構成図であ
る。
【０００３】テスタは、テストタイミングを発生するタ
イミング発生部１と、テストパターンを発生するアルゴ
リズミックパターン発生部（以下、ＡＬＰＧと称する）
２と、被試験半導体記憶装置（以下、ＤＵＴと称する）
３と、ＤＵＴ３に印加する各種テスト信号を所定の電圧
レベルに変換する３個のドライバー部４ａ，４ｂ，４ｃ
と、ＤＵＴ３からの出力信号と期待値データとを比較判
定する２個のコンパレータ部５ａ，５ｂと、ＯＲ回路１
４と、書き込みパルス生成回路１５とＤＵＴ３のアドレ
ス毎の比較判定結果をリアルタイムに記憶するフェイル
メモリ部６と、ＡＮＤ回路１２とを備えている。ＡＬＰ
Ｇ２は、その機能上アドレスパターン発生部７と、デー
タパターン発生部８と、制御コマンド発生部９とを主要
な構成としている。
イミング発生部１と、テストパターンを発生するアルゴ
リズミックパターン発生部（以下、ＡＬＰＧと称する）
２と、被試験半導体記憶装置（以下、ＤＵＴと称する）
３と、ＤＵＴ３に印加する各種テスト信号を所定の電圧
レベルに変換する３個のドライバー部４ａ，４ｂ，４ｃ
と、ＤＵＴ３からの出力信号と期待値データとを比較判
定する２個のコンパレータ部５ａ，５ｂと、ＯＲ回路１
４と、書き込みパルス生成回路１５とＤＵＴ３のアドレ
ス毎の比較判定結果をリアルタイムに記憶するフェイル
メモリ部６と、ＡＮＤ回路１２とを備えている。ＡＬＰ
Ｇ２は、その機能上アドレスパターン発生部７と、デー
タパターン発生部８と、制御コマンド発生部９とを主要
な構成としている。
【０００４】タイミング発生部１は、ＡＬＰＧ２へシス
テムクロックＳＴＣａを供給する。ＡＮＤ回路１２は、
タイミング発生部１からのテストタイミングと制御コマ
ンド発生部９からの制御コマンドのＡＮＤをとり、スト
ローブ信号を発生する。このストローブ信号は、コンパ
レータ部５ａ，５ｂおよび書き込みパルス生成回路１５
に供給される。
テムクロックＳＴＣａを供給する。ＡＮＤ回路１２は、
タイミング発生部１からのテストタイミングと制御コマ
ンド発生部９からの制御コマンドのＡＮＤをとり、スト
ローブ信号を発生する。このストローブ信号は、コンパ
レータ部５ａ，５ｂおよび書き込みパルス生成回路１５
に供給される。
【０００５】この従来のテスタでのテスト結果に基くフ
ェイルビットマップを収集するテスト動作について、ア
ドレス端子と入出力データ端子が独立して存在する汎用
メモリを例として説明する。図３に示すＤＵＴ３は、ア
ドレス端子３１と、入出力データ端子３２とが独立して
存在する例を示している。なお、３３は制御コマンド入
力端子である。
ェイルビットマップを収集するテスト動作について、ア
ドレス端子と入出力データ端子が独立して存在する汎用
メモリを例として説明する。図３に示すＤＵＴ３は、ア
ドレス端子３１と、入出力データ端子３２とが独立して
存在する例を示している。なお、３３は制御コマンド入
力端子である。
【０００６】ＤＵＴ３への書き込み動作としては、アド
レスパターン発生部７で発生したアドレス信号（アドレ
スパターンＡＰ）と、データパターン発生部８で発生し
た入力データ信号と、制御コマンド発生部９で発生した
書き込み動作信号とを、各ドライバー部４ａ，４ｂ，４
ｃを介してＤＵＴ３へ印加し、所定のメモリセルアドレ
スにこれらのデータを書き込む。
レスパターン発生部７で発生したアドレス信号（アドレ
スパターンＡＰ）と、データパターン発生部８で発生し
た入力データ信号と、制御コマンド発生部９で発生した
書き込み動作信号とを、各ドライバー部４ａ，４ｂ，４
ｃを介してＤＵＴ３へ印加し、所定のメモリセルアドレ
スにこれらのデータを書き込む。
【０００７】また、ＤＵＴ３への読み出し動作として
は、同様にアドレスパターン発生部７で発生したアドレ
ス信号と、制御コマンド発生部９で発生した読み出し動
作信号とを、ＤＵＴ３に印加し、読み出し動作状態にす
る。ＤＵＴ３の出力端子３２に発生した出力データ信号
と、データパターン発生部８に発生した期待値データ信
号とを、コンパレータ部５ｂで比較判定し、判定結果が
一致すると“良（以下、ＰＡＳＳと称する）”とし、判
定結果が不一致のときは“否（以下、ＦＡＩＬと称す
る）”とし、この論理判定を示すテスト結果信号ＣＭＰ
を生成する。
は、同様にアドレスパターン発生部７で発生したアドレ
ス信号と、制御コマンド発生部９で発生した読み出し動
作信号とを、ＤＵＴ３に印加し、読み出し動作状態にす
る。ＤＵＴ３の出力端子３２に発生した出力データ信号
と、データパターン発生部８に発生した期待値データ信
号とを、コンパレータ部５ｂで比較判定し、判定結果が
一致すると“良（以下、ＰＡＳＳと称する）”とし、判
定結果が不一致のときは“否（以下、ＦＡＩＬと称す
る）”とし、この論理判定を示すテスト結果信号ＣＭＰ
を生成する。
【０００８】一方、アドレスパターン発生部７に発生し
たアドレス信号は、ＤＵＴ３への印加と並行してフェイ
ルメモリ部６にも印加している。そしてテスト結果信号
ＣＭＰがＦＡＩＬを示す論理のときのみ、書き込みパル
ス生成回路１５がフェイルメモリ部６に対しフェイルメ
モリ書き込み信号ＷＰを発生するようにしておくこと
で、ＤＵＴ３のメモリセルアドレスと同一アドレスのフ
ェイルメモリ部６にフェイルデータが書き込まれる。
たアドレス信号は、ＤＵＴ３への印加と並行してフェイ
ルメモリ部６にも印加している。そしてテスト結果信号
ＣＭＰがＦＡＩＬを示す論理のときのみ、書き込みパル
ス生成回路１５がフェイルメモリ部６に対しフェイルメ
モリ書き込み信号ＷＰを発生するようにしておくこと
で、ＤＵＴ３のメモリセルアドレスと同一アドレスのフ
ェイルメモリ部６にフェイルデータが書き込まれる。
【０００９】このようなＤＵＴ３への書き込み動作と読
み出し動作の繰り返しに基づいて、最終的にＤＵＴ３の
フェイルビットマップが収集できる。
み出し動作の繰り返しに基づいて、最終的にＤＵＴ３の
フェイルビットマップが収集できる。
【００１０】
【発明が解決しようとする課題】このように、従来のテ
スタ（試験装置）では、同一端子に対してアドレス信号
と入出力データ信号が時分割で制御され動作する機能を
持つメモリ（以下、アドレスデータマルチメモリと称す
る）をテストする場合は、その物理的構造に則したフェ
イルビットマップを収集することはできない。
スタ（試験装置）では、同一端子に対してアドレス信号
と入出力データ信号が時分割で制御され動作する機能を
持つメモリ（以下、アドレスデータマルチメモリと称す
る）をテストする場合は、その物理的構造に則したフェ
イルビットマップを収集することはできない。
【００１１】その理由として、従来の構成のテスタでア
ドレスデータマルチメモリをテストする場合、書き込み
データ信号や期待値データ信号の生成は、ＤＵＴ（被試
験半導体記憶装置）３の機能上同一端子に機能の異なる
信号を必要とするが、しかし、その主体はアドレス情報
である関係から、アドレスパターンＡＰの一部としてア
ドレスパターンプログラミング作業の中で作りこまれ、
アドレスパターン発生部７から発生する必要がある。つ
まり、アドレスパターン発生部にて発生するアドレスパ
ターンＡＰを、意識的にＤＵＴに対するアドレス情報と
意味づけたり、書き込みデータ情報及び期待データ情報
と意味づけたりすることで、同一端子上にアドレスと書
き込みデータの２種類の情報を時分割で供給している。
ドレスデータマルチメモリをテストする場合、書き込み
データ信号や期待値データ信号の生成は、ＤＵＴ（被試
験半導体記憶装置）３の機能上同一端子に機能の異なる
信号を必要とするが、しかし、その主体はアドレス情報
である関係から、アドレスパターンＡＰの一部としてア
ドレスパターンプログラミング作業の中で作りこまれ、
アドレスパターン発生部７から発生する必要がある。つ
まり、アドレスパターン発生部にて発生するアドレスパ
ターンＡＰを、意識的にＤＵＴに対するアドレス情報と
意味づけたり、書き込みデータ情報及び期待データ情報
と意味づけたりすることで、同一端子上にアドレスと書
き込みデータの２種類の情報を時分割で供給している。
【００１２】しかし、従来のテスタ構成では、ＤＵＴに
対しては期待データ情報と意味づけられたアドレスパタ
ーンＡＰは、フェイルメモリ部に対してアドレス信号と
しているため、結果的にＤＵＴのメモリセルアドレスと
は異なるアドレスを指定することになり、アドレスデー
タマルチメモリの不良解析に有効なフェイルビットマッ
プ収集できないことになる。
対しては期待データ情報と意味づけられたアドレスパタ
ーンＡＰは、フェイルメモリ部に対してアドレス信号と
しているため、結果的にＤＵＴのメモリセルアドレスと
は異なるアドレスを指定することになり、アドレスデー
タマルチメモリの不良解析に有効なフェイルビットマッ
プ収集できないことになる。
【００１３】具体的にＤＵＴとして、図４に示す２ワー
ド×１ビットのアドレスデータマルチメモリを、従来の
テスタでテストする動作例を、図５のタイミングチャー
トを参照し説明する。図４に示すアドレスデータマルチ
メモリ２０は、メモリセル２１と、アドレスレジスタ２
２と、デコーダ２３と、データバッファ２４と、コント
ロール回路２５とから構成されている。図５において、
ＡＤＤはアドレス情報を、ＷＤは書き込みデータ情報
を、ＥＸＰは期待値データ情報を表している。
ド×１ビットのアドレスデータマルチメモリを、従来の
テスタでテストする動作例を、図５のタイミングチャー
トを参照し説明する。図４に示すアドレスデータマルチ
メモリ２０は、メモリセル２１と、アドレスレジスタ２
２と、デコーダ２３と、データバッファ２４と、コント
ロール回路２５とから構成されている。図５において、
ＡＤＤはアドレス情報を、ＷＤは書き込みデータ情報
を、ＥＸＰは期待値データ情報を表している。
【００１４】なお、アドレスデータマルチメモリ２０の
時分割制御を含む動作制御は、制御端子２６に供給する
クロックによりなされるが、クロック制御に関する動作
の説明は省略する。
時分割制御を含む動作制御は、制御端子２６に供給する
クロックによりなされるが、クロック制御に関する動作
の説明は省略する。
【００１５】動作モデルとしては、アドレスデータマル
チメモリ２０のメモリセル２１のアドレス０にデータ
「１」を書き込み、次にメモリセル２１のアドレス１に
データ「０」を書き込み、更にメモリセル２１のアドレ
ス０のデータ「１」を読み出し、更にメモリセル２１の
アドレス１のデータ「０」を読み出すという動作であ
る。
チメモリ２０のメモリセル２１のアドレス０にデータ
「１」を書き込み、次にメモリセル２１のアドレス１に
データ「０」を書き込み、更にメモリセル２１のアドレ
ス０のデータ「１」を読み出し、更にメモリセル２１の
アドレス１のデータ「０」を読み出すという動作であ
る。
【００１６】システムクロックＳＴＣａのサイクル１，
３，５，７では、アドレス情報と意味づけられたアドレ
スパターンＡＰが、サイクル２，４では、書き込みデー
タ情報と意味づけられたアドレスパターンＡＰが、そし
てサイクル６，８では、期待値データ情報と意味づけら
れたアドレスパターンＡＰが連続的にアドレスパターン
発生部７から発生する。ここで、サイクル６，８は、メ
モリ２０の読み出し動作サイクルであり、メモリ２０の
アドレス／入出力データ端子２７に接続されているドラ
イバー部４ａ，４ｂは高出力インピーダンス状態になる
（ドライバー部の制御については説明しない）。つま
り、ドライバー部４ａ，４ｂとメモリ２０との間は、電
気的にオープン状態となり、アドレス／入出力データ端
子２７にはメモリ２０の出力信号が発生し、ストローブ
信号ＳＴＢのタイミングで期待値データ信号と比較判定
し、テスト結果信号ＣＭＰが発生する。
３，５，７では、アドレス情報と意味づけられたアドレ
スパターンＡＰが、サイクル２，４では、書き込みデー
タ情報と意味づけられたアドレスパターンＡＰが、そし
てサイクル６，８では、期待値データ情報と意味づけら
れたアドレスパターンＡＰが連続的にアドレスパターン
発生部７から発生する。ここで、サイクル６，８は、メ
モリ２０の読み出し動作サイクルであり、メモリ２０の
アドレス／入出力データ端子２７に接続されているドラ
イバー部４ａ，４ｂは高出力インピーダンス状態になる
（ドライバー部の制御については説明しない）。つま
り、ドライバー部４ａ，４ｂとメモリ２０との間は、電
気的にオープン状態となり、アドレス／入出力データ端
子２７にはメモリ２０の出力信号が発生し、ストローブ
信号ＳＴＢのタイミングで期待値データ信号と比較判定
し、テスト結果信号ＣＭＰが発生する。
【００１７】以上の動作において、サイクル６（メモリ
セル２１のアドレス０）では、メモリ２０の出力信号が
「０」となり、期待値データ「１」との比較判定結果が
不一致になると、アドレスパターン発生部７から発生さ
れた期待値データ信号（論理「１」）は、フェイルメモ
リ部６に対してはアドレス信号であるため、フェイルメ
モリ部のアドレス１にフェイルデータが書き込まれ、実
際のメモリ２０の不良メモリアドレス（アドレス０）と
異なり、有効なフェイルビットマップとならない。
セル２１のアドレス０）では、メモリ２０の出力信号が
「０」となり、期待値データ「１」との比較判定結果が
不一致になると、アドレスパターン発生部７から発生さ
れた期待値データ信号（論理「１」）は、フェイルメモ
リ部６に対してはアドレス信号であるため、フェイルメ
モリ部のアドレス１にフェイルデータが書き込まれ、実
際のメモリ２０の不良メモリアドレス（アドレス０）と
異なり、有効なフェイルビットマップとならない。
【００１８】本発明は、このような問題を解決した半導
体記憶装置の試験装置を提供することにある。
体記憶装置の試験装置を提供することにある。
【００１９】
【課題を解決するための手段】本発明は、同一端子に対
してアドレス信号と入出力データ信号が時分割で制御さ
れ動作する機能を持つ半導体記憶装置を試験し、ファイ
ルメモリにフェイルビットマップを収集する試験装置に
おいて、複数の連続し多機能情報を意味するアドレスパ
ターンを発生するアドレスパターン発生部と、アドレス
パターン中の被試験半導体記憶装置のアドレス信号であ
ることを現わすアドレス指定フラグを発生するアドレス
指定フラグ発生部と、前記アドレスパターンから前記ア
ドレス指定フラグでアドレス信号を選択し、前記フェイ
ルメモリのアドレス指定信号を発生するアドレス選択部
とを有することを特徴とする。
してアドレス信号と入出力データ信号が時分割で制御さ
れ動作する機能を持つ半導体記憶装置を試験し、ファイ
ルメモリにフェイルビットマップを収集する試験装置に
おいて、複数の連続し多機能情報を意味するアドレスパ
ターンを発生するアドレスパターン発生部と、アドレス
パターン中の被試験半導体記憶装置のアドレス信号であ
ることを現わすアドレス指定フラグを発生するアドレス
指定フラグ発生部と、前記アドレスパターンから前記ア
ドレス指定フラグでアドレス信号を選択し、前記フェイ
ルメモリのアドレス指定信号を発生するアドレス選択部
とを有することを特徴とする。
【００２０】
【実施例】次に、本発明の半導体記憶装置の試験装置の
実施例について、図面を参照して説明する。
実施例について、図面を参照して説明する。
【００２１】図１は、本発明の一実施例を示すブロック
図である。このテスタ（試験装置）は、テストタイミン
グを発生するタイミング発生部１と、テストパターンを
発生するＡＬＰＧ（アルゴリズミックパターン発生部）
２と、ＤＵＴ（被試験半導体記憶装置）３に印加する各
種テスト信号を所定の電圧レベルに変換する２個のドラ
イバー部４ａ，４ｃと、ＤＵＴ３からの出力信号を期待
値データと比較判定するコンパレータ部５と、ＤＵＴ３
のアドレス毎の判定結果をリアルタイムに記憶するフェ
イルメモリ部６と、アドレスパターン発生部７で発生す
るアドレスパターンＡＰからＤＵＴ３のアドレス情報に
意味づけた信号のみを取り出すアドレス選択部１１と、
ＡＮＤ回路１２と、書き込みパルス生成回路１５とによ
り構成されている。ＡＬＰＧ２は、その機能上アドレス
パターン発生部７と、制御コマンド発生部９と、アドレ
ス指定フラグ発生部１０とを主要構成としている。アド
レス選択部１１は、ＡＮＤ回路１７とラッチ回路１３と
から構成されている。
図である。このテスタ（試験装置）は、テストタイミン
グを発生するタイミング発生部１と、テストパターンを
発生するＡＬＰＧ（アルゴリズミックパターン発生部）
２と、ＤＵＴ（被試験半導体記憶装置）３に印加する各
種テスト信号を所定の電圧レベルに変換する２個のドラ
イバー部４ａ，４ｃと、ＤＵＴ３からの出力信号を期待
値データと比較判定するコンパレータ部５と、ＤＵＴ３
のアドレス毎の判定結果をリアルタイムに記憶するフェ
イルメモリ部６と、アドレスパターン発生部７で発生す
るアドレスパターンＡＰからＤＵＴ３のアドレス情報に
意味づけた信号のみを取り出すアドレス選択部１１と、
ＡＮＤ回路１２と、書き込みパルス生成回路１５とによ
り構成されている。ＡＬＰＧ２は、その機能上アドレス
パターン発生部７と、制御コマンド発生部９と、アドレ
ス指定フラグ発生部１０とを主要構成としている。アド
レス選択部１１は、ＡＮＤ回路１７とラッチ回路１３と
から構成されている。
【００２２】ＤＵＴ３は、アドレス／入出力データ端子
３０と、制御コマンド入力端子３３とを有している。
３０と、制御コマンド入力端子３３とを有している。
【００２３】また、アドレス指定フラグ発生部１０は、
アドレスパターン発生部７がアドレス情報として意味づ
け信号を発生する時に、このアドレス指定フラグＡＦを
ＯＮ（有効）状態にし、システムクロックＳＴｃｂをこ
の間だけ取り込み、これをラッチ回路１３のラッチ用ク
ロックＡＣＫとしてアドレスパターン発生部７からのア
ドレスパターンをラッチし、これをフェイルメモリ部６
のアドレス信号ＦＡＤとして供給する。
アドレスパターン発生部７がアドレス情報として意味づ
け信号を発生する時に、このアドレス指定フラグＡＦを
ＯＮ（有効）状態にし、システムクロックＳＴｃｂをこ
の間だけ取り込み、これをラッチ回路１３のラッチ用ク
ロックＡＣＫとしてアドレスパターン発生部７からのア
ドレスパターンをラッチし、これをフェイルメモリ部６
のアドレス信号ＦＡＤとして供給する。
【００２４】本実施例によるテスタで、従来技術で説明
したように、同一端子に対してアドレス信号と入出力デ
ータ信号が時分割で制御され動作する機能を持つ図４の
２ワード×１ビット構成のアドレスデータマルチメモリ
２０をテストし、フェイルビットマップを収集する動作
について図２のタイミングチャートも参照しながら説明
する。
したように、同一端子に対してアドレス信号と入出力デ
ータ信号が時分割で制御され動作する機能を持つ図４の
２ワード×１ビット構成のアドレスデータマルチメモリ
２０をテストし、フェイルビットマップを収集する動作
について図２のタイミングチャートも参照しながら説明
する。
【００２５】動作モデルとしては、ＤＵＴ３（アドレス
データマルチメモリ２０）のメモリセル２１のアドレス
０にデータ「１」を書き込み、次にメモリセル２１のア
ドレス１にデータ「０」を書き込み、更にメモリセル２
１のアドレス０のデータ「１」を読み出し、更にメモリ
セル２１のアドレス１のデータ「０」を読み出すという
動作である。
データマルチメモリ２０）のメモリセル２１のアドレス
０にデータ「１」を書き込み、次にメモリセル２１のア
ドレス１にデータ「０」を書き込み、更にメモリセル２
１のアドレス０のデータ「１」を読み出し、更にメモリ
セル２１のアドレス１のデータ「０」を読み出すという
動作である。
【００２６】システムクロックＳＴＣａのサイクル１で
は、アドレスパターン発生部７から発生したアドレスパ
ターンＡＰは、アドレス情報に意味づけられドライバー
部４ａを介しアドレス信号としてＤＵＴ３に印加され、
メモリアドレス０を示すことになる。一方、このアドレ
スパーンＡＰは、並行してラッチ回路１３に転送され、
アドレス指定フラグＡＦがＯＮ（有効）のためシステム
クロックＳＴＣｂは有効となり、ラッチ回路１３に転送
されているアドレス信号をラッチして、フェイルメモリ
部６のアドレスを示すアドレス信号ＦＡＤとして供給さ
れる。
は、アドレスパターン発生部７から発生したアドレスパ
ターンＡＰは、アドレス情報に意味づけられドライバー
部４ａを介しアドレス信号としてＤＵＴ３に印加され、
メモリアドレス０を示すことになる。一方、このアドレ
スパーンＡＰは、並行してラッチ回路１３に転送され、
アドレス指定フラグＡＦがＯＮ（有効）のためシステム
クロックＳＴＣｂは有効となり、ラッチ回路１３に転送
されているアドレス信号をラッチして、フェイルメモリ
部６のアドレスを示すアドレス信号ＦＡＤとして供給さ
れる。
【００２７】次に、サイクル２では、アドレスパターン
ＡＰは書き込みデータ情報として意味づけられており、
ドライバー部４ａを介して書き込みデータ信号として、
書き込みデータ「１」がＤＵＴ３に印加される。このア
ドレスパターンＡＰも、同様に並行してラッチ回路１３
に転送されるが、アドレス指定フラグＡＦがＯＦＦ（無
効）であるため、システムクロックＳＴＣｂはＡＮＤ回
路１２で無効となり、ラッチクロックは発生せず、フェ
イルメモリ部６のアドレス信号はアドレス０のままで変
化しない。ＤＵＴ３は以上の２サイクル動作で、メモリ
セル２１のメモリアドレス０にデータ「１」の書き込み
動作が完了となる。
ＡＰは書き込みデータ情報として意味づけられており、
ドライバー部４ａを介して書き込みデータ信号として、
書き込みデータ「１」がＤＵＴ３に印加される。このア
ドレスパターンＡＰも、同様に並行してラッチ回路１３
に転送されるが、アドレス指定フラグＡＦがＯＦＦ（無
効）であるため、システムクロックＳＴＣｂはＡＮＤ回
路１２で無効となり、ラッチクロックは発生せず、フェ
イルメモリ部６のアドレス信号はアドレス０のままで変
化しない。ＤＵＴ３は以上の２サイクル動作で、メモリ
セル２１のメモリアドレス０にデータ「１」の書き込み
動作が完了となる。
【００２８】サイクル３，４もサイクル１，２と同様な
動作に基づき、メモリアドレス１にデータ「０」が書き
込み動作が完了となる。
動作に基づき、メモリアドレス１にデータ「０」が書き
込み動作が完了となる。
【００２９】サイクル５もサイクル１と同様の動作か
ら、ＤＵＴ３とフェイルメモリ部６に対しアドレス０の
指定がなされる。
ら、ＤＵＴ３とフェイルメモリ部６に対しアドレス０の
指定がなされる。
【００３０】次にサイクル６は、ＤＵＴ３に対して読み
出し動作の実行サイクルで、アドレス／入出力データ端
子３０に接続されているドライバー部４ａは、制御によ
り高出力インピーダンス状態、つまりドライバー部４ａ
とＤＵＴ３との間は電気的にオープン状態となり、アド
レス／入出力データ端子３０にはＤＵＴ３の出力信号が
発生する。また、このサイクルでは、アドレスパターン
発生部７から発生するアドレスパターンＡＰが、ＤＵＴ
３の出力信号に対する期待値情報の意味づけがされてお
り、期待値データとしてコンパレータ部５に供給し、Ｄ
ＵＴ３の出力信号とストローブ信号ＳＴＢのタイミング
で比較判定する。
出し動作の実行サイクルで、アドレス／入出力データ端
子３０に接続されているドライバー部４ａは、制御によ
り高出力インピーダンス状態、つまりドライバー部４ａ
とＤＵＴ３との間は電気的にオープン状態となり、アド
レス／入出力データ端子３０にはＤＵＴ３の出力信号が
発生する。また、このサイクルでは、アドレスパターン
発生部７から発生するアドレスパターンＡＰが、ＤＵＴ
３の出力信号に対する期待値情報の意味づけがされてお
り、期待値データとしてコンパレータ部５に供給し、Ｄ
ＵＴ３の出力信号とストローブ信号ＳＴＢのタイミング
で比較判定する。
【００３１】一方、前述したアドレスパターンＡＰは、
並行してアドレス選択部１１に転送されているが、サイ
クル２と同様の動作からフェイルメモリ部６のアドレス
信号はサイクル５で供給した状態、つまりアドレス０を
維持している。従って、サイクル６でＤＵＴ３のメモリ
セル２１のアドレス０の出力信号が「０」とすると、期
待値データ「１」と比較判定した結果、不一致（ＦＡＩ
Ｌ）としてフェイルメモリ部６に対し書き込み信号ＷＰ
が発生し、アドレス０にフェイルデータが書き込まれる
が、これはＤＵＴ３の不良メモリセルアドレスと一致が
とれている。
並行してアドレス選択部１１に転送されているが、サイ
クル２と同様の動作からフェイルメモリ部６のアドレス
信号はサイクル５で供給した状態、つまりアドレス０を
維持している。従って、サイクル６でＤＵＴ３のメモリ
セル２１のアドレス０の出力信号が「０」とすると、期
待値データ「１」と比較判定した結果、不一致（ＦＡＩ
Ｌ）としてフェイルメモリ部６に対し書き込み信号ＷＰ
が発生し、アドレス０にフェイルデータが書き込まれる
が、これはＤＵＴ３の不良メモリセルアドレスと一致が
とれている。
【００３２】また、サイクル７，８も前述したサイクル
５，６と同様の動作で、ＤＵＴ３のメモリセルアドレス
とフェイルメモリ部６とのアドレスは一致している。
５，６と同様の動作で、ＤＵＴ３のメモリセルアドレス
とフェイルメモリ部６とのアドレスは一致している。
【００３３】
【発明の効果】以上説明したように、本発明のテスタ
（試験装置）は、ＤＵＴ（被試験半導体記憶装置）で高
機能メモリであるアドレスデータマルチメモリ（同一端
子に対しアドレス信号と入出力データ信号が時分割で制
御され動作する機能を持つメモリ）をテストする場合で
も、ＤＵＴへのアドレス信号とフェイルメモリのアドレ
ス信号を論理的に一致させることができる。また、この
テスト結果から、ＤＵＴの物理的構造に則した表示を行
う有効なフェイルビットマップを得ることが可能とな
り、メモリセル単位の不良解析を容易に行えるという効
果がある。
（試験装置）は、ＤＵＴ（被試験半導体記憶装置）で高
機能メモリであるアドレスデータマルチメモリ（同一端
子に対しアドレス信号と入出力データ信号が時分割で制
御され動作する機能を持つメモリ）をテストする場合で
も、ＤＵＴへのアドレス信号とフェイルメモリのアドレ
ス信号を論理的に一致させることができる。また、この
テスト結果から、ＤＵＴの物理的構造に則した表示を行
う有効なフェイルビットマップを得ることが可能とな
り、メモリセル単位の不良解析を容易に行えるという効
果がある。
【図１】本発明の一実施例を示すブロック図である。
【図２】図４のアドレスデータマルチメモリを用いて図
１の試験装置の動作を示すためのタイミングチャート図
である。
１の試験装置の動作を示すためのタイミングチャート図
である。
【図３】従来の試験装置を示すブロック図である。
【図４】試験装置の動作を示す被試験ＩＣメモリの一例
を示すブロック図である。
を示すブロック図である。
【図５】図４のアドレスデータマルチメモリを用いて図
３の試験装置の動作を示すタイミングフロチャート図で
ある。
３の試験装置の動作を示すタイミングフロチャート図で
ある。
１ タイミング発生部 ２ アルゴリズミックパターン発生部 ３ 被試験半導体記憶装置 ４ａ，４ｂ，４ｃ ドライバー部 ５，５ａ，５ｂ コンパレータ部 ６ フェイルメモリ部 ７ アドレスパターン発生部 ８ データパターン発生部 ９ 制御コマンド発生部 １０ アドレス指定フラグ発生部 １１ アドレス選択部 １２，１７ ＡＮＤ回路 １３ ラッチ回路 １４ ＯＲ回路 １５ 書き込みパルス生成回路 ２０ アドレスデータマルチメモリ ２１ メモリセル ２２ アドレスレジスタ ２３ デコーダ ２４ データバッファ ２５ コントロール回路 ２６ 制御端子 ２７ アドレス／入出力データ端子 ３１ アドレス端子 ３２ 入出力データ端子 ３３ 制御コマンド入力端子 ＳＴＣａ〜ＳＴＣｂ システムクロック ＡＰ アドレスパターン ＳＴＢ ストローブ信号 ＣＭＰ テスト結果信号 ＷＰ フェイルメモリ書き込み信号 ＡＦ アドレス指定フラグ ＡＣＫ アドレスラッチクロック ＦＡＤ フェイルメモリアドレス信号
Claims (2)
- 【請求項１】同一端子に対してアドレス信号と入出力デ
ータ信号が時分割で制御され動作する機能を持つ半導体
記憶装置を試験し、フェイルメモリにフェイルビットマ
ップを収集する試験装置において、 複数の連続した機能情報を意味するアドレスパターンを
発生するアドレスパターン発生部と、 アドレスパターン中の被試験半導体記憶装置のアドレス
信号であることを現わすアドレス指定フラグを発生する
アドレス指定フラグ発生部と、 前記アドレスパターンから前記アドレス指定フラグでア
ドレス信号を選択し、前記フェイルメモリのアドレス指
定信号を発生するアドレス選択部とを有することを特徴
とする半導体記憶装置の試験装置。 - 【請求項２】アドレスパターン中の期待値データと、被
試験半導体記憶装置の出力データとを比較する比較部
と、 この比較部での比較が不一致であると、前記フェイルメ
モリに対し書き込み信号を発生する書き込み信号発生部
とを備え、 書き込み信号が発生すると、前記アドレス選択部で選択
されたアドレス信号が示す前記フェイルメモリのアドレ
スにフェイルデータを書き込むことを特徴とする請求項
１記載の半導体記憶装置の試験装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5183800A JP2560612B2 (ja) | 1993-07-26 | 1993-07-26 | 半導体記憶装置の試験装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5183800A JP2560612B2 (ja) | 1993-07-26 | 1993-07-26 | 半導体記憶装置の試験装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0743421A JPH0743421A (ja) | 1995-02-14 |
| JP2560612B2 true JP2560612B2 (ja) | 1996-12-04 |
Family
ID=16142132
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5183800A Expired - Lifetime JP2560612B2 (ja) | 1993-07-26 | 1993-07-26 | 半導体記憶装置の試験装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2560612B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100540889B1 (ko) * | 2000-12-18 | 2006-01-10 | 한국전자통신연구원 | 기준점을 이용한 이동 물체 추적 방법 |
-
1993
- 1993-07-26 JP JP5183800A patent/JP2560612B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0743421A (ja) | 1995-02-14 |
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