JPH0469578A - Ｉｃ試験装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ＩＣ（集積回路）の電気的特性を検査するた
めのＩＣ試験装置に関し、特に被測定ＩＣの測定データ
を記憶するフェイルメモリの読み出し及び書込み時のア
ドレス指定方式に改良を加えたＩＣ試験装置に関する。

〔従来の技術〕

性能や品質の保証されたＩＣを最終製品として出荷する
ためには、製造部門、検査部門の各工程でＩＣ製品の全
部又は一部を抜き取り、その電気的特性を検査する必要
がある。

ＩＣ試験装置はこのような電気的特性を検査する装置で
ある。ＩＣ試験装置は、被測定ＩＣに所定の試験用パタ
ーンデータを与え、それによる被測定ＩＣの呂カデータ
を読み取り、被測定ＩＣの基本的動作及び機能に問題が
無いがどぅがを被測定ＩＣの出力データから不良情報を
解析し、電気的特性を検査している。

ＩＣ試験装置では、被測定ＩＣの不良情報を解析するた
めに、被測定ＩＣの出力データをフェイルデータとして
フェイルメモリに記憶し、記憶されたフェイルデータに
基づいて被測定ＩＣを検査している。

このフェイルメモリを用いた従来のＩＣ試験装置の一例
を第２図に示す。

ＩＣ試験装置は大別してテスタ部１とＩＣ取付装置２と
から成る。テスタ部１は制御手段１１、試験信号発生手
段１２、ドライバ１３、コンパレータ１４及びフェイル
メモリ１５等から構成される。実際のテスタ部には、こ
の他にも種々の構成部品が存在するが本明細書中では発
明の説明に必要な部分のみを示す。

テスタ部１とＩＣ取付装置２との間は、ＩＣ取付装置２
の全入出力端子数ｍに対応する複数本（ｍ本）の同軸ケ
ーブル等から成る信号線によって接続され、各種信号の
伝送を行なうようになっている。なお、この信号線は、
物理的にはＩＣ取付装置２の全入出力端子数ｍと同じ数
だけ存在するが、図では入力信号線と出力信号線とをそ
の機能毎に分けて示している。

ＩＣ取付装置２には、１個又は複数個の被測定ＩＣ２１
が搭載される。被測定ＩＣ２１の入出力端子とＩＣ取付
装置２の入出力端子とはそれぞれ１対ｌに対応付けられ
て接続されている６例えば。

入出力端子数が２８個の被測定ＩＣ２１を１０４１搭載
可能なＩＣ取付装置２の場合は、全体で２８０個の入出
力端子を有することになる。

制御手段１１はＩＣ試験装置全体の制御、運用及び管理
等を行うものであり、マイクロプロセッサ構成になって
いる。従って、図示していないが、システムプログラム
を格納するＲＯＭや各種データ等を格納するＲＡＭ等を
有して構成される。

制御手段１１は、試験信号発生手段１２に対する種々の
制御やフェイルメモリ１５から試験結果（フェイルデー
タ）を読み出して種々のデータ処理などを行う。

試験信号発生手段１２は所定のテストパターンデータ（
アドレス信号ＡＤＩ、データ信号ＤＡＴＡ、基準電圧信
号Ｖｒ等）をドライバ１３、コンパレータ１４及びフェ
イルメモリ１５に出力する。

試験信号発生手段１２はこのテストパターンデータの内
、被測定ＩＣ２１のアドレス端子とフェイルメモリ１５
のアドレス端子ＡＤＴ１にはそれぞれ同じアドレス信号
ＡＤＩを出力する。

ドライバ１３及びコンパレータ１４はＩＣ取付装置２の
それぞれの入出力端子に対して１個ずつ設けられ、それ
ぞれ信号線で接続されている。すなわち、ＩＣ取付装置
２の入出力端子の数がｍ個の場合、ドライバ１３及びコ
ンパレータ１４はそれぞれｍ個で構成される。但し、メ
モリＩＣ等を測定する場合には、アドレス端子に対して
はコンパレータは必要ないので、コンパレータの数が少
ない場合もある。

ドライバ１３は試験信号発生手段１２がらのテストパタ
ーンデータに応じて、ＩＣ取付装置！２の入出力端子、
すなわち被測定ＩＣ２１のアドレス端子、データ入力端
子、チップセレクト端子、ライトイネーブル端子等の信
号入力端子に試験信号を印加し、所望のテストパターン
を被測定ＩＣ２１に書き込む。

コンパレータ１４は被測定ＩＣ２１のデータ出力端子等
の信号出力端子から出力される被測定信号を入力し、そ
れを制御手段１１からのストローブ信号のタイミングで
基準電圧Ｖｒと比較し、その比較結果をフェイルデータ
ＦＤとしてフェイルメモリ１５のデータ入力端子ＤＩに
出力する。この時、被測定ＩＣ２１のアドレス端子には
、テストパターンの書き込み時と同じ試験信号が印加さ
れるので、書き込み時と同じテストパターンがデータ出
力端子からは出力され、これがフェイルデータとなる。

フェイルメモリ１５は、コンパレータ１４から出力され
るフェイルデータＦＤを記憶するものであり、被測定Ｉ
Ｃ２１と同程度の記憶容量を有する随時読み書き可能な
ＲＡＭで構成されている。

フェイルメモリ１５は、ＩＣ取付装置２のデータ出力端
子に固定的に対応するデータ入力端子ＤＩ及びデータ出
力端子Ｄｏを有する。例えば、ＩＣ取付装置２の全人出
方端子数が２８０個であり、その中の１６０個がデータ
出方端子である場合には、フェイルメモリ１５はこのデ
ータ出方端子数と同じか又はそれ以上のデータ入力端子
を有するメモリで構成される。このフェイルメモリ１５
に記憶されたフェイルデータはテトス信号発生手段１２
のアドレス順序で制御手段１１によって読み出され、図
示していないデータ処理用のメモリに転送され、種々の
データ処理が行われる。

〔発明が解決しようとする課題〕

従来のＩＣ試験装置においては、ＩＣ取付装置のデータ
出方端子とフェイルメモリのデータ入力端子とが互いに
固定的に対応しているので、被測定ＩＣのアドレスがフ
ェイルメモリのアドレスと同じか、それ以下でなければ
、試験することはできなかった。

つまり、被測定ＩＣのアドレス領域がフェイルメモリの
アドレス領域よりも大きい場合、例えばフェイルメモリ
のアドレス領域が０ＯＯＯＨ〜３ＦＦＦＨであり、被測
定Ｉ（１，のアドレス領域が００００Ｈ−ＦＦＦＦＨで
あると、被測定ＩＣの方が４倍のアドレス領域を有する
ことになる。従って、ＩＣ試験装置の試験信号発生手段
１２で、アドレス０ＯＯＯＨ−ＦＦＦＦＨに対してテス
トパターンデータの書込み読み出しを行ったとしても、
アドレス４０００　Ｈ〜ＦＦＦＦＨの範囲のフェイルデ
ータはフェイルメモリに書き込むことができなかった。

従って、フェイルメモリよりも大きなアドレス領域を有
する被測定ＩＣを従来のＩＣ試験装置で試験する場合に
は、被測定■ｃのアドレス領域の一部分ついてのみのフ
ェイルデータしかフェイルメモリには記憶できなかった
ため、それ以外のアドレス領域のフェイルデータについ
てはコンパレータの出力を直接解析するしかなかった。

一方、フェイルメモリとして十分大きなアドレス領域を
有するメモリを装備することは、製作コスト及び装置構
成の面からも困難であり、また。

常にフェイルメモリよりも小さなアドレス領域の被測定
ＩＣを試験することとなり、フェイルメモリ上で活用し
ない記憶領域が発生し、大容量のメモリを設けた意味が
なくなり効率的でない。

本発明は上述の点に鑑みてなされたものであり、フェイ
ルメモリのアドレス領域よりも大きなアドレス領域を有
する被測定ＩＣをＩＣ取付装置に搭載した場合でも、フ
ェイルデータをフェイルメモリに格納し、データ解析で
きるＩＣ試験装置を提供することを目的とする。

〔課題を解決するための手段〕

本発明のＩＣ試験装置は、被測定ＩＣメモリのアドレス
を指定するためのアドレスデータ及び該指定アドレスに
書込むべきデータ等からなる試験信号を発生する試験信
号発生手段と、前記被測定ＩＣメモリに対して前記試験
信号を久方し、所定のテストパターンを書込み、書き込
まれた該テストパターンを前記アドレスデータに応じて
読み出し、フェイルデータとして出力するＩＣ読み書き
制御手段と、前記試験信号発生手段から発生された前記
アドレスデータを変換するためのアドレス変換手段と、
前記被？ｌｌｌ］定ＩＣから出力された前記フェイルデ
ータを前記アドレス変換手段から出力されるアドレスデ
ータによって指定されたアドレスに記憶するフェイルメ
モリと、前記フェイルメモリに記憶された前記フェイル
データを読み出し、前記被測定ＩＣの電気的特性を検査
する制御手段とを具えたものである。

〔作用〕

被測定ＩＣを試験する場合には、試験信号発生手段から
被測定ＩＣメモリのアドレスを指定するためのアドレス
データ及び該指定アドレスに書込むべきデータ等からな
る試験信号を被測定ＩＣに供給し、所定のテストパター
ンに被測定ＩＣに書込み、書き込んだテストターンをそ
の指定アドレスで読み出し、それをフェイルデータとし
てフェイルメモリに記憶し、そのフェイルデータを解析
することによって被測定ＩＣの電気的特性を検査してい
る。そこで、被測定ＩＣのアドレス領域がフェイルメモ
リのアドレス領域よりも大きい場合は、試験信号発生手
段からフェイルメモリに出力するアドレスデータをアド
レス変換手段で一旦所定のアドレスデータに変換する。

従って、被測定ＩＣのアドレス領域がフェイルメモリの
アドレス領域よりも大きく、試験信号発生手段からフェ
イルメモリに出力されるアドレスデータがフェイルメモ
リのアドレス領域上には存在しない場合でも、アドレス
変換手段で被測定ＩＣのアドレス領域をフェイルメモリ
のアドレス領域に変換しているので、試験信号発生手段
でフェイルメモリ上に存在しないアドレスを指定しても
フェイルデータをフェイルメモリ上に書き込むことが可
能となる。

但し、この場合にはフェイルメモリ、へのフェイルデー
タの書込み及び読み出しは複数回に分けて行う必要があ
る。また、アドレス変換手段によって被測定ＩＣのアド
レスをフェイルメモリのアドレス領域内の任意のアドレ
スに入れ換えることができるので、被測定ＩＣのメモリ
セルをマット単位で試験することがきるとともに、同一
のアドレスデータをフェイルメモリに与えることによっ
て重ね書込み、すなわちアドレスを圧縮することが可能
となり、フェイルメモリのアドレス領域よりも十分大き
なアドレス領域の被測定ＩＣについても試験を行うこと
ができる。

〔実施例〕

以下、本発明の実施例を添付図面に従って詳細に説明す
る。

第１図は本発明の一実施例のＩＣ試験装置の概略構成を
示すブロック図である。第１図において第２図と同じ構
成のものには同一の符号が付しであるので、その説明は
省略する。

本実施例が従来のものと異なる点は、アドレス情報用メ
モリ１６とマルチプレクサ１７及び１８から構成される
、試験信号発生手段１２のアドレス信号ＡＤＩをフェイ
ルメモリ１５のアドレス領域内のアドレス信号ＡＤ３に
変換するアドレス変換手段を設けた点である。

マルチプレクサ１７は、試験信号発生手段１２及び制御
手段１１からのアドレス信号ＡＤＩ及びＡＤ２を入力し
、制御手段１１からの選択信号Ｓ１に応じていずれか一
方のアドレス信号ＡＤＩ又はＡＤ２をアドレス情報用メ
モリ１６のアドレス端子ＡＤＴ２に与える。

アドレス情報用メモリ１６は、試験信号発生手段１２か
ら出力されるアドレス信号ＡＤＩをフェイルメモリ１５
のアドレス領域内のアドレス信号ＡＤ３に変換するため
の変換用メモリである。アドレス情報用メモリ１６への
データの書込みは制御手段１１によって行われる。

マルチプレクサ１８は、試験信号発生手段１２のアドレ
ス信号ＡＤＩ及びアドレス情報用メモリ１６のアドレス
信号ＡＤ３を入力し、制御手段１１からの選択信号Ｓ２
に応じていずれか一方のアドレス信号ＡＤＩ又はＡＤ３
をフェイルメモリ１５のアドレス端子ＡＤＴ１に与える
。

アドレス情報用メモリ１６はフェイルメモリ１５のアド
レス領域よりも大きいアドレス領域を有する。従って、
被測定ＩＣ２１に比べてフェイルメモリ１５のアドレス
領域が小さい場合は、被測定ＩＣ２１のアドレスに対応
してアドレス情報用メモリ１６にフェイルメモリ１５の
アドレス領域内のアドレスデータを複数回畳込み、フェ
イルデータＦＤの読み出し時にアドレス情報用メモリ１
６からフェイルメモリ１５のアドレス信号ＡＤ３を試験
信号発生手段１２の出力アドレス信号ＡＤ１に応じて順
次読み出してやる。以下、具体的に説明する。

例えばフェイルメモリ１５のアドレス領域が００００Ｈ
〜３ＦＦＦＨＬ、かなく、被測定ＩＣ２１のアドレス領
域が０ＯＯＯＨ−ＦＦＦＦＨの場合、すなわち被測定Ｉ
Ｃ２１の方がフェイルメモリ１５に対して４倍のアドレ
ス領域を有する場合には。

次のようにしてアドレス情報用メモリ１６にデータを書
き込む。

まず、制御手段１１は選択信号Ｓ１にてマルチプレクサ
１７を制御手段１１のアドレス信号ＡＤ２に接続する。

次に、制御手段１１はアドレス信号ＡＤ２としてアドレ
ス０ＯＯＯＨ〜３ＦＦＦＨを出力し、アドレス情報用メ
モリ１６のデータ入力端子ＤＩを介して制御手段１１が
ら０ＯＯＯＨ〜３ＦＦＦＨのアドレスデータをフェイル
メモリ１５に書き込む、以下、同様にして制御手段１１
はアドレス信号ＡＤ２としてアドレス４ｏｏＯＨ〜７Ｆ
ＦＦＨ１８０００Ｈ−ＢＦＦＦＨ及びＣ００ＯＨ−ＦＦ
ＦＦＨを順番に出力して、制御手段１１がらｏｏ。

ＯＨ−３ＦＦＦＨのアドレスデータをアドレス情報用メ
モリ１６に書き込む。従って、アドレス情報用メモリ１
６には、アドレス０ＯＯＯＨ〜３ＦＦＦＨ１４０００Ｈ
−７ＦＦＦＨ，８０００Ｈ−ＢＦＦＦＨ及びＣ００ＯＨ
−ＦＦＦＦＨ４，一対して、同じアドレスデータ０ＯＯ
ＯＨ〜３ＦＦＦＨがそれぞｔＬ書き込まれたことになる
。

そして、実際に被測定ＩＣ２１を試験する場合には、ま
ず、試験信号発生手段１２がら出力されるテストパター
ンデータによって被測定ＩＣ２１のアドレス領域０００
０Ｈ−ＦＦＦＦＨにテストパターンを書込む。

被測定ＩＣ２１に書き込まれたテストパターンを読み出
し、フェイルメモリ］５に書き込む場合には、制御手段
１１は選択信号Ｓ１にてマルチプレクサ１７を試験信号
発生手段１２のアドレス信号ＡＤＩに接続し、選択信号
Ｓ２にてマルチプレクサ１８をアドレス情報用メモリ１
６のアドレス信号ＡＤ３に接続する。被測定ＩＣ２Ｌか
らフェイルデータＦＤを読み出すと同時に、上述のよう
にしてアドレスデータの書き込まれたアドレス情報用メ
モリ１６を用いて、フェイルデータＦＤのフェイルメモ
リ１５への書込み動作を行う。書き込まれたフェイルデ
ータＦＤは制御手段１１で読み出されて解析される。制
御手段１１はこの読み出し解析動作を４回繰り返して実
行する。

以下、被測定ＩＣ２１に書き込まれたテストパターンを
読み出し、フェイルメモリ１５に書き込む動作を詳細に
説明する。

試験信号発生手段１２から出力されるアドレス信号ＡＤ
Ｉはアドレス情報用メモリ１６のアドレス端子Ａ、　Ｄ
　Ｔ　２に入力されるので、アドレス情報用メモリ１６
からはアドレス信号ＡＤ２に応じたアドレスデータがデ
ータ出力端子Ｄｏがらアドレス信号ＡＤ３としてフェイ
ルメモリ１５のアドレス端子ＡＤＴＩに出力される。

試験信号発生手段１２はアドレス信号ＡＤＩとしてアド
レス０ＯＯＯＨ〜３ＦＦＦＨを被測定ＩＣ２１のアドレ
ス端子に出力すると共にアドレス情報用メモリ１６のア
ドレス端子ＡＤＴ２に出方する。従って、被測定ＩＣ２
１からはアドレス００００Ｈ〜３ＦＦＦＨに格納されて
いるフェイルデータＦＤがコンパレータ１４を介してフ
ェイルメモリ１５のデータ入力端子ＤＩに入力される。

また、アドレス情報用メモリ１６のデータ出方端子Ｄ○
からはアドレスデータ０ＯＯＯＨ〜３ＦＦＦＨがフェイ
ルメモリ１５のアドレス端子ＡＤＴ１に出力されるので
、フェイルメモリ１５のアドレス０ＯＯＯＨ〜３ＦＦＦ
Ｈには、被測定ＩＣ２１のアドレス０ＯＯＯＨ〜３ＦＦ
ＦＨに格納されているフェイルデータＦＤがコンパレー
タ１４を介して順次書き込まれる。

制御手段１１は選択信号Ｓ１にてマルチプレクサ１７を
自己のアドレス信号ＡＤ２に接続し、アドレス０ＯＯＯ
Ｈ〜３ＦＦＦＨのアドレス信号ＡＤ２をアドレス情報用
メモリ１６のアドレス端子ＡＤＴ２に与える。これによ
って、フェイルメモリ１５からは被測定ＩＣ２１のアド
レスｏｏｏ。

Ｈ〜３ＦＦＦＨに格納されていたフェイルデータＦＤが
制御手段１１に読み出される。このようにして、フェイ
ルメモリ１５に書き込まれたフェイルデータＦＤは制御
手段１１によって読み出され、データ解析等が行われる
。

次に、制御手段１１は選択信号ｓ１にてマルチプレクサ
１７を試験信号発生手段１２のアドレス信号ＡＤＩに接
続する。試験信号発生手段１２はアドレス信号ＡＤＩと
してアドレス４０００Ｈ〜７ＦＦＦＨを被測定ＩＣ２１
のアドレス端子に出力すると共にアドレス情報用メモリ
１６のアドレス端子ＡＤＴ２に出力する。従って、被測
定ＩＣ２１からはアトＬ／ス４０００Ｈ〜７　Ｆ　Ｆ　
ＦＨニ格納されているフェイルデータＦＤがコンパレー
タ１４を介してフェイルメモリ１５のデータ入方端子Ｄ
Ｉに出力される。また、アドレス情報用メモリ１６のデ
ータ出力端子Ｄｏからはアドレスｏ０００Ｈ〜３ＦＦＦ
Ｈのアドレス信号ＡＤ３がフェイルメモリ１５のアドレ
ス端子ＡＤＴ１に出力されるので、フェイルメモリ１５
のアドレス００００Ｈ〜３ＦＦＦＨには、被測定ＩＣ２
１のアドレス４０００Ｈ〜７　Ｆ　Ｆ　Ｆ　Ｈに格納さ
れているフェイルデータＦＤがコンパレータ１４を介し
て順次書き込まれる。

制御手段１１は選択信号Ｓ１にてマルチプレクサ１７を
自己のアドレス信号ＡＤ２に接続し、アトＬ／Ｘ４．　
ＯＯＯＨ〜７　Ｆ　Ｆ　ＦＨ（ＯＯＯＯＨ〜３ＦＦＦＨ
でもよい）のアドレス信号ＡＤ２をアドレス情報用メモ
リ１６のアドレス端子ＡＤＴ２に与える。これによって
、フェイルメモリ１５からは被測定ＩＣ２１のアドレス
４０００Ｈ〜７ＦＦＦＨに格納されていたフェイルデー
タＦＤが制御手段１１に読み出される。このようにして
、フェイルメモリ１５に書き込まれたフェイルデータＦ
Ｄは制御手段１１によって読み出され、データ解析等が
行われる。

以上の動作をアドレス８０００Ｈ−ＢＦＦＦＨ及びＣ０
０ＯＨ−ＦＦＦＦＨに対して実行することによって、制
御手段１１は被測定ＩＣ２１の全てのアドレス領域００
００Ｈ−ＦＦＦＦＨのフェイルデータＦＤの読み呂し及
び解析を行うことができる。

以上のように、本実施例によれば、フェイルメモリ１５
のアドレス領域よりも大きなアドレスを有する被測定Ｉ
Ｃ２１をＩＣ取付装置２に搭載した場合でも、フェイル
データをフェイルメモリ１５に格納し、そのデータ解析
を行うことができる。

上述の実施例では、被測定ＩＣ２１の試験動作を４回繰
り返して実行する場合について説明したが、アドレス信
号ＡＤＩとしてアドレス００００Ｈ−ＦＦＦＦＨを被測
定ＩＣ２１のアドレス端子に出力すると共にアドレス情
報用メモリ１６のアドレス端子ＡＤＴ２に出力して、１
回の動作でフェイルメモリ１５上の同じアドレス領域ｏ
ｏｏ。

Ｈ〜３ＦＦＦＨに対して被測定ＩＣ２１の各アドレス領
域００００８〜３ＦＦＦＨ１４０００Ｈ〜７ＦＦＦＨ１
８０００Ｈ−ＢＦＦＦＨ及びＣＯＯＯＨ，−ＦＦＦＦＨ
のフェイルデータＦＤを重ねて書き込んでもよい（この
重ね書込みのことをアドレス圧縮という）。このように
重ね書込みすることによって、試験時間を短縮すること
ができる。

また、ＩＣの高集積化にともなって、ＩＣメモリのメモ
リセルはマットと言われる小分化されたメモリ領域の複
数個で構成されており、ＩＣ内部のアドレス情報が必ず
しもメモリセルに対して１対１に接続されているとは限
らず、ＩＣ内部で複雑に接続されている。従って、この
内部接続の関係を考慮してアドレス情報用メモリ１６の
アドレスデータを任意に入れ換える必要がある。本実施
例では、このような場合でも、アドレス情報用メモリ１
６のアドレスデータを任意に入れ換えてやるだけで、対
応でき、被測定ＩＣの不良解析に効果を発揮する。

さらに、上述の重ね書込みの際にも、フェイルメモリ１
５のアドレス端子ＡＤＴ１に与えるアドレス信号Ａ、Ｄ
３（アドレス情報用メモリ１６に記憶されるアドレスデ
ータ）を任意に入れ換えることにより、被測定ＩＣ２１
から出力されるフェイルデータＦＤをその出力順番通り
でなく、フェイルメモリ１５の任意のアドレスに格納す
ることができ、マット単位で重ね書込みを行うことがで
きる。

本実施例では、制御手段１１でフェイルメモリ１５のフ
ェイルデータを読み出す場合でも、アドレス情報用メモ
リ１６を使用していたが、制御手段１１からマルチプレ
クサ１８を介して直接フェイルメモリ１５のアドレス端
子ＡＤＴＩに所定のアドレスを与えるようにしてもよい
。

本実施例では、アドレス情報用メモリを用いてアドレス
を変換しているが、アドレス変換用の論理回路で構成す
るようにしてもよいことはいうまでもない。

本実施例では、被測定ＩＣのアドレスがフェイルメモリ
のアドレスよりも大きい場合について説明したが、逆の
場合でもアドレス情報用メモリを用いて任意のアドレス
変換を行うことによって、たとえば、オールロウ、オー
ルハイ（ＡＬＬ　　ｌｏ％ｌ”。

ＡＬＬ　　Ｈｉｇｈ’つ、ストライプ、チエッカボード
及びマーチング等のテストパターンの複数種類を同時に
被測定ＩＣに供給し、試験することができる。

本実施例では、フェイルメモリ１５及びアドレス情報用
メモリ１６にデータ入出力端子ＤＩ及びＤｏを別々に有
するメモリを用いて説明したが、データ入出力端子が共
通のものについても同様に適用できる。この場合は、デ
ータの久方又は呂カをマルチプレクサ等で切り換えてや
ればよい。

〔発明の効果〕

本発明によれば、被測定ＩＣのアドレス領域がフェイル
メモリのアドレス領域よりも大きな場合でも、被測定Ｉ
Ｃの全アドレス領域のフェイルデータをフェイルメモリ
に格納し、そのデータ解析を行うことができる。

また１本発明によれば、被測定ＩＣのアドレスに対して
フェイルメモリのアドレスを任意に入れ換えることがで
きるので、被測定ＩＣのメモリセルをマット単位で試験
することがきるとともに、同一のアドレスをフェイルメ
モリに与えることによって東ね書込みが可能となり、ア
ドレスを圧縮することが可能となり、フェイルメモリの
アドレス領域よりも十分大きなアドレス領域の被測完工
Ｃについても試験を行うことができる。

【図面の簡単な説明】

第１図は本発明の一実施例であるＩＣ試験装置の概略構
成を示すブロック図、 第２図は捉来のＩＣ試験装置の一例を示すブロック図で
ある。 １・・・テスタ部、２・・・ＩＣ取付装置、１１・・・
制御手段、１２・・・試験信号発生手段、１３・・・ド
ライバ、１４・・・コンパレータ、１５・・・フェイル
メモリ、１６・・・アドレス情報用メモリ、１７．１８
・・・マルチプレクサ

Claims (1)

1. 【特許請求の範囲】 被測定ＩＣメモリのアドレスを指定するためのアドレス
   データ及び該指定アドレスに書込むべきデータ等からな
   る試験信号を発生する試験信号発生手段と、 前記被測定ＩＣメモリに対して前記試験信号を入力し、
   所定のテストパターンを書込み、書き込まれた該テスト
   パターンを前記アドレスデータに応じて読み出し、フェ
   イルデータとして出力するＩＣ読み書き制御手段と、 前記試験信号発生手段から発生された前記アドレスデー
   タを変換するためのアドレス変換手段と、前記被測定Ｉ
   Ｃから出力された前記フェイルデータを前記アドレス変
   換手段から出力されるアドレスデータによって指定され
   たアドレスに記憶するフェイルメモリと、 前記フェイルメモリに記憶された前記フェイルデータを
   読み出し、前記被測定ＩＣの電気的特性を検査する制御
   手段と を具えたことを特徴とするＩＣ試験装置。