JPH07220496A - デュアル・ポート・メモリ用試験装置 - Google Patents
デュアル・ポート・メモリ用試験装置Info
- Publication number
- JPH07220496A JPH07220496A JP6031907A JP3190794A JPH07220496A JP H07220496 A JPH07220496 A JP H07220496A JP 6031907 A JP6031907 A JP 6031907A JP 3190794 A JP3190794 A JP 3190794A JP H07220496 A JPH07220496 A JP H07220496A
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Abstract
(57)【要約】
【目的】 画像用デュアル・ポート・メモリを試験する
場合に、試験時間を低減した、デュアル・ポート・メモ
リ用試験装置を提供する。 【構成】 論理比較部７の後段に、メインフェイル解析
メモリ２０１と、サブフェイル解析メモリ２０２とを設
ける。そして、当該、メインフェイル解析メモリ２０１
に対しては、メインＡＬＰＧデータ発生部３１と、サブ
ＡＬＰＧデータ発生部３２との内、注目するいずれか一
方のアドレス信号を任意に選択する、メインＭＵＸ１０
１を設けて接続する。そして、当該、サブフェイル解析
メモリ２０２に対しては、メインＡＬＰＧデータ発生部
３１と、サブＡＬＰＧデータ発生部３２との内、注目す
るいずれか一方のアドレス信号を任意に選択する、サブ
ＭＵＸ１０２を設けて接続する。
場合に、試験時間を低減した、デュアル・ポート・メモ
リ用試験装置を提供する。 【構成】 論理比較部７の後段に、メインフェイル解析
メモリ２０１と、サブフェイル解析メモリ２０２とを設
ける。そして、当該、メインフェイル解析メモリ２０１
に対しては、メインＡＬＰＧデータ発生部３１と、サブ
ＡＬＰＧデータ発生部３２との内、注目するいずれか一
方のアドレス信号を任意に選択する、メインＭＵＸ１０
１を設けて接続する。そして、当該、サブフェイル解析
メモリ２０２に対しては、メインＡＬＰＧデータ発生部
３１と、サブＡＬＰＧデータ発生部３２との内、注目す
るいずれか一方のアドレス信号を任意に選択する、サブ
ＭＵＸ１０２を設けて接続する。
Description
【０００１】
【産業上の利用分野】本発明は、画像用デュアル・ポー
ト・メモリを試験する場合に、測定フェイル結果を効率
良く取り込み、試験時間を短縮した、デュアル・ポート
・メモリ用試験装置に関する。
ト・メモリを試験する場合に、測定フェイル結果を効率
良く取り込み、試験時間を短縮した、デュアル・ポート
・メモリ用試験装置に関する。
【０００２】
【従来の技術】半導体試験装置を使用して、画像用デュ
アル・ポート・メモリ（以下ＶＲＡＭと称す）を試験す
ることが行われている。ここで、ＶＲＡＭとは、一般に
図３に示すように、従来のダイナミックＲＡＭのメモリ
部（ＲＡＭ部）６１の他に、シリアル・データレジスタ
（ＳＡＭ部）６２を内臓している。このうち、ＲＡＭ部
６１に対しては、ランダム・ポート入力データ端とラン
ダム・ポート・出力データ端を持ち、ＳＡＭ部６２に対
しては、シリアル・入力データ端と、シリアル出力デー
タ端を持っている。また、メモリ内では、ＲＡＭ部６１
とＳＡＭ部６２の間で、互いのデータの転送が行われ
る。このように、ＲＡＭ部とＳＡＭ部は別々にポートを
持っていて、データ転送動作を除いては、各ポートが非
同期で動作することができるデバイスである。
アル・ポート・メモリ（以下ＶＲＡＭと称す）を試験す
ることが行われている。ここで、ＶＲＡＭとは、一般に
図３に示すように、従来のダイナミックＲＡＭのメモリ
部（ＲＡＭ部）６１の他に、シリアル・データレジスタ
（ＳＡＭ部）６２を内臓している。このうち、ＲＡＭ部
６１に対しては、ランダム・ポート入力データ端とラン
ダム・ポート・出力データ端を持ち、ＳＡＭ部６２に対
しては、シリアル・入力データ端と、シリアル出力デー
タ端を持っている。また、メモリ内では、ＲＡＭ部６１
とＳＡＭ部６２の間で、互いのデータの転送が行われ
る。このように、ＲＡＭ部とＳＡＭ部は別々にポートを
持っていて、データ転送動作を除いては、各ポートが非
同期で動作することができるデバイスである。
【０００３】図２に、従来の半導体試験装置の例を示
す。被測定デバイス（ＤＵＴ）６に対して与えるテスト
パターンは、２つのアルゴリズミック・パターン・デー
タ発生部（ＡＬＰＧ）で発生する。メインＡＬＰＧデー
タ発生部３１は、被測定デバイス６のＲＡＭ部６１を測
定するためのテストパターンを発生する。そして、サブ
ＡＬＰＧデータ発生部３２は、被測定デバイス６のＳＡ
Ｍ部６２を測定するためのテストパターンを発生する。
当該２つのＡＬＰＧデータ発生部（３１、３２）は、タ
イミング発生器１からのタイミング信号に同期して、デ
ータ及びアドレス信号を発生する。
す。被測定デバイス（ＤＵＴ）６に対して与えるテスト
パターンは、２つのアルゴリズミック・パターン・デー
タ発生部（ＡＬＰＧ）で発生する。メインＡＬＰＧデー
タ発生部３１は、被測定デバイス６のＲＡＭ部６１を測
定するためのテストパターンを発生する。そして、サブ
ＡＬＰＧデータ発生部３２は、被測定デバイス６のＳＡ
Ｍ部６２を測定するためのテストパターンを発生する。
当該２つのＡＬＰＧデータ発生部（３１、３２）は、タ
イミング発生器１からのタイミング信号に同期して、デ
ータ及びアドレス信号を発生する。
【０００４】次に、発生したこれらののデータ及びアド
レス信号は、各々、ＡＬＰＧマルチプレクサ４１を通過
し、プログラマブル・データ・セレクタ５に与えられ
る。当該プログラマブル・データ・セレクタ５では、被
測定デバイス６のピン配置に合わせて、これらのデータ
及びアドレス信号を選択し、割り付けを行う。そして、
被測定デバイス６への書き込みは、このプログラマブル
・データ・セレクタ５から出力されたデータを書き込む
ことにより行われる。
レス信号は、各々、ＡＬＰＧマルチプレクサ４１を通過
し、プログラマブル・データ・セレクタ５に与えられ
る。当該プログラマブル・データ・セレクタ５では、被
測定デバイス６のピン配置に合わせて、これらのデータ
及びアドレス信号を選択し、割り付けを行う。そして、
被測定デバイス６への書き込みは、このプログラマブル
・データ・セレクタ５から出力されたデータを書き込む
ことにより行われる。
【０００５】被測定デバイス６から読み出しを行う場
合、プログラマブル・データ・セレクタ５からの期待パ
ターン・データと、被測定デバイス６からの出力パター
ン・データとを、論理比較部７で比較し、良否の判定を
行っている。この判定結果は、フェイル解析メモリ８に
与える。当該フェイル解析メモリ８では、被測定デバイ
ス６におけるフェイルが発生したアドレスを格納し、フ
ェイル解析の情報とする。
合、プログラマブル・データ・セレクタ５からの期待パ
ターン・データと、被測定デバイス６からの出力パター
ン・データとを、論理比較部７で比較し、良否の判定を
行っている。この判定結果は、フェイル解析メモリ８に
与える。当該フェイル解析メモリ８では、被測定デバイ
ス６におけるフェイルが発生したアドレスを格納し、フ
ェイル解析の情報とする。
【０００６】このフェイル格納時に、フェイル解析メモ
リ８は、メインＡＬＰＧとサブＡＬＰＧの内、いずれか
一方のアドレス信号しか使用できない。これは、ＦＭマ
ルチプレクサ４２に於いて、メインＡＬＰＧとサブＡＬ
ＰＧの内、いずれか指定した一方のアドレスしか選択で
きないためである。このため、被測定デバイス６として
ＶＲＡＭを測定する場合には、論理比較部７からのフェ
イル情報の格納は、ＲＡＭポートとＳＡＭポートの内、
ＲＡＭ側とＳＡＭ側とを切り換えて試験する必要があっ
た。このため、同じ試験を２回実行しなければＲＡＭ／
ＳＡＭ両ポートのフェイル情報を取り込めないため、従
来のフェイル解析メモリの構成では、試験時間が長くか
かってしまうという欠点を有していた。
リ８は、メインＡＬＰＧとサブＡＬＰＧの内、いずれか
一方のアドレス信号しか使用できない。これは、ＦＭマ
ルチプレクサ４２に於いて、メインＡＬＰＧとサブＡＬ
ＰＧの内、いずれか指定した一方のアドレスしか選択で
きないためである。このため、被測定デバイス６として
ＶＲＡＭを測定する場合には、論理比較部７からのフェ
イル情報の格納は、ＲＡＭポートとＳＡＭポートの内、
ＲＡＭ側とＳＡＭ側とを切り換えて試験する必要があっ
た。このため、同じ試験を２回実行しなければＲＡＭ／
ＳＡＭ両ポートのフェイル情報を取り込めないため、従
来のフェイル解析メモリの構成では、試験時間が長くか
かってしまうという欠点を有していた。
【０００７】
【発明が解決しようとする課題】本発明は、上述したよ
うな従来の技術が有する問題点に鑑みてなされるもので
あって、画像用デュアル・ポート・メモリを試験する場
合に、フェイル解析メモリを２系統備え、ＲＡＭポート
とＳＡＭポートの、両方のフェイル情報を１度に取り込
むことにより、試験時間を低減した、デュアル・ポート
・メモリ用試験装置を提供するものである。
うな従来の技術が有する問題点に鑑みてなされるもので
あって、画像用デュアル・ポート・メモリを試験する場
合に、フェイル解析メモリを２系統備え、ＲＡＭポート
とＳＡＭポートの、両方のフェイル情報を１度に取り込
むことにより、試験時間を低減した、デュアル・ポート
・メモリ用試験装置を提供するものである。
【０００８】
【課題を解決するための手段】被測定デバイス６とし
て、デュアル・ポート・メモリを試験する、半導体試験
装置に於いて、論理比較部７の後段に、メインフェイル
解析メモリ２０１と、サブフェイル解析メモリ２０２と
を設ける。そして、当該、メインフェイル解析メモリ２
０１に対しては、メインＡＬＰＧデータ発生部３１と、
サブＡＬＰＧデータ発生部３２との内、注目するいずれ
か一方のアドレス信号を任意に選択する、メインＭＵＸ
１０１を設けて接続する。そして、当該、サブフェイル
解析メモリ２０２に対しては、メインＡＬＰＧデータ発
生部３１と、サブＡＬＰＧデータ発生部３２との内、注
目するいずれか一方のアドレス信号を任意に選択する、
サブＭＵＸ１０２を設けて接続する。このように、デュ
アル・ポート・メモリ用試験装置を構成する。
て、デュアル・ポート・メモリを試験する、半導体試験
装置に於いて、論理比較部７の後段に、メインフェイル
解析メモリ２０１と、サブフェイル解析メモリ２０２と
を設ける。そして、当該、メインフェイル解析メモリ２
０１に対しては、メインＡＬＰＧデータ発生部３１と、
サブＡＬＰＧデータ発生部３２との内、注目するいずれ
か一方のアドレス信号を任意に選択する、メインＭＵＸ
１０１を設けて接続する。そして、当該、サブフェイル
解析メモリ２０２に対しては、メインＡＬＰＧデータ発
生部３１と、サブＡＬＰＧデータ発生部３２との内、注
目するいずれか一方のアドレス信号を任意に選択する、
サブＭＵＸ１０２を設けて接続する。このように、デュ
アル・ポート・メモリ用試験装置を構成する。
【０００９】
【作用】この発明によれば、ＦＭ部２００は、メインＡ
ＬＰＧとサブＡＬＰＧで発生したデータ及びアドレス信
号に関する被測定デバイスのフェイル情報を、メインＦ
Ｍ２０１とサブＦＭ２０２の両方で同時に、各フェイル
情報毎にとりこむことができる。このため、非同期でフ
ェイルの取り込みを行った場合、従来のように、ＲＡＭ
／ＳＡＭ両ポートのフェイル取り込みに同じ試験を２回
実行する必要がなくなり、このため試験時間は、１／２
に短縮する。
ＬＰＧとサブＡＬＰＧで発生したデータ及びアドレス信
号に関する被測定デバイスのフェイル情報を、メインＦ
Ｍ２０１とサブＦＭ２０２の両方で同時に、各フェイル
情報毎にとりこむことができる。このため、非同期でフ
ェイルの取り込みを行った場合、従来のように、ＲＡＭ
／ＳＡＭ両ポートのフェイル取り込みに同じ試験を２回
実行する必要がなくなり、このため試験時間は、１／２
に短縮する。
【００１０】
【実施例】本発明の実施例について図面を参照して説明
する。図１は本発明の１実施例を示すブロック図であ
る。図１に示すように、フェイル解析メモリを２系統設
けている。そして、これらの各フェイル解析メモリに与
えるアドレス情報を２系統発生している。このうち、メ
インＦＭ２０１は、論理比較部７からフェイル情報を受
け取る。メインＦＭ２０１に与えるアドレス情報は、メ
インＭＵＸ１０１を設けて、与える。当該メインＭＵＸ
１０１は、メインＡＬＰＧデータ発生部３１と、サブＡ
ＬＰＧデータ発生部３２との内、注目するいずれか一方
のアドレス信号を任意に選択することができる。
する。図１は本発明の１実施例を示すブロック図であ
る。図１に示すように、フェイル解析メモリを２系統設
けている。そして、これらの各フェイル解析メモリに与
えるアドレス情報を２系統発生している。このうち、メ
インＦＭ２０１は、論理比較部７からフェイル情報を受
け取る。メインＦＭ２０１に与えるアドレス情報は、メ
インＭＵＸ１０１を設けて、与える。当該メインＭＵＸ
１０１は、メインＡＬＰＧデータ発生部３１と、サブＡ
ＬＰＧデータ発生部３２との内、注目するいずれか一方
のアドレス信号を任意に選択することができる。
【００１１】次に、サブＦＭ２０２は、論理比較部７か
らフェイル情報を受け取る。サブＦＭ２０２に与えるア
ドレス情報は、サブＭＵＸ１０２を設けて、与える。当
該サブＭＵＸ１０２についても、メインＡＬＰＧデータ
発生部３１と、サブＡＬＰＧデータ発生部３２との内、
注目するいずれか一方のアドレス信号を任意に選択する
ことができる。上記の構成により、フェイル解析メモリ
２系統について各々、異なった動作をさせることが可能
となる。
らフェイル情報を受け取る。サブＦＭ２０２に与えるア
ドレス情報は、サブＭＵＸ１０２を設けて、与える。当
該サブＭＵＸ１０２についても、メインＡＬＰＧデータ
発生部３１と、サブＡＬＰＧデータ発生部３２との内、
注目するいずれか一方のアドレス信号を任意に選択する
ことができる。上記の構成により、フェイル解析メモリ
２系統について各々、異なった動作をさせることが可能
となる。
【００１２】従って、本発明では、アドレス信号の選択
をメインまたはサブのいずれか一方だけでなく、メイン
及びサブの両方を同時に選択動作させることが可能とな
った。このメイン及びサブ・アドレス信号選択により、
下記のように各々異なった動作をさせることができる。 （１）メインＡＬＰＧからのアドレス信号及び入力デー
タは、被測定デバイス６のＲＡＭポートに入力される。
そして、ＲＡＭポートの出力データが論理比較部７でフ
ェイルと判断された場合、そのフェイル情報は、メイン
ＦＭ２０１に取り込まれる。一方、サブＡＬＰＧからの
入力データは、被測定デバイス６のＳＡＭポートに入力
される。ＳＡＭポートの出力データが論理比較部７でフ
ェイルと判断された場合、そのフェイル情報はサブＦＭ
２０２に取り込まれる。これにより、ＦＭ部２００は、
メインＡＬＰＧとサブＡＬＰＧで発生したデータ及びア
ドレス信号に関する被測定デバイスのフェイル情報を、
メインＦＭ２０１とサブＦＭ２０２の両方で同時に、各
フェイル情報毎にとりこむことができる。このため、非
同期でフェイルの取り込みを行った場合、従来のよう
に、ＲＡＭ／ＳＡＭ両ポートのフェイル取り込みに同じ
試験を２回実行する必要がなくなった。このため試験時
間は、１／２に短縮する。
をメインまたはサブのいずれか一方だけでなく、メイン
及びサブの両方を同時に選択動作させることが可能とな
った。このメイン及びサブ・アドレス信号選択により、
下記のように各々異なった動作をさせることができる。 （１）メインＡＬＰＧからのアドレス信号及び入力デー
タは、被測定デバイス６のＲＡＭポートに入力される。
そして、ＲＡＭポートの出力データが論理比較部７でフ
ェイルと判断された場合、そのフェイル情報は、メイン
ＦＭ２０１に取り込まれる。一方、サブＡＬＰＧからの
入力データは、被測定デバイス６のＳＡＭポートに入力
される。ＳＡＭポートの出力データが論理比較部７でフ
ェイルと判断された場合、そのフェイル情報はサブＦＭ
２０２に取り込まれる。これにより、ＦＭ部２００は、
メインＡＬＰＧとサブＡＬＰＧで発生したデータ及びア
ドレス信号に関する被測定デバイスのフェイル情報を、
メインＦＭ２０１とサブＦＭ２０２の両方で同時に、各
フェイル情報毎にとりこむことができる。このため、非
同期でフェイルの取り込みを行った場合、従来のよう
に、ＲＡＭ／ＳＡＭ両ポートのフェイル取り込みに同じ
試験を２回実行する必要がなくなった。このため試験時
間は、１／２に短縮する。
【００１３】（２）上記動作例では、メインＦＭ２０１
に対しては、メインＡＬＰＧ関係の信号を割当て、サブ
ＦＭ２０２に対しては、サブＡＬＰＧ関係の信号を選択
し割り当てた。しかし、信号の割当は、上記のように限
定したものではなく、例えば、メインＦＭ２０１とサブ
ＦＭ２０２の両方に対して、メインＡＬＰＧ関係の信号
を割り当てることができる。 （３）また、他の例として、メインＦＭ２０１とサブＦ
Ｍ２０２の両方に対して、サブＡＬＰＧ関係の信号を割
り当ててもよい。以上のように、メインとサブの２系統
のＦＭ構成でメイン及びサブＡＬＰＧからのアドレス信
号を任意に選択できるようにしてあるので、非同期動作
時のフェイル解析が容易になる効果がある。
に対しては、メインＡＬＰＧ関係の信号を割当て、サブ
ＦＭ２０２に対しては、サブＡＬＰＧ関係の信号を選択
し割り当てた。しかし、信号の割当は、上記のように限
定したものではなく、例えば、メインＦＭ２０１とサブ
ＦＭ２０２の両方に対して、メインＡＬＰＧ関係の信号
を割り当てることができる。 （３）また、他の例として、メインＦＭ２０１とサブＦ
Ｍ２０２の両方に対して、サブＡＬＰＧ関係の信号を割
り当ててもよい。以上のように、メインとサブの２系統
のＦＭ構成でメイン及びサブＡＬＰＧからのアドレス信
号を任意に選択できるようにしてあるので、非同期動作
時のフェイル解析が容易になる効果がある。
【００１４】
【発明の効果】以上説明したように本発明は構成されて
いるので、次に記載する効果を奏する。画像用デュアル
・ポート・メモリを試験する場合に、フェイル解析メモ
リを２系統備え、ＲＡＭポートとＳＡＭポートの、両方
のフェイル情報を１度に取り込むことにより、試験時間
を低減した、デュアル・ポート・メモリ用試験装置が提
供できた。
いるので、次に記載する効果を奏する。画像用デュアル
・ポート・メモリを試験する場合に、フェイル解析メモ
リを２系統備え、ＲＡＭポートとＳＡＭポートの、両方
のフェイル情報を１度に取り込むことにより、試験時間
を低減した、デュアル・ポート・メモリ用試験装置が提
供できた。
【図１】本発明の１実施例を示すブロック図である。
【図２】従来の半導体試験装置の例を示す。
【図３】画像用デュアル・ポート・メモリの構成例であ
る。
る。
１ タイミング発生器 ２ ＡＬＰＧ制御部 ５ プログラマブル・データ・セレクタ ６ 被測定デバイス ７ 論理比較部 ８ フェイル解析メモリ ３１ メインＡＬＰＧデータ発生部 ３２ サブＡＬＰＧデータ発生部 ４１ ＡＬＰＧマルチプレクサ ４２ ＦＭマルチプレクサ ６１ ＲＡＭ部 ６２ ＳＡＭ部 １００ ＦＭＭＵＸ １０１ メインＭＵＸ １０２ サブＭＵＸ ２００ ＦＭ部 ２０１ メインＦＭ ２０２ サブＦＭ
Claims (1)
- 【請求項】 被測定デバイス（６）として、デュアル・
ポート・メモリを試験する、半導体試験装置に於いて、 論理比較部（７）の後段に、メインフェイル解析メモリ
（２０１）と、サブフェイル解析メモリ（２０２）とを
設け、 当該メインフェイル解析メモリ（２０１）に対しては、
メインＡＬＰＧデータ発生部（３１）と、サブＡＬＰＧ
データ発生部（３２）との内、いずれか一方のアドレス
信号を選択するメインＭＵＸ（１０１）を設けて接続
し、 当該、サブフェイル解析メモリ（２０２）に対しては、
メインＡＬＰＧデータ発生部（３１）と、サブＡＬＰＧ
データ発生部（３２）との内、いずれか一方のアドレス
信号を選択するサブＭＵＸ（１０２）を設けて接続し、 以上を具備することを特徴とする、デュアル・ポート・
メモリ用試験装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6031907A JPH07220496A (ja) | 1994-02-03 | 1994-02-03 | デュアル・ポート・メモリ用試験装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6031907A JPH07220496A (ja) | 1994-02-03 | 1994-02-03 | デュアル・ポート・メモリ用試験装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07220496A true JPH07220496A (ja) | 1995-08-18 |
Family
ID=12344073
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6031907A Pending JPH07220496A (ja) | 1994-02-03 | 1994-02-03 | デュアル・ポート・メモリ用試験装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07220496A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN106229010A (zh) * | 2011-09-27 | 2016-12-14 | 意法半导体研发(深圳)有限公司 | 故障诊断电路 |
| CN109994147A (zh) * | 2019-04-11 | 2019-07-09 | 环旭电子股份有限公司 | 一种固态硬盘的测试装置及方法 |
-
1994
- 1994-02-03 JP JP6031907A patent/JPH07220496A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN106229010A (zh) * | 2011-09-27 | 2016-12-14 | 意法半导体研发(深圳)有限公司 | 故障诊断电路 |
| CN106229010B (zh) * | 2011-09-27 | 2019-07-19 | 意法半导体研发(深圳)有限公司 | 故障诊断电路 |
| CN109994147A (zh) * | 2019-04-11 | 2019-07-09 | 环旭电子股份有限公司 | 一种固态硬盘的测试装置及方法 |
| CN109994147B (zh) * | 2019-04-11 | 2021-02-02 | 环旭电子股份有限公司 | 一种固态硬盘的测试装置及方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20021203 |