JPH05144298A - メモリ試験装置 - Google Patents

Abstract

(57)【要約】 【目的】 ＲＡＭ部に記憶した画像データを映像信号と
して出力するためにシリアル出力ポートを具備したメモ
リを試験するメモリ試験装置において、リード転送時或
はライト転送時に発生させる期待値パターンを簡単に発
生させることができるメモリ試験装置を構成する。 【構成】 被試験メモリと同様に動作するエミュレータ
を設け、エミュレータに被試験メモリに書込むデータと
同じデータを書込み、リード転送又はライト転送を実行
し、エミュレータから期待値信号を生成させるように構
成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は例えばグラフィック画
面の表示用等として利用するメモリの試験装置に関す
る。

【０００２】

【従来の技術】画像表示用メモリとして高速書込及び高
速読出が可能なメモリがある。このメモリは図８に示す
ようにランダムアクセスメモリ部１（以下ＲＡＭ部と称
す）と、シリアルメモリ部２（以下ＳＡＭ部と称す）と
を具備し、ＲＡＭ部１とＳＡＭ部２は独立して読書でき
る外に、図９に示すようにＲＡＭ部１にデータＤ₁ ，Ｄ
₂ ，Ｄ₃ ，…を書込み、データ転送サイクルでＲＡＭ部
１に書込まれているデータＤ₁ ，Ｄ₂ ，Ｄ₃ ，…をＳＡ
Ｍ部２に転送し、この転送されたデータＤ₁ ，Ｄ ₂ ，Ｄ
₃ ，…をＳＡＭ部２からシリアルに高速で読出す動作
（以下これをリード転送動作と称す）と、図１０に示す
ようにＳＡＭ部２に高速でシリアルデータＤ ₁ ，Ｄ₂ ，
Ｄ₃ ，…を取込み、この高速で取込んだシリアルデータ
Ｄ₁ ，Ｄ₂ ，Ｄ₃ ，…をＲＡＭ部１にパラレルに転送し
てＲＡＭ部１の任意のアドレスに書込み、ＲＡＭ部１か
らデータＤ₁ ，Ｄ₂ ，Ｄ₃ ，…を読出す動作（以下これ
をライト転送動作と称す）を行なうことができる。

【０００３】この種のメモリは更に図１１に示すように
ＲＡＭ部１のカラムアドレスを２分割し、またＳＡＭ部
２も上位側ＳＡＭと下位側ＳＡＭとに分割し、これを交
互に動作させ通常の半分のデータを、データを出力して
いる方とは反対に停止している方のＳＡＭにリード転送
し、またＳＡＭ部２からＲＡＭ部１に通常の半分のデー
タを、データを入力している方とは反対に入力しおわっ
て停止しているＳＡＭ側のデータをＲＡＭ部にライト転
送することができる。この動作をスプリット転送動作と
言う。

【０００４】このスプリット転送時ＳＡＭ部２では図１
２及び図１３に示すように任意のアドレスＳ₁ ，Ｓ₂ を
スタートアドレスとし、このスタートアドレスＳ₁ ，Ｓ
₂ から読出の開始を行なうことができ、図１２に示す上
位側ＳＡＭ及び下位側ＳＡＭの各最終アドレスまで読出
し、又は書込む動作と、図１３に示すようにスタートア
ドレスＳ₁ ，Ｓ₂ から任意のストップアドレスまでを読
出し、又は書込む動作を実行することができる。

【０００５】このスプリット転送動作は、非スプリット
転送では転送サイクル中にＳＡＭ部２のアクセスを停止
させなければならないという欠点を解決するもので、２
つに分割されたＳＡＭ部２を交互に動作させ、動作が停
止している方のＳＡＭにデータ転送を行うことによりＳ
ＡＭ部２のアクセスを停止することなくずっと連続的に
データの入力または出力を可能にするために付加された
機能である。

【０００６】この発明の目的は上述したリード転送動作
及びライト転送動作を試験する場合の期待値信号の発生
を簡易化すると共に、スプリット転送動作を試験する場
合の期待値信号の発生も簡易化することができるメモリ
試験装置を構成しようとするものである。図１４に従来
のこの種メモリを試験する試験発生の概略の構成を示
す。図中ＭＵＴは被試験メモリを示す。被試験メモリＭ
ＵＴは上述したようにＲＡＭ部１とＳＡＭ部２とを有し
ている。

【０００７】ＲＡＭ部１に対してメインタイミング発生
器１１、メインパターン発生器１２及びメイン論理比較
器１３とが設けられる。メインタイミング発生器１１は
タイミング信号Ｔ_A ，Ｔ_B を出力し、タイミング信号Ｔ
_A をメインパターン発生器１２に入力し、メインパター
ン発生器１２からメインパターン信号Ｐ_A と、メイン期
待値信号Ｐ_B を出力する。メインパターン信号Ｐ_A はＲ
ＡＭ部１に入力される。

【０００８】ＲＡＭ部１に入力された試験パターン信号
はリード転送動作によりＳＡＭ部２に転送され、ＳＡＭ
部２からシリアルに読出されてサブ論理比較器２３に入
力される。サブ論理比較器２３にはサブパターン発生器
２２からサブ期待値信号Ｐ_D が入力され、このサブ期待
値信号Ｐ_D とＳＡＭ部２からシリアルに読出されたデー
タとが論理比較される。

【０００９】一方ライト転送動作の試験時にはサブパタ
ーン発生器２２からサブパターン信号Ｐ_C を出力させ、
このサブパターン信号Ｐ_C をＳＡＭ部２に書込む。ＳＡ
Ｍ部２に書込まれたサブパターン信号Ｐ_C はライト転送
動作によりＲＡＭ部１に転送され、ＲＡＭ部１から読出
されてメイン論理比較器１３に入力される。このときメ
イン論理比較器１３にはメインパターン発生器１２から
メイン期待値信号Ｐ_B が与えられ、このメイン期待値信
号Ｐ_B とＲＡＭ部１から読出されたデータとが論理比較
される。

【００１０】

【発明が解決しようとする課題】上述のしたように、従
来はリード転送動作を試験するにはメインパターン発生
器１２から被試験メモリＭＵＴのＲＡＭ部１に書込んだ
メインパターン信号に基ずいてサブパターン発生器２２
からサブ期待値信号Ｐ_D を発生させなくてはならず、ま
たライト転送動作を試験するにはサブパターン発生器２
２から被試験メモリＭＵＴのＳＡＭ部２に書込んだサブ
パターン信号に基ずいてメインパターン発生器１２から
メイン期待値信号Ｐ_B を発生させなくてはならない。

【００１１】メインパターン発生器１２とサブパターン
発生器２２との間にはパターン信号の授受を行なう手段
がないから、サブパターン発生器２２は独自にメインパ
ターン発生器１２から出力されるメインパターン信号Ｐ
_A に合致したサブ期待値信号Ｐ_D を発生しなければなら
ない。つまりメインパターン信号Ｐ_A として何を出力し
たかを考慮してサブ期待値信号Ｐ_D を発生させなくては
ならない。このためにサブパターン発生器２２からサブ
期待値信号Ｐ_D を発生させるためのプログラムの作成が
面倒なものとなっている。

【００１２】また逆にライト転送動作を試験する場合は
サブパターン発生器２２からサブパターン信号Ｐ_C をＳ
ＡＭ部２に書込むと共に、ＳＡＭ部２からＲＡＭ部１に
サブパターン信号Ｐ_C を転送し、ＲＡＭ部１の任意のア
ドレス（この書込アドレスはメインパターン発生器１２
から与えられる）にサブパターン信号Ｐ_C を書込と共
に、このサブパターン信号Ｐ_Cを読出してメイン論理比
較器１３に入力し、メイン論理比較器１３でメインパタ
ーン発生器１２から出力されるメイン期待値信号Ｐ_B と
比較する。

【００１３】従ってこの場合もメインパターン発生器１
２はサブパターン発生器２２が出力したサブパターン信
号Ｐ_C の内容を考慮してメイン期待値信号Ｐ_B を発生し
なければならないから、このメイン期待値信号Ｐ_B を発
生させるためのプログラムの作成も面倒である。このよ
うに従来はリード転送試験とライト転送試験に使う期待
値信号を発生させるプログラムの作成が面倒で、そのプ
ログラムの作成に要する手間と、時間は大きい。

【００１４】更に図１１で説明したスプリット転送動作
の試験に用いる期待値信号を発生させるプログラムは更
に一層複雑になり、プログラムの作成は極めて面倒なも
のになる。

【００１５】

【課題を解決するための手段】この発明では被試験メモ
リのＲＡＭ部と同等の容量を複数のメモリによって構成
したＲＡＭバッファメモリと、被試験メモリのＳＡＭ部
の整数分の１の容量を持つ一対のＳＡＭバッファメモリ
とによって被試験メモリと同等に動作するエミュレータ
を構成し、ＲＡＭバッファメモリと一対のＳＡＭバッフ
ァメモリを交互に使って被試験メモリと同等のリード転
送動作及びライト転送動作を行なわせると共に、スプリ
ット転送モード及びクロススプリット転送モード、リア
ルタイムリード転送モード等の複雑な転送モードにも対
応して期待値信号を発生できるようにして構成したもの
である。

【００１６】この発明の構成によれば期待値信号はエミ
ュレータが発生するからメインパターン発生器及びサブ
パターン発生器はそれぞれ試験パターンだけを発生すれ
ばよい。従ってパターン発生器において期待値信号に関
わるプログラムは簡素化され、その作成は容易に行なう
ことができる利点が得られる。

【００１７】

【実施例】図１を用いてこの発明の概略の構成及び動作
を予め説明する。この発明では被試験メモリＭＵＴと同
等に動作するエミュレータＥＭＬを設ける。エミュレー
タＥＭＬは被試験メモリＭＵＴのＲＡＭ部１と同等のメ
モリ容量を具備した疑似ＲＡＭ部３１と、被試験メモリ
ＭＵＴのＳＡＭ部２の容量の整数分の１の容量を持った
疑似ＳＡＭ部３２とによって構成される。疑似ＲＡＭ部
３１と疑似ＳＡＭ部３２との間で被試験メモリＭＵＴと
同様にリード転送動作及びライト転送動作を可能とす
る。

【００１８】つまり被試験メモリＭＵＴのＲＡＭ部１に
メインパターン発生器１２からメインパターン信号Ｐ_A
を書込むとき、疑似ＲＡＭ部３１にもメインパターン信
号Ｐ _A を書込む。被試験メモリＭＵＴにおいて、リード
転送動作があると、このリード転送動作に連動してエミ
ュレータＥＭＬ側でも疑似ＲＡＭ部３１から疑似ＳＡＭ
部３２にデータの転送が実行される。

【００１９】疑似ＲＡＭ部３２に転送されたデータはシ
リアルに読出されサブ論理比較器２３にサブ期待値信号
Ｐ_D として与えられ、被試験メモリＭＵＴのＳＡＭ部２
から読出されるシリアル信号と比較される。この比較動
作によってリード転送動作の良否が試験される。一方被
試験メモリＭＵＴのＳＡＭ部２にサブパータン発生器２
２からサブパターン信号Ｐ_c を書込むとき、このサブパ
ターン信号Ｐ_c を疑似ＳＡＭ部３２にも書込む。被試験
メモリＭＵＴにおいてライト転送動作があると、このラ
イト転送動作に連動してエミュレータＥＭＬ側でも疑似
ＳＡＭ部３２から疑似ＲＡＭ部３１にデータの転送が実
行される。疑似ＲＡＭ部３１に転送されたデータは疑似
ＲＡＭ部３１から読出され、メイン期待値信号Ｔ_B とし
てメイン論理比較器１３に与えられる。

【００２０】このように、この発明によれば期待値信号
Ｔ_B ，Ｔ_D をそれぞれエミュレータＥＭＬから発生させ
るから、メインパターン発生器１２及びサブパータン発
生器２２で期待値信号を発生させる必要がない。従って
この発明によればメインパターン発生器１２及びサブパ
ターン発生器２２は期待値信号を発生しなくて済むた
め、そのプログラムの作成は容易となり、プログラムの
作成を簡素化することができる利点が得られる。

【００２１】ところで被試験メモリＭＵＴがリード転送
動作時又はライト転送動作時に一度に転送するデータ量
は例えば２５６Ｋワード×４ビットのメモリの場合、ロ
ウアドレス９ビット、カラムアドレス９ビットとする
と、一度に転送されるデータは１ロウアドレス分なので
５１２ワード×４ビット＝２０４８ビットのデータを一
度に転送することが可能である。このことは被試験メモ
リＭＵＴの内部に多ビット（２０４８本）のデータバス
が存在することを意味する。

【００２２】エミュレータＥＭＬにおいてこのような多
ビットの一括転送を実現するには回路規模の増大をうな
がし、実現はむずかしく、たとえ実現しても非常に高価
なものとなってしまう。また疑似ＳＡＭ部３２が単一の
メモリ構成ではデータ出力中に次のデータを転送するよ
うな図１１で説明したスプリット転送の試験を行なうた
めの期待値を発生させることはむずかしい。

【００２３】このためこの発明ではエミュレータＥＭＬ
は多ビットのデータを整数分の１のビット容量に分割
し、分割したデータを時分割して転送させ、回路規模を
減縮すると共に、疑似ＳＡＭ部３２にＳＡＭバッファメ
モリを２組設け、この２組のＳＡＭバッファメモリによ
ってスプリット転送に対応できるエミュレータＥＭＬを
構成しようとするものである。

【００２４】このための構成を図２乃至図７を使って説
明する。疑似ＲＡＭ部３１は図２に示すように、アドレ
スセレクタ３１Ａと、アドレスコントローラ３１Ｂと、
ＲＡＭバッファメモリ３１Ｃと、リードデータフォーマ
ッタ３１Ｄと、ライトデータフォーマッタ３１Ｆと、マ
ルチプレクサ３１Ｇと、ＲＡＭコントローラ３１Ｈとに
よって構成される。

【００２５】この実施例では２０４８（５１２ワード×
４ビット）ビットを例えば８分割し、２５６（６４ワー
ド×４ビット）ビットのデータを８回に分けて転送して
被試験メモリＭＵＴと同等の転送動作を行なわせるよう
に構成した場合を説明する。このためにＲＡＭバッファ
メモリ３１Ｃは２５６ビットを１度にアクセスできる複
数のメモリによって構成する。つまりカラムアドレス領
域を８等分し、１ロウアドレス分のデータを８回に分割
して読出及び書込を行なうように構成する。このために
アドレスコントローラ３１Ｂが設けられ、このアドレス
コントローラ３１Ｂによって分割転送動作時のアドレス
制御が実行される。ＲＡＭコントローラ３１Ｈはエミュ
レータＥＭＬの全体を制御し、メインパターン発生器１
２から転送命令が出される毎にエミュレータＥＭＬの動
作サイクルを図３に示すように８分割する。

【００２６】アドレスセレクタ３１Ａはメインパターン
発生器１２から与えられるアドレス信号を図４に示すよ
うなフォーマットに並べ換え、ＲＡＭバッファメモリ３
１Ｃをアクセスするアドレスとしてアドレスコントロー
ラ３１Ｂに送り、カラムアドレス分はＳＡＭコントロー
ラ３２Ｇに送られる。ＳＡＭコントローラ３２ＧにはＳ
ＡＭアドレスポインタＳＡＰが設けられ、このＳＡＭア
ドレスポインタＳＡＰに転送命令が来たときロードされ
る。

【００２７】ＳＡＭバッファメモリ３２Ｃ及び３２Ｄは
それぞれ図５に示すように５１２（６４×８）ワード×
４ビット＝２０４８ビットのメモリＡと、５１２（６４
×８）ワード×１ビット＝５１２ビットのメモリＢとで
構成され、メモリＡ，ＢともＲＡＭバッファメモリとの
データ転送時は６４ワード方向も一度にアクセス可能で
各々メモリＡは転送すべきデータ又は転送されてきたデ
ータを格納し、メモリＢはライト転送時にデータをＲＡ
Ｍバッファメモリ３１Ｃに書込むか否かを決めるフラグ
を格納する。

【００２８】２つのＳＡＭバッファメモリ３２Ｃ，３２
Ｄは一方がＲＡＭバッファメモリ３１Ｃからデータを入
力中（リード転送時）又は出力中（ライト転送時）の非
アクティブなとき、他方はアクティブの状態に制御さ
れ、ＳＡＭ部よりデータ出力（リード転送時）またはＳ
ＡＭ部にデータ入力（ライト転送時）の動作を行う（非
アクティブの方がＲＡＭ−ＳＡＭ間のデータ転送を行
う）。

【００２９】リード転送動作を試験する場合、非アクテ
ィブ側のＳＡＭバッファメモリにＲＡＭバッファメモリ
３１Ｃから読出されたデータ書込みを行い、アクティブ
側のＳＡＭバッファメモリを読出しマルチプレクサ３２
Ｅとリードデータフォーマッタ３２Ｆを通じてサブ論理
比較器２３にサブ期待値信号Ｐ_D を送出する。非アクテ
ィブ側に次のデータが転送済となり、かつ、図１３また
は図１４のスプリット切り換えアドレスに達すると、ア
クティブと非アクティブの状態が切換られ、アクティブ
の状態に切換られたＳＡＭバッファメモリからサブ期待
値信号の読出が実行され、この間アクティブ側のＳＡＭ
バッファメモリにＲＡＭバッファメモリ３１Ｃからのデ
ータ転送が可能となり、メインパターン発生器により次
のスプリットリード転送命令が送られると書込まれる。

【００３０】ライト転送動作を試験する場合はアクティ
ブ側のＳＡＭバッファメモリにサブパターン発生器２２
が出力するサブパターン信号を書込む。このとき非アク
ティブ側のＳＡＭバッファメモリからＲＡＭバッファメ
モリ３１Ｃにデータ転送が可能となり、メインパターン
発生器１２より次のスプリットライト転送命令が送られ
るとこのライト転送データがＲＡＭバッファメモリ３１
Ｃに書込み、これが読出されてメイン期待値信号Ｐ_B と
してメイン論理比較器１３に入力される。非アクティブ
側のデータがＲＡＭバッファメモリ３１Ｃに転送済で、
かつ図１３または図１４のスプリット切り換えアドレス
に達すると、２つのＳＡＭバッファメモリ３２Ｃと３２
Ｄのアクティブと非アクティブの状態が切換られ、アク
ティブ状態に切換られたＳＡＭバッファメモリにサブパ
ターン発生器２３から出力されるサブパターン信号Ｐ_C
が書込まれる。

【００３１】以上により２つのＳＡＭバッファメモリ３
２Ｃと３２Ｄの概略の動作が理解されよう。以下にエミ
ュレータＥＭＬの構成及び動作の詳細を説明する。リー
ド転送動作は以下のようにして行なわれる。メインパタ
ーン発生器１２からリード転送命令が出されると、ＲＡ
Ｍコントローラ３１Ｈはその命令サイクルだけエミュレ
ータＥＭＬのサイクルを８分割し、各サイクルで図４に
示すロウアドレスと３ビットの転送ブロックアドレスに
よってアクセスされる全メモリから２５６ビットのデー
タを読出し、この２５６ビットのデータを疑似ＳＡＭ部
３２に転送する。ＲＡＭコントローラ３１Ｈには３ビッ
トのカウンタが用意されており、このカウンタが＃０〜
＃７へ順次インクリメントし、図４に示す転送ブロック
アドレスとしてカラムアドレスの３ビットに割り込むこ
とによりカラムアドレス領域が８分割され、順にアクセ
スされる。カラムアドレスの歩進に従って１ロウアドレ
ス分のデータが８回に分けられて疑似ＳＡＭ部３２の非
アクティブの状態にあるＳＡＭバッファメモリ例えば３
２Ｃに送られる。

【００３２】ＲＡＭコントローラ３１Ｈに設けられた３
ビットのカウンタの出力はＳＡＭコントローラ３２Ｇに
送られ非アクティブの状態にあるＳＡＭバッファメモリ
３２Ｃのアドレスとして印加される。一方アクティブ状
態にあるＳＡＭバッファメモリ３２Ｄの読出動作のスタ
ートアドレスはＲＡＭバッファメモリ３１Ｃのカラムア
ドレス分がＳＡＭコントローラ３２Ｇに設けられたＳＡ
ＭアドレスポインタＳＡＰにロードされ、サブパターン
発生器２２からインクリメント命令が出される毎にＳＡ
ＭアドレスポインタＳＡＰは＋１のインクリメント動作
を行ない、ＳＡＭバッファメモリ３２Ｄからデータが読
出される。ＳＡＭバッファメモリ３２Ｄから読出された
データはリードデータフォーマッタ３２Ｆで被試験メモ
リＭＵＴ側のデータの形態にフォーマットし、サブ期待
値信号Ｐ_D としてサブ論理比較器２３に入力され、被試
験メモリＭＵＴのＳＡＭ部２から出力されるシリアル信
号と比較されリード転送動作の試験が行なわれる。

【００３３】ライト転送動作は次のようにして実行され
る。ライト転送時はＲＡＭバッファメモリ３１Ｃの非ア
クティブ状態にあるＳＡＭバッファメモリから１ロウア
ドレス分のデータ（ＳＡＭバッファメモリ３２の全デー
タ）を２５６ビットずつに区切ってＲＡＭバッファメモ
リ３１Ｃに転送する。ここでサブパターン発生器２２か
らアクティブ状態にあるＳＡＭバッファメモリ例えば３
２Ｄにサブパターン信号を書込む際に、ＳＡＭバッファ
メモリ３２Ｄのデータを書換えたアドレスにだけフラグ
メモリＢ（図５参照）にフラグ「１」をセットする。Ｒ
ＡＭバッファメモリ３１Ｃに２５６ビットずつデータを
転送し、ＲＡＭバッファメモリ３１Ｃにデータを書込む
とき、フラグ「１」がセットされているアドレスのデー
タだけＲＡＭバッファメモリ３１Ｃに書込を行なうこと
により、図１２及び図１３に示すように任意のアドレス
からデータの転送を開始しても正しくデータの転送が実
行され、ＲＡＭバッファメモリ３１Ｃからデータを読出
すことによりメイン期待値信号Ｐ_B を出力することがで
きる。

【００３４】尚、データの転送が終れば疑似ＲＡＭ部３
１及び疑似ＳＡＭ部３２はメインパターン発生器１２及
びサブパターン発生器２２の双方により独立して制御さ
れるので非同期で期待値信号の発生が可能となり、スプ
リット動作では非アクティブの疑似ＳＡＭとＲＡＭで転
送を行うので転送サイクルでもＳＡＭ部の動作を停止さ
せることなく非同期の期待値発生が可能となる。

【００３５】従って例えばリード転送動作の試験中に、
データの転送終了後に、被試験メモリＭＵＴのＲＡＭ部
１と疑似ＲＡＭ部３１Ｃにメインパターン発生器１２か
らメインパターン信号を書込み、これを読出してメイン
論理比較器１３で比較し、ＲＡＭ部１を独自に試験する
ことができる。図６にＳＡＭコントローラ３２Ｇ内に設
けられるＳＡＭバッファメモリ切換制御回路を示す。Ｓ
ＡＰ１及びＳＡＰ２はデータ転送命令（リード転送命令
及びライト転送命令）で非アクティブ側のＳＡＭバッフ
ァメモリに印加するアドレスの内のカラムアドレス分を
取込んで記憶するカウンタを示す。

【００３６】ＲＥＧ１はストップレジスタとして設けら
れ、被試験メモリＭＵＴを試験している最中に任意に設
定が可能なレジスタである（被試験メモリＭＵＴも同様
のレジスタを具備している）。ＳＡＭバッファメモリ３
２Ｃと３２Ｄの切換をこのレジスタＲＥＧ１の設定値に
よって制御する（被試験メモリＭＵＴでは図１１に示し
たように下位側ＳＡＭと、上位側にＳＡＭとを切換
る）。

【００３７】ＲＥＧ２はスプリット転送モード時のスプ
リット幅を設定するために設けられたスプリット設定レ
ジスタを示す。スプリット幅は被試験メモリＭＵＴ固有
であるので試験開始前に被試験メモリＭＵＴの規格に応
じて設定する。つまりスプリット幅はカラムアドレスの
半分の幅で規定され、カラムアドレスの最上位ビットを
使用しないことで指定される。

【００３８】マルチプレクサＭＵＸは信号Ａにより、レ
ジスタＲＥＧ１とＲＥＧ２のデータを選択する。信号Ａ
は通常レジスタＲＥＧ２側のデータを選択するが、レジ
スタＲＥＧ１に値が設定され、かつ非アクティブ側のＳ
ＡＭバッファメモリに対してスプリット転送命令が出さ
れている場合にのみレジスタＲＥＧ１側を選択する。コ
ンパレータＣＯＭＰ１とＣＯＭＰ２はＳＡＰ１及びＳＡ
Ｐ２に記憶したアドレスとレジスタＲＥＧ１又はＲＥＧ
２に設定した値とが一致したことを検出する。一致検出
モードは全ビット一致検出モードと、特定ビット間の一
致検出モードとが選択される。特定ビット間検出モード
はレジスタＲＥＧ１の設定を下位桁側つまりＬＳＢ側よ
り例えば「１」論理をつめて設定し、「０」論理のビッ
トは一致を取らず「１」論理が設定されているビット間
だけ一致を取る方式である。例えば１６進数で３Ｆを設
定した場合はＳＡＰ１又はＳＡＰ２のビット０〜５の間
だけオール「１」になることを検出する。これにより６
４ワード毎に一致ポイント＝ＳＡＭストップポイントが
発生することになる。

【００３９】信号ＢはコンパレータＣＯＭＰ１及びＣＯ
ＭＰ２の出力をイネーブル、非イネーブルを制御する信
号でスプリット転送命令時にイネーブルとなり、コンパ
レータＣＯＭＰ１とＣＯＭＰ２の一致検出出力をフリッ
プフロップＦＦ１に与える。信号ＣはレジスタＳＡＰ
１，ＳＡＰ２及びレジスタＲＥＧ１，ＲＥＧ２の値に関
係なくＳＡＭバッファメモリ３２Ｃ及び３２Ｄをアクテ
ィブと非アクティブに切換るための信号で、被試験メモ
リＭＵＴの非スプリットリード転送の最中にリアルタイ
ムリード転送動作（ＳＡＭ部２から読出しながら、次の
ロウアドレスからデータをＳＡＭ部２に送り書換を行な
う動作）をエミュレートするときに用いる。リアルタイ
ムリード転送は非スプリットリード転送動作であるにも
かかわらず、特定のタイミングにて転送させることによ
り、ＳＡＭ部２のデータを途切れさすことなく、新しい
ロウアドレスのデータを特定のタイミングで出力させる
ことが可能な機能である。この被試験メモリＭＵＴにお
いて、特定のタイミングはエミュレータＥＭＬ側では検
出できないので、サブパターン発生器２３からエミュレ
ータＥＭＬ専用の信号として信号Ｃを発生させ、ＳＡＭ
バッファメモリ３２Ｃと３２Ｄのアクティブ及び非アク
ティブの切換制御を行なう。信号ＤはアクティブＳＡＭ
を指定する信号でマルチプレクサ３２Ｂと３２Ｅ（図２
参照）の切換信号である。 〔変形実施例〕上述した実施例ではＳＡＭバッファメモ
リ３２Ｃ及び３２Ｄを図５に示したように４×６４×８
＝２０４８ビットの容量を持つメモリＡと６４×８＝５
１２ビットの容量を持つフラグ用メモリＢとによって構
成した場合を説明したが、例えば図７に示すように６４
ビットの容量を持つレジスタファイルを４個ＦＲ_A 〜Ｆ
Ｒ_D 設け、この４個のレジスタファイルＦＲ_A 〜ＦＲ_D
を順次利用して６４ビットずつデータをリード転送又は
ライト転送するように構成することもできる。

【００４０】

【発明の効果】以上説明したように、この発明によれば
エミュレータＥＭＬから期待値信号を発生させるからメ
インパターン発生器１２及びサブパターン発生器２２は
期待値信号を発生する必要がない。よって期待値信号を
発生させるプログラムが必要ないため、プログラムの作
成を簡素化することができ、プログラムを安価に作るこ
とができる。

【００４１】然もこの発明によればＳＡＭバッファメモ
リを３２Ｃと３２Ｄの２組設けたから、スプリット転送
でも期待値信号を発生させることができる。よって多く
の機能が付加された画像用メモリの試験を行なう試験装
置を比較的簡単に作ることができる利点が得られる。

【図面の簡単な説明】

【図１】この発明の概要を説明するためのブロック図。

【図２】この発明の一実施例を説明するためのブロック
図。

【図３】この発明の実施例に用いたエミュレータの動作
を説明するための波形図。

【図４】この発明の動作を説明するための図。

【図５】この発明の実施例に用いたＳＡＭバッファメモ
リの一例を説明するための図。

【図６】２組のＳＡＭバッファメモリを切換制御する回
路の一例を示す接続図。

【図７】この発明に用いることができるＳＡＭバッファ
メモリの他の例を説明するためのブロック図。

【図８】被試験メモリの構造を説明するためのブロック
図。

【図９】被試験メモリのリード転送動作を説明するため
のブロック図。

【図１０】被試験メモリのライト転送動作を説明するた
めのブロック図。

【図１１】被試験メモリが具備した他の機能を説明する
ための図。

【図１２】被試験メモリのスプリット転送動作時のＳＡ
Ｍバッファメモリの動作を説明するための図。

【図１３】被試験メモリのスプリット転送動作時のスト
ップレジスタによる制御機能を付加した場合のＳＡＭバ
ッファメモリの動作を説明するための図。

【図１４】従来の技術を説明するためのブロック図。

【符号の説明】

ＭＵＴ 被試験メモリ ＥＭＬ エミュレータ ３１ 疑似ＲＡＭ部 ３２ 疑似ＳＡＭ部 ３１Ｃ ＲＡＭバッファメモリ ３２Ｃ，３２Ｄ ＳＡＭバッファメモリ

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【手続補正書】

【提出日】平成４年９月１８日

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】０００２

【補正方法】変更

【補正内容】

【０００２】

【従来の技術】画像表示用メモリとして高速書込及び高
速読出が可能なメモリがある。このメモリは図８に示す
ようにランダムアクセスメモリ部１（以下ＲＡＭ部と称
す）と、シリアルアクセスメモリ部２（以下ＳＡＭ部と
称す）とを具備し、ＲＡＭ部１とＳＡＭ部２は独立して
読書できる外に、図９に示すようにＲＡＭ部１にデータ
Ｄ₁ ，Ｄ₂ ，Ｄ₃ ，…を書込み、データ転送サイクルで
ＲＡＭ部１に書込まれているデータＤ₁ ，Ｄ₂ ，Ｄ₃ ，
…をＳＡＭ部２に転送し、この転送されたデータＤ₁ ，
Ｄ₂ ，Ｄ₃ ，…をＳＡＭ部２からシリアルに高速で読出
す動作（以下これをリード転送動作と称す）と、図１０
に示すようにＳＡＭ部２に高速でシリアルデータＤ₁ ，
Ｄ₂ ，Ｄ₃ ，…を取込み、この高速で取込んだシリアル
データＤ₁ ，Ｄ₂ ，Ｄ₃ ，…をＲＡＭ部１にパラレルに
転送してＲＡＭ部１の任意のアドレスに書込み、ＲＡＭ
部１からデータＤ₁ ，Ｄ₂ ，Ｄ₃ ，…を読出す動作（以
下これをライト転送動作と称す）を行なうことができ
る。

【手続補正２】

【補正対象書類名】明細書

【補正対象項目名】００１５

【補正方法】変更

【補正内容】

【００１５】

【課題を解決するための手段】この発明では被試験メモ
リのＲＡＭ部と同等の容量を複数のメモリによって構成
したＲＡＭバッファメモリと、被試験メモリのＲＡＭ部
の整数分の１の容量を持つ一対のＳＡＭバッファメモリ
とによって被試験メモリと同等に動作するエミュレータ
を構成し、ＲＡＭバッファメモリと一対のＳＡＭバッフ
ァメモリを使って被試験メモリと同等のリード転送動作
及びライト転送動作を行なわせると共に、スプリット転
送モード及びリアルタイムリード転送モード等の複雑な
転送モードにも対応して期待値信号を発生できるように
して構成したものである。

【手続補正３】

【補正対象書類名】図面

【補正対象項目名】図１４

【補正方法】変更

【補正内容】

【図１４】

Claims (1)

【特許請求の範囲】
1. 【請求項１】 ランダムアクセスが可能なＲＡＭ部と、
   このＲＡＭ部に書込まれた一部のデータが転送され、こ
   の転送されたデータを記憶し、この記憶されたデータを
   逐次シリアルデータとして高速度に読出すリード転送動
   作を実行することができ、また高速度シリアルデータを
   外部から取込むことができ、この取込んだシリアルデー
   タを一度に上記ＲＡＭ部に転送しＲＡＭ部に書込むライ
   ト転送動作を実行することが可能なＳＡＭ部とを具備し
   たメモリを試験するメモリ試験装置において、 複数のビットにわたって同時に読出及び書込が可能な複
   数のメモリによって上記試験すべきメモリのＲＡＭ部と
   同等の容量のメモリを構成して成る疑似ＲＡＭ部と、こ
   の疑似ＲＡＭ部のメモリから読出されるデータを逐次リ
   ード転送することができ、上記メモリを同時に全てアク
   セスして読み書き可能なビット容量と同等量のデータを
   逐次ライト転送することができるＳＡＭバッファメモリ
   を２組備えた疑似ＳＡＭ部とによって上記被試験メモリ
   と同等に動作することができるエミュレータを構成し、
   このエミュレータに設けた２組のＳＡＭバッファメモリ
   を交互にアクティブ状態と、非アクティブ状態に制御
   し、非アクティブ状態にあるＳＡＭバッファメモリ側で
   リード転送時及びライト転送時共に疑似ＲＡＭ部とのデ
   ータ転送動作を実行し、アクティブ状態にあるＳＡＭバ
   ッファメモリ側でリード転送時は読出動作によりサブ期
   待値信号を発生し、ライト転送時はサブパターン発生器
   が出力するサブパターン信号の取込動作を行ない、スプ
   リット転送を擬似的に実行し、擬似ＲＡＭ部からメイン
   期待値信号を、また擬似ＳＡＭ部からサブ期待値信号を
   発生させるように構成したメモリ試験装置。