JPH05250271A - データ処理装置 - Google Patents
データ処理装置Info
- Publication number
- JPH05250271A JPH05250271A JP4049092A JP4909292A JPH05250271A JP H05250271 A JPH05250271 A JP H05250271A JP 4049092 A JP4049092 A JP 4049092A JP 4909292 A JP4909292 A JP 4909292A JP H05250271 A JPH05250271 A JP H05250271A
- Authority
- JP
- Japan
- Prior art keywords
- data
- address
- lat
- read
- display device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
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- Detection And Correction Of Errors (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】
【目的】ＣＧメモリのエラーアドレスを表示することに
よりＣＧメモリの修理箇所を判別することを容易にす
る。 【構成】ＣＧアドレスを発生するＣＧＡＧ１と、ＣＧＡ
Ｇ１の出力データをラッチするＬＡＴ３と、文字パター
ンを格納するＣＧ２と、ＣＧ２からの出力データをパリ
ティチェックするＰＣ４と、ＣＧ２の読み出し制御を行
ない、またＬＡＴ３のラッチ制御を行なうＨＷＣ５と、
ＬＡＴ３の出力アドレスデータをディスプレイに表示す
る表示装置６とを具備している。ＨＷＣ５は、パリティ
エラーがあった場合に、ＣＧアドレスをＬＡＴ３でラッ
チさせ、表示装置６に出力し、画像表示させる。
よりＣＧメモリの修理箇所を判別することを容易にす
る。 【構成】ＣＧアドレスを発生するＣＧＡＧ１と、ＣＧＡ
Ｇ１の出力データをラッチするＬＡＴ３と、文字パター
ンを格納するＣＧ２と、ＣＧ２からの出力データをパリ
ティチェックするＰＣ４と、ＣＧ２の読み出し制御を行
ない、またＬＡＴ３のラッチ制御を行なうＨＷＣ５と、
ＬＡＴ３の出力アドレスデータをディスプレイに表示す
る表示装置６とを具備している。ＨＷＣ５は、パリティ
エラーがあった場合に、ＣＧアドレスをＬＡＴ３でラッ
チさせ、表示装置６に出力し、画像表示させる。
Description
【０００１】
【産業上の利用分野】本発明はデータ処理装置に関し、
特にランダムアクセスメモリからの読出しデータに対し
パリティチェックを行う手段をもつデータ処理装置に関
する。
特にランダムアクセスメモリからの読出しデータに対し
パリティチェックを行う手段をもつデータ処理装置に関
する。
【０００２】
【従来の技術】従来のこの種のデータ処理装置の一例を
図５に示す。同図は、文字表示用のデータ処理装置を示
し、キャラクタジェネレータ（ＣＧ）２への指示用のア
ドレスを発生するＣＧアドレスジェネレータ（ＣＧＡ
Ｇ）１と、ドットで表現された文字パターンを格納した
ランダムアクセスメモリであるＣＧ２と、ＣＧ２の読み
出しタイミングを制御するハードウェアコントローラ
（ＨＷＣ）５と、ＣＧ２の読み出しデータをパリティチ
ェックするパリティチェッカ（ＰＣ）４と、ＰＣ４での
チェック結果をディスプレイ表示する表示装置７とを具
備して構成されている。図６のタイムチャートに示すよ
うに、まずＣＧＡＧ１がＣＧ２へ読み出しアドレス１１
を出力する。ＨＷＣ５は、ＣＧ２へ読み出しタイミング
信号５１を出力することにより、ＣＧ２からＣＧデータ
２１を出力させる。ＰＣ４は、タイミング信号５１を同
期遅延させたタイミングで、ＣＧデータ２１をパリティ
チェックする。ＰＣ４はパリティチェック結果４１を表
示装置７に出力し、表示装置７はそのチェック結果を画
像表示する。
図５に示す。同図は、文字表示用のデータ処理装置を示
し、キャラクタジェネレータ（ＣＧ）２への指示用のア
ドレスを発生するＣＧアドレスジェネレータ（ＣＧＡ
Ｇ）１と、ドットで表現された文字パターンを格納した
ランダムアクセスメモリであるＣＧ２と、ＣＧ２の読み
出しタイミングを制御するハードウェアコントローラ
（ＨＷＣ）５と、ＣＧ２の読み出しデータをパリティチ
ェックするパリティチェッカ（ＰＣ）４と、ＰＣ４での
チェック結果をディスプレイ表示する表示装置７とを具
備して構成されている。図６のタイムチャートに示すよ
うに、まずＣＧＡＧ１がＣＧ２へ読み出しアドレス１１
を出力する。ＨＷＣ５は、ＣＧ２へ読み出しタイミング
信号５１を出力することにより、ＣＧ２からＣＧデータ
２１を出力させる。ＰＣ４は、タイミング信号５１を同
期遅延させたタイミングで、ＣＧデータ２１をパリティ
チェックする。ＰＣ４はパリティチェック結果４１を表
示装置７に出力し、表示装置７はそのチェック結果を画
像表示する。
【０００３】
【発明が解決しようとする課題】この従来のデータ処理
装置においては、パリティエラーとなったとき、ＣＧ２
のパリティエラー発生の表示はされるが、ＣＧ２でのエ
ラーアドレスは表示されない。従ってＣＧ２のどの箇所
を修理すればよいかは不明である。
装置においては、パリティエラーとなったとき、ＣＧ２
のパリティエラー発生の表示はされるが、ＣＧ２でのエ
ラーアドレスは表示されない。従ってＣＧ２のどの箇所
を修理すればよいかは不明である。
【０００４】本発明の目的は、ＣＧメモリのエラーアド
レスを表示することにより、ＣＧメモリの修理箇所を判
別することを容易にしたデータ処理装置を提供すること
にある。
レスを表示することにより、ＣＧメモリの修理箇所を判
別することを容易にしたデータ処理装置を提供すること
にある。
【０００５】
【課題を解決するための手段】本発明のデータ処理装置
は、読出しアドレス指定に応じて予め格納してある文字
パターンデータを読出して、これをパリティチェックす
る機能をもつデータ処理装置において、前記パリティチ
ェックにてパリティエラーを検出した時に、前記読出し
アドレスのデータをラッチするラッチ手段と、そのラッ
チしたデータを画像表示する表示手段とを備えているこ
とを特徴とする。
は、読出しアドレス指定に応じて予め格納してある文字
パターンデータを読出して、これをパリティチェックす
る機能をもつデータ処理装置において、前記パリティチ
ェックにてパリティエラーを検出した時に、前記読出し
アドレスのデータをラッチするラッチ手段と、そのラッ
チしたデータを画像表示する表示手段とを備えているこ
とを特徴とする。
【０００６】
【実施例】次に本発明について図面を参照して説明す
る。
る。
【０００７】図１は本発明の第一の実施例のブロック構
成図である。同図において、ＣＧＡＧ１、ＣＧ２及びＰ
Ｃ４は従来装置（図５参照）のそれと同じであり、ラッ
チ（ＬＡＴ）３はパリティエラー発生時のアドレスデー
タをラッチし、ハードウェアコントローラ（ＨＷＣ）５
は図５中のＨＷＣ４５の機能にパリティエラー発生時Ｌ
ＡＴ３へアドレスデータをラッチするタイミングジェネ
レート機能を追加したものであり、表示装置６はＬＡＴ
３のアドレスデータを表示する。
成図である。同図において、ＣＧＡＧ１、ＣＧ２及びＰ
Ｃ４は従来装置（図５参照）のそれと同じであり、ラッ
チ（ＬＡＴ）３はパリティエラー発生時のアドレスデー
タをラッチし、ハードウェアコントローラ（ＨＷＣ）５
は図５中のＨＷＣ４５の機能にパリティエラー発生時Ｌ
ＡＴ３へアドレスデータをラッチするタイミングジェネ
レート機能を追加したものであり、表示装置６はＬＡＴ
３のアドレスデータを表示する。
【０００８】図２はこの実施例におけるパリティエラー
発生時のタイミングチャートである。次にこの実施例の
動作を図１，図２により説明する。まずＣＧＡＧ１が、
ＣＧ２へ読み出しアドレス１１を出力する。ＨＷＣ５
は、ＣＧ２へ読み出しタイミング信号５１を出力するこ
とにより、ＣＧ２からＣＧデータ２１を出力させ、ＰＣ
４でパリティチェックを行ない、パリティチェック結果
４２をＨＷＣ５へ出力する。ＨＷＣ５は、パリティチェ
ック結果４２がパリティエラーであった場合にのみ、Ｃ
Ｇアドレス１１をラッチするためのラッチ信号５２をＬ
ＡＴ３へ出力し、ＬＡＴ３はＣＧアドレス１１をラッチ
する。ＬＡＴ３はパリティエラーとなったアドレスデー
タ３１を表示装置６に出力し、表示装置６はパリティエ
ラーを生じたアドレスの表示データ６１を画像表示す
る。
発生時のタイミングチャートである。次にこの実施例の
動作を図１，図２により説明する。まずＣＧＡＧ１が、
ＣＧ２へ読み出しアドレス１１を出力する。ＨＷＣ５
は、ＣＧ２へ読み出しタイミング信号５１を出力するこ
とにより、ＣＧ２からＣＧデータ２１を出力させ、ＰＣ
４でパリティチェックを行ない、パリティチェック結果
４２をＨＷＣ５へ出力する。ＨＷＣ５は、パリティチェ
ック結果４２がパリティエラーであった場合にのみ、Ｃ
Ｇアドレス１１をラッチするためのラッチ信号５２をＬ
ＡＴ３へ出力し、ＬＡＴ３はＣＧアドレス１１をラッチ
する。ＬＡＴ３はパリティエラーとなったアドレスデー
タ３１を表示装置６に出力し、表示装置６はパリティエ
ラーを生じたアドレスの表示データ６１を画像表示す
る。
【０００９】図３は本発明の第二の実施例のブロック構
成図である。図３において、ＣＧＡＧ１及びＣＧ２、Ｐ
Ｃ、ＨＷＣ５、表示装置６は、本発明の第一の実施例
（図１参照）と同じである。ＣＧＡＧ１がＣＧ２へ読み
出しアドレス１１を出力してから、パリティエラーとな
ったアドレスデータ３１を表示装置６に表示するまでの
動作は、第一の実施例と同様であり、ＣＧ２から出力さ
れたＣＧデータ２１を、パリティチェック結果４２がパ
リティエラーであった場合に、アドレスラッチのタイミ
ングを指示するラッチ信号５２により、ＬＡＴ３３でＣ
Ｇデータ２１をラッチする。ＬＡＴ３３は、パリティエ
ラーとなったＣＧデータ２１を表示装置６に出力し、こ
れに応じて表示装置６はエラーとなったアドレスデータ
３１とＣＧデータ２１とを表示する。本実施例では、Ｃ
Ｇデータ２１を表示することにより、ＣＧ２を構成して
いる複数個の半導体メモリ装置のうちのどれが故障して
いるかを判別することができる。
成図である。図３において、ＣＧＡＧ１及びＣＧ２、Ｐ
Ｃ、ＨＷＣ５、表示装置６は、本発明の第一の実施例
（図１参照）と同じである。ＣＧＡＧ１がＣＧ２へ読み
出しアドレス１１を出力してから、パリティエラーとな
ったアドレスデータ３１を表示装置６に表示するまでの
動作は、第一の実施例と同様であり、ＣＧ２から出力さ
れたＣＧデータ２１を、パリティチェック結果４２がパ
リティエラーであった場合に、アドレスラッチのタイミ
ングを指示するラッチ信号５２により、ＬＡＴ３３でＣ
Ｇデータ２１をラッチする。ＬＡＴ３３は、パリティエ
ラーとなったＣＧデータ２１を表示装置６に出力し、こ
れに応じて表示装置６はエラーとなったアドレスデータ
３１とＣＧデータ２１とを表示する。本実施例では、Ｃ
Ｇデータ２１を表示することにより、ＣＧ２を構成して
いる複数個の半導体メモリ装置のうちのどれが故障して
いるかを判別することができる。
【００１０】図４は本発明の第三の実施例のブロック構
成図である。図４において、ＣＧＡＧ１、ＣＧ２、ＬＡ
Ｔ３、ＰＣ４、ＨＷＣ５、表示装置６は、本発明の第一
の実施例（図１参照）と同じである。ＣＧＡＧ１がＣＧ
２へ読み出しアドレス１１を出力してから、パリティエ
ラーとなったアドレスデータ３１を表示装置６に表示す
るまでの動作は、第一の実施例と同様であり、本実施例
では表示装置６１に表示されたエラーアドレスデータ３
１をＣＧＡＧ１に再度ライトするＣＧＡＧ１にセット
後、ＣＧ２にデータをライトするライトデータレジスタ
（ＷＲＥＧ）８に期待値をセットする。エラーアドレス
に期待値であるＷＲＥＧ８の内容をＣＧ２にライトす
る。その後第一の実施例の動作と同様の動作を行なう。
第二の実施例で説明したごとく、複数の半導体メモリ装
置のうち、どの半導体メモリ装置の故障かを検出するに
は、ＷＲＥＧ８に期待値をセットし、ＣＧ２にライト
し、第一の実施例の動作を繰り返し行うことにより、エ
ラーとなるアドレスとデータのビット位置が検出でき、
ＣＧ２を構成する半導体メモリ装置の故障箇所の同定が
可能となる。
成図である。図４において、ＣＧＡＧ１、ＣＧ２、ＬＡ
Ｔ３、ＰＣ４、ＨＷＣ５、表示装置６は、本発明の第一
の実施例（図１参照）と同じである。ＣＧＡＧ１がＣＧ
２へ読み出しアドレス１１を出力してから、パリティエ
ラーとなったアドレスデータ３１を表示装置６に表示す
るまでの動作は、第一の実施例と同様であり、本実施例
では表示装置６１に表示されたエラーアドレスデータ３
１をＣＧＡＧ１に再度ライトするＣＧＡＧ１にセット
後、ＣＧ２にデータをライトするライトデータレジスタ
（ＷＲＥＧ）８に期待値をセットする。エラーアドレス
に期待値であるＷＲＥＧ８の内容をＣＧ２にライトす
る。その後第一の実施例の動作と同様の動作を行なう。
第二の実施例で説明したごとく、複数の半導体メモリ装
置のうち、どの半導体メモリ装置の故障かを検出するに
は、ＷＲＥＧ８に期待値をセットし、ＣＧ２にライト
し、第一の実施例の動作を繰り返し行うことにより、エ
ラーとなるアドレスとデータのビット位置が検出でき、
ＣＧ２を構成する半導体メモリ装置の故障箇所の同定が
可能となる。
【００１１】
【発明の効果】以上説明したように本発明によれば、Ｃ
Ｇメモリのエラーアドレスを表示することにより、ＣＧ
メモリの修理箇所の判別を容易になし得る。
Ｇメモリのエラーアドレスを表示することにより、ＣＧ
メモリの修理箇所の判別を容易になし得る。
【図１】本発明の第一の実施例のブロック構成図。
【図２】本発明の第一の実施例のタイミングチャート。
【図３】本発明の第二の実施例のブロック構成図。
【図４】本発明の第三の実施例のブロック構成図。
【図５】従来のデータ処理装置のブロック構成図。
【図６】従来のデータ処理装置のタイミングチャート。
１ ＣＧアドレスジェネレータ（ＣＧＡＧ） ２ キャラクタージェネレータ（ＣＧ） ３，３３ ラッチ（ＬＡＴ） ４ パリティチェッカ（ＰＣ） ５ ハードウェアコントローラ（ＨＷＣ） ６，７ 表示装置 ８ ライトデータレジスタ（ＷＲＥＧ）
Claims (3)
- 【請求項１】 読出しアドレス指定に応じて予め格納し
てある文字パターンデータを読出して、これをパリティ
チェックする機能をもつデータ処理装置において、前記
パリティチェックにてパリティエラーを検出した時に、
前記読出しアドレスのデータをラッチするラッチ手段
と、そのラッチしたデータを画像表示する表示手段とを
備えていることを特徴とするデータ処理装置。 - 【請求項２】 前記ラッチした前記読出しアドレスデー
タと共にそのアドレスの前記文字パターンデータを前記
表示手段にて画像表示させる請求項１記載のデータ処理
装置。 - 【請求項３】 前記文字パターンデータは前記ラッチし
た前記読出しアドレスデータの指示アドレスからの読出
し期待値である請求項２記載のデータ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4049092A JPH05250271A (ja) | 1992-03-06 | 1992-03-06 | データ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4049092A JPH05250271A (ja) | 1992-03-06 | 1992-03-06 | データ処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05250271A true JPH05250271A (ja) | 1993-09-28 |
Family
ID=12821460
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4049092A Withdrawn JPH05250271A (ja) | 1992-03-06 | 1992-03-06 | データ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05250271A (ja) |
-
1992
- 1992-03-06 JP JP4049092A patent/JPH05250271A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990518 |