JP7297658B2

JP7297658B2 - リセット装置、回路装置及びリセット方法

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Publication number: JP7297658B2
Application number: JP2019234247A
Authority: JP
Inventors: 博喜佐藤; 智之澤田石; 章庄司; 健彦菅
Original assignee: Alps Electric Co Ltd; Alps Alpine Co Ltd
Current assignee: Alps Alpine Co Ltd
Priority date: 2019-12-25
Filing date: 2019-12-25
Publication date: 2023-06-26
Anticipated expiration: 2039-12-25
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Description

本発明は、回路部を所定の初期状態にリセットするリセット装置とそのリセット方法、並びに、リセット装置を含んだ回路装置に関するものである。

フリップフロップを含む一般的な半導体ＩＣの回路部は、電源投入直後の状態が不定となるため、何らかのリセット信号によって所定の初期状態にリセットする必要がある。回路部の不定状態が許されない場合として、例えば、回路部がフラッシュＲＯＭ等の書き込み可能なメモリを持つ場合や、禁止された信号値の組み合わせを持つ場合、インターフェイスの初期状態が規定されている場合などがある。

外部からのリセット信号の供給が約束されることもあるが、一般的には、外部からのリセット信号の供給がないことを想定して、半導体ＩＣの内部にパワーオンリセット（Power On Reset：ＰＯＲ）回路を設けている。

図６Ａは、パワーオンリセット回路１１０を備える一般的な半導体ＩＣの構成を示す。電源電圧Ｖｄｄがゼロから立ち上がる電源投入時において、パワーオンリセット回路１１０は回路部１００に対してローレベルのリセット信号Ｓｒを出力する。通常、パワーオンリセット回路１１０は、回路部１００の正常な動作が可能な電圧まで電源電圧Ｖｄｄが上昇した後も、しばらくの間、回路部１００に対してローレベルのリセット信号Ｓｒを出力し続ける。これにより、回路部１００が確実に所定の初期状態となり、不定な状態になることを防止できる。

特開２０１３－２４６６７９号公報

ところで、ＣＭＯＳなどの半導体ＩＣの故障を診断する手法の１つとして、内部の論理状態が変化しない静止状態の半導体ＩＣの電源に流れる静止電流（ＩＤＤＱ）を測定する手法が知られている。しかしながら、半導体ＩＣの回路部に流れる静止電流（ＩＤＤＱ）を半導体ＩＣの外部から測定しようとした場合、外部から測定した電源電流にはパワーオンリセット回路へ流れる電流も含まれるため、回路部の静止電流（ＩＤＤＱ）のみを正確に測定することが難しい。

図６Ａを参照すると、半導体ＩＣの外部から測定可能な電源電流は、回路部１００に流れる電源電流Ｉｄｄ１と、パワーオンリセット回路１１０に流れる電源電流Ｉｄｄ２との和（Ｉｄｄ１＋Ｉｄｄ２）になる。静止電流（ＩＤＤＱ）を測定するために回路部１００を静止状態にしたとしても、半導体ＩＣの外部から測定した電源電流にはパワーオンリセット回路１１０の電源電流Ｉｄｄ２が加わっているため、この測定結果からは回路部１００の静止電流（ＩＤＤＱ）を正しく評価できない。

図６Ｂに示すように、パワーオンリセット回路１１０の動作状態を制御するイネーブル信号Ｓｅｎを回路部１００から出力し、静止電流（ＩＤＤＱ）の測定時にはイネーブル信号Ｓｅｎによってパワーオンリセット回路１１０の動作を停止させることが考えられる。しかしながら、この方法では、パワーオンリセット回路１１０によって回路部１００の状態が初期状態にリセットされる以前のイネーブル信号Ｓｅｎが不定となる。そのため、電源投入時に不定となっているイネーブル信号Ｓｅｎがパワーオンリセット回路１１０の正常な動作を妨げてしまい、回路部１００が初期状態にリセットされないという不具合が生じる。

パワーオンリセット回路１１０の電源電流Ｉｄｄ２の影響を回避する方法の１つとして、図７Ａに示すように、回路部１００に電源電圧Ｖｄｄ１を供給する経路と、パワーオンリセット回路１１０に電源電圧Ｖｄｄ２を供給する経路とを独立に設けることが考えられる。
また、これとは別の方法として、図７Ｂに示すように、半導体ＩＣの外部からパワーオンリセット回路１１０にイネーブル信号Ｓｅｎを入力することも考えられる。図７Ｂにおけるスイッチ１２０は、イネーブル信号Ｓｅｎによってパワーオンリセット回路１１０の動作を停止させているとき、回路部１００がリセット信号Ｓｒによってリセットされることを防止するためのものであり、回路部１００へリセット信号Ｓｒを入力する経路をイネーブル信号Ｓｅｎに応じて遮断する。

しかしながら、図７Ａや図７Ｂに示す方法では、回路部１００の静止電流（ＩＤＤＱ）を測定するために、通常動作では使用されない専用の端子を用意しなければならないという不利益がある。図７Ａに示す構成であれば、パワーオンリセット回路１１０の電源電圧Ｖｄｄ２用の専用端子に対して常に回路部１００と同じ電源電圧を印加する必要がある。また、図７Ｂに示す構成であれば、パワーオンリセット回路１１０のイネーブル信号Ｓｅｎ用の専用端子に対して常に一定の電圧（パワーオンリセット回路１１０の動作を有効にする電圧）を印加する必要がある。

半導体ＩＣの機能やコストに制約がある場合など、端子数をできるだけ少なくする必要がある場合には、上述のように通常動作では使われることがない専用端子を設けることが困難であり、図７Ａや図７Ｂに示す方法を採用できない。

本発明はかかる事情に鑑みてなされたものであり、その目的は、専用の端子を設けることなくパワーオンリセット回路の電源電流が回路部の電源ラインに流れないようにすることができるリセット装置とそのリセット方法、並びに、そのようなリセット装置を備えた回路装置を提供することにある。

本発明の第１の観点は、電源投入時に回路部を初期状態にリセットするリセット装置であって、電源電圧がしきいレベルより低い場合、前記回路部を前記初期状態にリセットするリセット信号を出力し、前記電源電圧が上昇して前記しきいレベルを超えた場合、前記リセット信号の出力を停止するパワーオンリセット回路と、前記回路部に前記電源電圧を供給する第１電源ラインと、前記パワーオンリセット回路に前記電源電圧を供給する第２電源ラインとを接続する経路に設けられた第１スイッチと、前記回路部の信号を伝送する信号ラインと前記第２電源ラインとを接続する経路に設けられた第２スイッチと、前記パワーオンリセット回路に前記第１電源ラインから前記電源電圧を供給する通常モードにおいて、前記第１スイッチをオンするとともに前記第２スイッチをオフし、前記パワーオンリセット回路に前記信号ラインから前記電源電圧を供給する検査モードにおいて、前記第１スイッチをオフするとともに前記第２スイッチをオンする制御回路とを有する。前記制御回路は、前記パワーオンリセット回路から前記リセット信号が出力される場合に、前記第１スイッチをオンするとともに前記第２スイッチをオフする。
好適に、前記検査モードにおいて、前記しきいレベルより高い電圧が前記信号ラインに印加される。

この構成によれば、電源投入時において前記電源電圧が前記しきいレベルより低い場合、前記回路部を初期状態にリセットする前記リセット信号が前記パワーオンリセット回路から出力される。また、前記リセット信号が出力される場合、前記制御回路の制御により、前記第１スイッチがオンするとともに前記第２スイッチがオフする。従って、前記電源電圧が前記しきいレベルより低い電圧から上昇する場合、前記第１スイッチがオンし、前記パワーオンリセット回路には前記第１スイッチを介して前記第１電源ラインの前記電源電圧が供給される。前記電源電圧が上昇して前記しきいレベルを超えた場合、前記電源電圧を供給された前記パワーオンリセット回路によって前記リセット信号の出力が停止される。前記リセット信号の出力が停止されると、前記回路部が前記初期状態以外の状態に移行可能となる。

前記リセット信号の出力が停止された後、前記通常モードの場合には、前記制御回路の制御により、前記第１スイッチがオンするとともに前記第２スイッチがオフする。この場合、前記パワーオンリセット回路には前記第１スイッチを介して前記第１電源ラインから前記電源電圧が供給される。これにより、前記パワーオンリセット回路において前記リセット信号の出力を停止した状態が維持されるため、前記回路部では前記通常モードの動作が可能となる。また、この場合、前記信号ラインが前記第２電源ラインから切り離されるため、前記信号ラインにおいて伝送される前記回路部の信号が前記パワーオンリセット回路の動作に影響を与えることはない。これにより、前記信号ラインにおいて任意の信号を伝送させることが可能となる。

他方、前記リセット信号の出力が停止された後、前記検査モードの場合には、前記しきいレベルより高い電圧が前記信号ラインに印加された状態で、前記制御回路の制御により、前記第１スイッチがオフするとともに前記第２スイッチがオンする。この場合、前記第２スイッチがオンすることによって、前記信号ラインに印加された前記しきいレベルより高い電圧が電源電圧として前記パワーオンリセット回路に供給される。これにより、前記パワーオンリセット回路において前記リセット信号の出力を停止した状態が維持されるため、前記回路部では前記検査モードの動作が可能となる。

好適に、前記リセット装置は、アノードが前記第１電源ラインに接続され、カソードが前記第２電源ラインに接続された第１ダイオードと、アノードが前記信号ラインに接続され、カソードが前記第２電源ラインに接続された第２ダイオードとを有する。
この構成によれば、前記第１スイッチ及び前記第２スイッチのオンオフ状態が前記制御回路によって切り替えられる際に、前記第１ダイオード又は前記第２ダイオードを介して前記パワーオンリセット回路に電源電圧が供給され続けるため、前記パワーオンリセット回路への電源電圧の供給が瞬時的に遮断されることがない。

好適に、前記第１スイッチは、前記第１電源ラインと前記第２電源ラインとの接続をオン又はオフする第１トランジスタを含み、前記第２スイッチは、前記信号ラインと前記第２電源ラインとの接続をオン又はオフする第２トランジスタを含み、前記第１ダイオードは、前記第１トランジスタにおける寄生ダイオードであり、前記第２ダイオードは、前記第２トランジスタにおける寄生ダイオードである。
好適に、前記第１トランジスタは、ソースが前記第１電源ラインに接続され、ドレインが前記第２電源ラインに接続され、基板電位が前記第２電源ラインに接続されたｐチャンネルＭＯＳトランジスタであり、前記第２トランジスタは、ソースが前記信号ラインに接続され、ドレインが前記第２電源ラインに接続され、基板電位が前記第２電源ラインに接続されたｐチャンネルＭＯＳトランジスタである。
この構成によれば、前記第１ダイオード及び前記第２ダイオードがそれぞれトランジスタの寄生ダイオードであるため、独立したダイオード素子を用いる場合に比べて構成が簡易になる。

好適に、前記制御回路は、前記回路部に含まれた回路である、
この構成によれば、前記回路部の一部を前記制御回路に兼用することが可能となる。

好適に、前記制御回路は、前記第２電源ラインを通じて供給される前記電源電圧により動作する回路である。
この構成によれば、前記回路部が前記制御回路を含まない場合でも、前記第１スイッチ及び前記第２スイッチの制御が可能となる。

好適に、前記制御回路は、前記パワーオンリセット回路からの前記リセット信号の出力が停止された状態で前記信号ラインから検査モード起動信号が入力されると、前記第１スイッチをオフするとともに前記第２スイッチをオンする。
この構成によれば、前記第１スイッチがオフの場合でも、前記第１電源ラインから前記第１ダイオード及び前記第２電源ラインを介して前記制御回路に電源電圧が供給されるため、前記制御回路において前記第１スイッチ及び前記第２スイッチの制御が可能となる。前記パワーオンリセット回路からの前記リセット信号の出力が停止された状態で、前記信号ラインから前記制御回路に前記検査モード起動信号が入力されると、前記制御回路の制御によって前記第１スイッチがオフするとともに前記第２スイッチがオンする。

本発明の第２の観点は、回路部と、電源投入時に前記回路部を初期状態にリセットする上記第１の観点のリセット装置とを有した回路装置である。

好適に、前記回路部と前記リセット装置とが１つの半導体基板上に形成される。

本発明の第３の観点は、回路装置に含まれる回路部を電源投入時に初期状態にリセットするリセット方法である。前記回路装置は、パワーオンリセット回路と、前記回路部に電源電圧を供給する第１電源ラインと、前記パワーオンリセット回路に前記電源電圧を供給する第２電源ラインとを接続する経路に設けられた第１スイッチと、前記回路部の信号を伝送する信号ラインと前記第２電源ラインとを接続する経路に設けられた第２スイッチと、制御回路とを有する。上記リセット方法は、記電源電圧がしきいレベルより低い場合に、前記パワーオンリセット回路が前記回路部を前記初期状態にリセットするリセット信号を出力することと、前記パワーオンリセット回路から前記リセット信号が出力される場合に、前記制御回路が前記第１スイッチをオンするとともに前記第２スイッチをオフすることと、前記電源電圧が上昇して前記しきいレベルを超えた場合に、前記パワーオンリセット回路が前記リセット信号の出力を停止することと、前記パワーオンリセット回路に前記第１電源ラインから前記電源電圧を供給する通常モードにおいて、前記制御回路が前記第１スイッチをオンするとともに前記第２スイッチをオフすることと、前記パワーオンリセット回路に前記信号ラインから前記電源電圧を供給する検査モードにおいて、前記しきいレベルより高い電圧を前記信号ラインに印加することと、前記検査モードにおいて、前記制御回路が前記第１スイッチをオフするとともに前記第２スイッチをオンすることとを有する。

本発明によれば、専用の端子を設けることなくパワーオンリセット回路の電源電流が回路部の電源ラインに流れないようにすることができる。

図１は、第１の実施形態に係る回路装置の構成の一例を示す図である。図２は、電源投入時の動作を説明するためのフローチャートである。第２の実施形態に係る回路装置の構成の一例を示す図である。第３の実施形態に係る回路装置の構成の一例を示す図である。第４の実施形態に係る回路装置の構成の一例を示す図である。図６Ａ及び図６Ｂは、パワーオンリセット回路を備える一般的な回路装置を示す図である。図７Ａ及び図７Ｂは、静止電流の測定のためにパワーオンリセット回路の電源電流が回路部の電源ラインに流れないようにする構成の例を示す図である。

＜第１の実施形態＞
図１は、第１の実施形態に係る回路装置１の構成の一例を示す図である。
図１に示す回路装置１は、所定の回路を含んだ回路部３と、電源投入時に回路部３を初期状態にリセットするリセット装置２とを有する。リセット装置２は、パワーオンリセット回路４と、第１スイッチ５と、第２スイッチ６と、制御回路７とを含む。ただし、制御回路７は、回路部３に含まれた回路である。一例において、リセット装置２と回路部３は１つの半導体基板上に形成される。

回路部３は、第１電源ラインＬｐ１及び電源ラインＬｎを介して電源電圧を供給されることにより動作する。第１電源ラインＬｐ１は、電源電圧の正側の電位が印加される端子Ｔ１に接続される。電源ラインＬｎは、電源電圧の負側の電位（グランド電位）が印加される端子Ｔ２に接続される。

回路部３は、後述のパワーオンリセット回路４から出力されるリセット信号Ｓｒに応じて、内部の回路の状態（各フリップフロップが保持する信号の値など）を所定の初期状態にリセットする。

パワーオンリセット回路４は、第２電源ラインＬｐ２及び電源ラインＬｎを介して電源電圧を供給されることにより動作する。第２電源ラインＬｐ２には、後述の第１スイッチ５又は第２スイッチ６を介して、電源電圧の正側の電位が印加される。

パワーオンリセット回路４は、電源電圧が所定のしきいレベルＶｔｈより低い場合、回路部３を初期状態にリセットするリセット信号Ｓｒを出力し、電源電圧が上昇してしきいレベルＶｔｈを超えた場合、リセット信号Ｓｒの出力を停止する。例えばパワーオンリセット回路４は、電源電圧が上昇してしきいレベルＶｔｈを超えてから一定の時間が経過した後、リセット信号Ｓｒの出力を停止する。

パワーオンリセット回路４は、回路部３を初期状態にリセットするリセット信号Ｓｒとして、例えばローレベル（ゼロボルト付近）の信号を出力する。すなわち、パワーオンリセット回路４は、電源電圧が所定のしきいレベルＶｔｈより低い場合、リセット信号Ｓｒをローレベルに保つ。電源電圧が上昇してしきいレベルＶｔｈを超えた場合、パワーオンリセット回路４はリセット信号Ｓｒをハイレベルとする。この場合、回路部３は、リセット信号Ｓｒがローレベルの期間において初期状態となり、リセット信号Ｓｒがローレベルからハイレベルになると、初期状態以外の任意の状態へ移行可能となる。

第１スイッチ５は、第１電源ラインＬｐ１と第２電源ラインＬｐ２とを接続する経路に設けられており、制御回路７のスイッチ制御信号Ｓｃに応じてオン又はオフする。第１スイッチ５がオンすると、第２電源ラインＬｐ２が第１電源ラインＬｐ１と接続され、パワーオンリセット回路４には第１電源ラインＬｐ１から電源電圧が供給される。

第２スイッチ６は、回路部３の信号Ｓｉｇを伝送する信号ラインＬｓと第２電源ラインＬｐ２とを接続する経路に設けられており、制御回路７のスイッチ制御信号Ｓｃに応じてオン又はオフする。信号ラインＬｓは、外部の装置につながる端子Ｔ３と、回路部３の信号入力端子又は信号出力端子（トライステート型の出力端子など）とを接続する信号経路であり、これらの端子間において信号Ｓｉｇを伝送する。第２スイッチ６がオンすると、第２電源ラインＬｐ２が信号ラインＬｓと接続され、パワーオンリセット回路４には信号ラインＬｓから電源電圧が供給される。

図１の例において、リセット装置２は、スイッチ制御信号Ｓｃを反転するインバータ回路２１を含む。第２スイッチ６は、スイッチ制御信号Ｓｃをインバータ回路２１により反転した信号に応じてオン又はオフする。

第１スイッチ５及び第２スイッチ６は、トランジスタなどの半導体素子によるスイッチでもよいし、リレーなどの機械式のスイッチでもよい。

制御回路７は、回路部３に含まれた回路であるため、パワーオンリセット回路４からリセット信号Ｓｒが出力される場合に初期状態となる。制御回路７は、この初期状態において、第１スイッチ５をオンさせるとともに第２スイッチ６をオフさせるスイッチ制御信号Ｓｃを出力する。

制御回路７は、パワーオンリセット回路４からのリセット信号Ｓｒの出力が停止されると、第１電源ラインＬｐ１からパワーオンリセット回路４に電源電圧を供給する通常モード、又は、信号ラインＬｓからパワーオンリセット回路４に電源電圧を供給する検査モードに移行する。例えば制御回路７は、端子Ｔ３やその他の図示しない端子に対して外部の装置から入力される信号（動作モードを設定する信号）に応じて、通常モード又は検査モードに移行する。制御回路７は、通常モードにおいて、第１スイッチ５をオンさせるとともに第２スイッチ６をオフさせるスイッチ制御信号Ｓｃを出力し、検査モードにおいて、第１スイッチ５をオフさせるとともに第２スイッチ６をオンさせるスイッチ制御信号Ｓｃを出力する。

次に、上述した構成を有する回路装置１の電源投入時の動作について、図２のフローチャートを参照して説明する。

回路装置１の電源を投入したとき（ＳＴ１００）、第１電源ラインＬｐ１の電圧はしきいレベルＶｔｈより低いため、パワーオンリセット回路４においてリセット信号Ｓｒが出力される（ＳＴ１０５）。第１電源ラインＬｐ１の電圧が回路部３の動作に必要な電圧に達すると、制御回路７の動作が開始され、制御回路７が初期状態にリセットされる（ＳＴ１１０）。制御回路７が初期状態になると、制御回路７のスイッチ制御信号Ｓｃによって、第１スイッチ５がオンするとともに第２スイッチ６がオフする（ＳＴ１１５）。これにより、パワーオンリセット回路４には第１電源ラインＬｐ１から電源電圧が供給され、パワーオンリセット回路４の動作が開始される。第１電源ラインＬｐ１からパワーオンリセット回路４に供給される電源電圧がしきいレベルＶｔｈを超えた場合（例えば、電源電圧がしきいレベルＶｔｈを超えてから所定時間が経過した場合）、パワーオンリセット回路４においてリセット信号Ｓｒの出力が停止される（ＳＴ１２０）。リセット信号Ｓｒの出力が停止されると、回路部３（制御回路７）が初期状態以外の状態に移行可能となる。

リセット信号Ｓｒの出力が停止されると、制御回路７では、動作モードに応じた第１スイッチ５及び第２スイッチ６の制御が行われる。

動作モードが通常モードの場合（ＳＴ１２５のＮｏ）、制御回路７のスイッチ制御信号Ｓｃによって、第１スイッチ５がオンするとともに第２スイッチ６がオフする（ＳＴ１５０）。すなわち、ステップＳＴ１１５において設定された第１スイッチ５及び第２スイッチ６のオンオフ状態が維持され、パワーオンリセット回路４には第１電源ラインＬｐ１から電源電圧が供給される。回路部３では、この状態で通常の動作が実行される（ＳＴ１５５）。このとき、信号ラインＬｓは第２スイッチ６によって第２電源ラインＬｐ２から切り離されているため、任意の信号Ｓｉｇを伝送可能である。

他方、動作モードが検査モードの場合（ＳＴ１２５のＹｅｓ）、端子Ｔ３につながる信号ラインＬｓには、第１電源ラインＬｐ１と同じ電源電圧が印加される（ＳＴ１３０）。この状態で、制御回路７のスイッチ制御信号Ｓｃにより、第１スイッチ５がオフするとともに第２スイッチ６がオンする（ＳＴ１３５）。これにより、パワーオンリセット回路４には、信号ラインＬｓから電源電圧が供給される。パワーオンリセット回路４の電源電流が信号ラインＬｓに流れるようになり、第１電源ラインＬｐ１には流れなくなる。検査モードでは、例えば静止電流（ＩＤＤＱ）の測定が行われ、第１電源ラインＬｐ１に流れる回路部３の電源電流が測定される（ＳＴ１４０）。第１電源ラインＬｐ１にはパワーオンリセット回路４の電源電流が流れないため、回路部３のみの静止電流（ＩＤＤＱ）を正確に測定することができる。

以上説明したように、本実施形態によれば、電源投入時において電源電圧がしきいレベルＶｔｈより低い場合、パワーオンリセット回路４からリセット信号Ｓｒが出力されるため、回路部３の動作に必要な電圧まで電源電圧が上昇したとき、回路部３が初期状態にリセットされる。回路部３が初期状態にリセットされると、制御回路７の制御により、第１スイッチ５がオンするとともに第２スイッチ６がオフし、パワーオンリセット回路４には第１電源ラインＬｐ１から電源電圧が供給される。パワーオンリセット回路４に電源電圧が供給されると、電源電圧がしきいレベルＶｔｈを超えた場合、パワーオンリセット回路４においてリセット信号Ｓｒの出力が停止され、回路部３が初期状態以外の状態に移行可能となる。
通常モードの場合、制御回路７の制御により、第１スイッチ５がオンするとともに第２スイッチ６がオフし、パワーオンリセット回路４には第１電源ラインＬｐ１から電源電圧が供給される。これにより、パワーオンリセット回路４において通常の動作状態（リセット信号Ｓｒの出力を停止した状態）が維持され、回路部３において通常モードの動作が可能となる。また、信号ラインＬｓが第２電源ラインＬｐ２から切り離されるため、信号ラインＬｓにおいて伝送される回路部３の信号Ｓｉｇがパワーオンリセット回路４の動作に影響を与えることはない。これにより、信号ラインＬｓには任意の信号Ｓｉｇを伝送させることが可能となる。
他方、検査モードの場合は、しきいレベルＶｔｈより高い電圧（例えば第１電源ラインＬｐ１と同じ電源電圧）が信号ラインＬｓに印加された状態で、制御回路７の制御により、第１スイッチ５がオフするとともに第２スイッチ６がオンする。これにより、しきいレベルＶｔｈより高い電圧が電源電圧としてパワーオンリセット回路４に供給されるため、パワーオンリセット回路４において通常の動作状態（リセット信号Ｓｒの出力を停止した状態）が維持され、回路部３において検査モードの動作が可能となる。
従って、検査モードにおいてパワーオンリセット回路４への電源電圧の供給に使用される端子Ｔ３は、通常モードにおいて回路部３の信号Ｓｉｇの入力や出力にも使用可能である。すなわち、検査モードのみで使用される専用の端子を設けずとも、検査モードにおいてパワーオンリセット回路４の電源電流が回路部３の第１電源ラインＬｐ１に流れないようにすることができる。

また、本実施形態によれば、制御回路７が回路部３に含まれた回路であるため、回路部３の一部を制御回路７に兼用することが可能となり、回路装置１の全体的な構成を簡易化できる。

＜第２の実施形態＞
次に、本発明の第２の実施形態について説明する。図３は、第２の実施形態に係る回路装置１Ａの構成の一例を示す図である。図３に示す回路装置１Ａは、図１に示す回路装置１におけるリセット装置２をリセット装置２Ａに置換したものである。リセット装置２Ａは、図１におけるリセット装置２と同様な構成を有するとともに、第１ダイオードＤ１及び第２ダイオードＤ２を有する。

第１ダイオードＤ１は、アノードが第１電源ラインＬｐ１に接続され、カソードが第２電源ラインＬｐ２に接続される。
第２ダイオードＤ２は、アノードが信号ラインＬｓに接続され、カソードが第２電源ラインＬｐ２に接続される。

リセット装置２Ａでは、第１ダイオードＤ１及び第２ダイオードＤ２のアノード電圧の差がダイオード素子の順方向電圧Ｖｆ（０．６Ｖ程度）より大きくなると、第１ダイオードＤ１及び第２ダイオードＤ２のいずれか一方がオンし、他方がオフする。すなわち、第１電源ラインＬｐ１と信号ラインＬｓとの電圧差が概ね０．６Ｖ以上になると、電圧が高い方のライン（Ｌｐ１、Ｌｓ）に接続されたダイオード（Ｄ１、Ｄ２）がオンし、電圧が低い方のライン（Ｌｐ１、Ｌｓ）に接続されたダイオード（Ｄ１、Ｄ２）がオフする。これにより、パワーオンリセット回路４には、電圧が高い方のライン（Ｌｐ１、Ｌｓ）から電源電圧が供給される。

例えば、第１電源ラインＬｐ１の電圧が信号ラインＬｓの電圧に比べて概ね０．６Ｖ以上高くなると、第１ダイオードＤ１がオンするとともに第２ダイオードＤ２がオフする。そのため、パワーオンリセット回路４には第１電源ラインＬｐ１から電源電圧が供給される。

他方、第１電源ラインＬｐ１と信号ラインＬｓとの電圧差が概ね０．６Ｖ以下の場合、第１スイッチ５及び第２スイッチ６のいずれか一方をオンすることにより、第１電源ラインＬｐ１及び第２電源ラインＬｐ２のいずれか一方からパワーオンリセット回路４へ電源電圧が供給される。この場合、オフ状態のスイッチ（５、６）に並列接続されたダイオード（Ｄ１、Ｄ２）はオフ状態となる。

例えば、第１電源ラインＬｐ１と信号ラインＬｓとの電圧差が概ね０．６Ｖ以下の場合に第１スイッチ５をオンするとともに第２スイッチ６をオフすると、パワーオンリセット回路４には第１電源ラインＬｐ１から電源電圧が供給される。この場合、オフ状態の第２スイッチ６と並列に接続された第２ダイオードＤ２は、順方向電圧Ｖｆより小さい電圧又は逆方向の電圧を印加されるため、オフ状態になる。

第２の実施形態によれば、第１スイッチ５及び第２スイッチ６のオンオフ状態が制御回路７のスイッチ制御信号Ｓｃに応じて切り替えられる際に、第１ダイオードＤ１又は第２ダイオードＤ２を介してパワーオンリセット回路４に電源電圧が供給され続ける。これにより、パワーオンリセット回路４への電源電圧の供給が瞬時的に遮断されることを防止できる。

また、第２の実施形態によれば、検査モードにおいて第１電源ラインＬｐ１とほぼ同じ電圧を信号ラインＬｓに印加した場合、第１スイッチ５をオフするとともに第２スイッチ６をオンすることにより、第１スイッチ５に並列接続された第１ダイオードＤ１はオフする。そのため、検査モードにおいてパワーオンリセット回路４の電源電流が第１電源ラインＬｐ１に流れることを防止できる。

＜第３の実施形態＞
次に、本発明の第３の実施形態について説明する。図４は、第３の実施形態に係る回路装置１Ｂの構成の一例を示す図である。図４に示す回路装置１Ｂは、図３に示す回路装置１Ａにおけるリセット装置２Ａをリセット装置２Ｂに置換したものである。リセット装置２Ｂは、リセット装置２Ａにおける第１スイッチ５を第１トランジスタＭ１とし、第２スイッチ６を第２トランジスタＭ２としたものである。

第１トランジスタＭ１は、第１電源ラインＬｐ１と第２電源ラインＬｐ２とを接続する経路に設けられており、スイッチ制御信号Ｓｃに応じてオン又はオフする。第１ダイオードＤ１は、第１トランジスタＭ１の寄生トランジスタである。

第２トランジスタＭ２は、信号ラインＬｓと第２電源ラインＬｐ２とを接続する経路に設けられており、スイッチ制御信号Ｓｃに応じて（スイッチ制御信号Ｓｃをインバータ回路２１より反転した信号に応じて）オン又はオフする。第２ダイオードＤ２は、第２トランジスタＭ２の寄生トランジスタである。

第１トランジスタＭ１及び第２トランジスタＭ２は、例えば図４に示すようにｐチャンネルＭＯＳトランジスタである。第１トランジスタＭ１は、ソースが第１電源ラインＬｐ１に接続され、ドレインと基板電位が第２電源ラインＬｐ２に接続され、ゲートにスイッチ制御信号Ｓｃが入力される。第２トランジスタＭ２は、ソースが信号ラインＬｓに接続され、ドレインと基板電位が第２電源ラインＬｐ２に接続され、ゲートにインバータ回路２１の出力信号が入力される。

第３の実施形態によれば、第１ダイオードＤ１及び第２ダイオードＤ２がそれぞれ第１トランジスタＭ１及び第２トランジスタＭ２の寄生ダイオードであるため、独立したダイオード素子を用いる場合に比べて構成を簡易化できる。

＜第４の実施形態＞
次に、本発明の第４の実施形態について説明する。図５は、第４の実施形態に係る回路装置１Ｃの構成の一例を示す図である。図５に示す回路装置１Ｃは、図３に示す回路装置１Ａにおける回路部３を回路部３Ｃに置換するとともに、リセット装置２Ａをリセット装置２Ｃに置換したものである。回路部３Ｃは、回路部３から制御回路７を削除したものである。リセット装置２Ｃは、リセット装置２Ａにおける制御回路７を制御回路７Ｃに置換したものである。

制御回路７Ｃは、第２電源ラインＬｐ２を通じて供給される電源電圧により動作する回路であり、図５に示すように、第２電源ラインＬｐ２と電源ラインＬｎに接続される。制御回路７Ｃは、パワーオンリセット回路４からリセット信号Ｓｒが出力される場合、既に説明した制御回路７と同様に、第１スイッチ５をオンさせるとともに第２スイッチ６をオフさせるスイッチ制御信号Ｓｃを出力する。また制御回路７Ｃは、パワーオンリセット回路４からのリセット信号Ｓｒの出力が停止された状態で信号ラインＬｓから所定の検査モード起動信号が入力されると、第１スイッチ５をオフするとともに第２スイッチ６をオンするスイッチ制御信号Ｓｃを出力する。検査モード起動信号は、例えば所定のビット列であり、端子Ｔ３から１ビットずつシリアルに入力される。

上述したリセット装置２Ｃでは、電源投入後に制御回路７Ｃのスイッチ制御信号Ｓｃが不定となっている場合（第１スイッチ５及び第２スイッチ６のオンオフ状態が定まっていない場合）でも、第１ダイオードＤ１から第２電源ラインＬｐ２を介してパワーオンリセット回路４及び制御回路７Ｃに電源電圧が供給される。そのため、第２電源ラインＬｐ２の電圧は第１電源ラインＬｐ１の電源電圧とともに上昇し、パワーオンリセット回路４及び制御回路７Ｃの動作に必要な電圧に到達する。電源投入時において電源電圧がしきいレベルＶｔｈより低い場合、パワーオンリセット回路４からリセット信号Ｓｒが出力されるため、第２電源ラインＬｐ２の電圧が制御回路７Ｃの動作に必要な電圧に到達すると、制御回路７Ｃの制御によって第１スイッチ５がオンするとともに第２スイッチ６がオフする。これにより、パワーオンリセット回路４及び制御回路７Ｃには、第１電源ラインＬｐ１から電源電圧が供給される。

パワーオンリセット回路４に電源電圧が供給されると、電源電圧がしきいレベルＶｔｈを超えた場合、パワーオンリセット回路４においてリセット信号Ｓｒの出力が停止される。

パワーオンリセット回路４からのリセット信号Ｓｒの出力が停止された状態で信号ラインＬｓから検査モード起動信号が入力されると、制御回路７Ｃの制御により、第１スイッチ５がオフするとともに第２スイッチ６がオンし、検査モードに移行する。このとき、第１電源ラインＬｐ１の電源電圧とほぼ同じ電圧が信号ラインＬｓに印加されると、第１ダイオードＤ１がオフ状態になる。そのため、パワーオンリセット回路４の電源電流はほぼ信号ラインＬｓに流れることとなり、第１電源ラインＬｐ１には流れない。

本実施形態によれば、検査モードにおいて制御回路７Ｃの電源電流が回路部３Ｃの第１電源ラインＬｐ１に流れなくなるため、制御回路７Ｃを含まない回路部３Ｃのみの電源電流を正確に測定することが可能となる。

なお、本発明は上述した実施形態にのみ限定されるものではなく、種々のバリエーションを含んでいる。

上述した各実施形態におけるパワーオンリセット回路の回路構成は任意であり、従来より知られた種々の回路構成を採用することが可能である。

回路部及びリセット装置は、１つの半導体基板上に形成されてもよいし、２以上の半導体基板上に形成されてもよい。

図１、図３～図５の例において、インバータ回路２１はリセット装置（２、２Ａ、２Ｂ、２Ｃ）に含まれているが、インバータ回路２１は回路部（３、３Ｃ）に含まれていてもよい。

１，１Ａ，１Ｂ，１Ｃ…回路装置、２，２Ａ，２Ｂ，２Ｃ…リセット装置、２１…インバータ回路、３，３Ｃ…回路部、４…パワーオンリセット回路、５…第１スイッチ、６…第２スイッチ、７，７Ｃ…制御回路、Ｄ１…第１ダイオード、Ｄ２…第２ダイオード、Ｍ１…第１トランジスタ、Ｍ２…第２トランジスタ、Ｌｐ１…第１電源ライン、Ｌｐ２…第２電源ライン、Ｌｎ…電源ライン、Ｌｓ…信号ライン、Ｔ１～Ｔ３…端子、Ｓｒ…リセット信号、Ｓｃ…スイッチ制御信号、Ｓｉｇ…信号

Claims

電源投入時に回路部を初期状態にリセットするリセット装置であって、
電源電圧がしきいレベルより低い場合、前記回路部を前記初期状態にリセットするリセット信号を出力し、前記電源電圧が上昇して前記しきいレベルを超えた場合、前記リセット信号の出力を停止するパワーオンリセット回路と、
前記回路部に前記電源電圧を供給する第１電源ラインと、前記パワーオンリセット回路に前記電源電圧を供給する第２電源ラインとを接続する経路に設けられた第１スイッチと、
前記回路部の信号を伝送する信号ラインと前記第２電源ラインとを接続する経路に設けられた第２スイッチと、
前記パワーオンリセット回路に前記第１電源ラインから前記電源電圧を供給する通常モードにおいて、前記第１スイッチをオンするとともに前記第２スイッチをオフし、前記パワーオンリセット回路に前記信号ラインから前記電源電圧を供給する検査モードにおいて、前記第１スイッチをオフするとともに前記第２スイッチをオンする制御回路とを有し、
前記制御回路は、前記パワーオンリセット回路から前記リセット信号が出力される場合に、前記第１スイッチをオンするとともに前記第２スイッチをオフする、
リセット装置。
前記検査モードにおいて、前記しきいレベルより高い電圧が前記信号ラインに印加される、
請求項１に記載のリセット装置。
アノードが前記第１電源ラインに接続され、カソードが前記第２電源ラインに接続された第１ダイオードと、
アノードが前記信号ラインに接続され、カソードが前記第２電源ラインに接続された第２ダイオードとを有する、
請求項１又は２に記載のリセット装置。
前記第１スイッチは、前記第１電源ラインと前記第２電源ラインとの接続をオン又はオフする第１トランジスタを含み、
前記第２スイッチは、前記信号ラインと前記第２電源ラインとの接続をオン又はオフする第２トランジスタを含み、
前記第１ダイオードは、前記第１トランジスタにおける寄生ダイオードであり、
前記第２ダイオードは、前記第２トランジスタにおける寄生ダイオードである、
請求項３に記載のリセット装置。
前記第１トランジスタは、ソースが前記第１電源ラインに接続され、ドレインが前記第２電源ラインに接続され、基板電位が前記第２電源ラインに接続されたｐチャンネルＭＯＳトランジスタであり、
前記第２トランジスタは、ソースが前記信号ラインに接続され、ドレインが前記第２電源ラインに接続され、基板電位が前記第２電源ラインに接続されたｐチャンネルＭＯＳトランジスタである、
請求項４に記載のリセット装置。
前記制御回路は、前記回路部に含まれた回路である、
請求項１～５のいずれか一項に記載のリセット装置。
前記制御回路は、前記第２電源ラインを通じて供給される前記電源電圧により動作する回路である、
請求項３～５のいずれか一項に記載のリセット装置。
前記制御回路は、前記パワーオンリセット回路からの前記リセット信号の出力が停止された状態で前記信号ラインから検査モード起動信号が入力されると、前記第１スイッチをオフするとともに前記第２スイッチをオンする、
請求項７に記載のリセット装置。
回路部と、
電源投入時に前記回路部を初期状態にリセットするリセット装置とを有した回路装置であって、
前記リセット装置が、請求項１～８のいずれか一項に記載したリセット装置である、
回路装置。
前記回路部と前記リセット装置とが１つの半導体基板上に形成された
請求項９に記載の回路装置。
回路装置に含まれる回路部を電源投入時に初期状態にリセットするリセット方法であって、
前記回路装置は、
パワーオンリセット回路と、
前記回路部に電源電圧を供給する第１電源ラインと、前記パワーオンリセット回路に前記電源電圧を供給する第２電源ラインとを接続する経路に設けられた第１スイッチと、
前記回路部の信号を伝送する信号ラインと前記第２電源ラインとを接続する経路に設けられた第２スイッチと、
制御回路とを有し、
前記電源電圧がしきいレベルより低い場合に、前記パワーオンリセット回路が前記回路部を前記初期状態にリセットするリセット信号を出力することと、
前記パワーオンリセット回路から前記リセット信号が出力される場合に、前記制御回路が前記第１スイッチをオンするとともに前記第２スイッチをオフすることと、
前記電源電圧が上昇して前記しきいレベルを超えた場合に、前記パワーオンリセット回路が前記リセット信号の出力を停止することと、
前記パワーオンリセット回路に前記第１電源ラインから前記電源電圧を供給する通常モードにおいて、前記制御回路が前記第１スイッチをオンするとともに前記第２スイッチをオフすることと、
前記パワーオンリセット回路に前記信号ラインから前記電源電圧を供給する検査モードにおいて、前記しきいレベルより高い電圧を前記信号ラインに印加することと、
前記検査モードにおいて、前記制御回路が前記第１スイッチをオフするとともに前記第２スイッチをオンすることと
を有するリセット方法。