DE102008003819B4 - Schaltungsanordnung und Verfahren zum Testen einer Rücksetzschaltung - Google Patents
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Abstract
Schaltungsanordnung zum Testen einer Rücksetzschaltung, aufweisend:
– die Rücksetzschaltung (11), umfassend
– einen Spannungseingang (12) zum Zuführen einer Eingangsspannung (VDD) und
– einen Ausgang (13) zum Bereitstellen eines Rücksetzsignals (POR) in Abhängigkeit der Eingangsspannung (VDD),
– einen Umschalter (14), umfassend
– einen ersten Eingang (15) zum Zuführen einer Testspannung (VTM),
– einen zweiten Eingang (16) zum Zuführen einer Versorgungsspannung (VBAT),
– einen Steuereingang (17) zum Umschalten zwischen dem ersten und dem zweiten Eingang (15, 16) in Abhängigkeit eines Testeinstellsignals (TM) und
– einen Ausgang (18), der mit dem Spannungseingang (12) der Rücksetzschaltung (11) gekoppelt ist, sowie
– eine Ausgangslogikschaltung (21) mit
– einem ersten Eingang (22), der mit dem Ausgang (13) der Rücksetzschaltung (11) gekoppelt ist,
– einem zweiten Eingang (23) zum Zuführen des Testeinstellsignals (TM),
– einem ersten Ausgang (24) zum Bereitstellen eines Systemrücksetzsignals (SPOR) in Abhängigkeit des Rücksetzsignals (POR) und des Testeinstellsignals (TM) und
– einen zweiten Ausgang (25) zum Bereitstellen eines Resultatsignals (TPOR) in Abhängigkeit des Rücksetzsignals (POR) und des Testeinstellsignals (TM).
– die Rücksetzschaltung (11), umfassend
– einen Spannungseingang (12) zum Zuführen einer Eingangsspannung (VDD) und
– einen Ausgang (13) zum Bereitstellen eines Rücksetzsignals (POR) in Abhängigkeit der Eingangsspannung (VDD),
– einen Umschalter (14), umfassend
– einen ersten Eingang (15) zum Zuführen einer Testspannung (VTM),
– einen zweiten Eingang (16) zum Zuführen einer Versorgungsspannung (VBAT),
– einen Steuereingang (17) zum Umschalten zwischen dem ersten und dem zweiten Eingang (15, 16) in Abhängigkeit eines Testeinstellsignals (TM) und
– einen Ausgang (18), der mit dem Spannungseingang (12) der Rücksetzschaltung (11) gekoppelt ist, sowie
– eine Ausgangslogikschaltung (21) mit
– einem ersten Eingang (22), der mit dem Ausgang (13) der Rücksetzschaltung (11) gekoppelt ist,
– einem zweiten Eingang (23) zum Zuführen des Testeinstellsignals (TM),
– einem ersten Ausgang (24) zum Bereitstellen eines Systemrücksetzsignals (SPOR) in Abhängigkeit des Rücksetzsignals (POR) und des Testeinstellsignals (TM) und
– einen zweiten Ausgang (25) zum Bereitstellen eines Resultatsignals (TPOR) in Abhängigkeit des Rücksetzsignals (POR) und des Testeinstellsignals (TM).
Description
- Die vorliegende Erfindung betrifft eine Schaltungsanordnung und ein Verfahren zum Testen einer Rücksetzschaltung.
- Schaltungsanordnungen weisen häufig eine Rücksetzschaltung auf, der eine Versorgungsspannung der Schaltungsanordnung zugeführt wird und die ein Rücksetzsignal in Abhängigkeit der Versorgungsspannung bereitstellt. Das Rücksetzsignal wird einem Schaltungsblock der Schaltungsanordnung zugeleitet. Dabei weist das Rücksetzsignal einen den weiteren Block der Schaltungsanordnung aktivierenden Wert auf, sofern die Versorgungsspannung einen Pegel überschreitet, bei dem der Schaltungsblock zuverlässig betrieben werden kann. Dieses Prinzip wird auch als Power an Reset bezeichnet.
- Dokument
US 2006/0041811 A1 - In Dokument
US 2007/0266280 A1 - Aufgabe der vorliegenden Erfindung ist es, eine Schaltungsanordnung zum Testen einer Rücksetzschaltung und ein Verfahren zum Testen einer Rücksetzschaltung bereitzustellen, die einen Test der Rücksetzschaltung mit einer Testspannung ermöglichen.
- Diese Aufgabe wird mit dem Gegenstand des Patentanspruchs 1 sowie dem Verfahren gemäß Patentanspruch 7 gelöst. Weiterbildungen und Ausgestaltungen sind jeweils Gegenstand der abhängigen Ansprüche.
- In einer Ausführungsform umfasst eine Schaltungsanordnung zum Testen einer Rücksetzschaltung die Rücksetzschaltung und einen Umschalter. Die Rücksetzschaltung weist einen Spannungseingang und einen Ausgang auf. Der Umschalter umfasst einen ersten und einen zweiten Eingang, einen Steuereingang und einen Ausgang. Der Ausgang des Umschalters ist mit dem Spannungseingang der Rücksetzschaltung verbunden.
- Dem Spannungseingang der Rücksetzschaltung wird eine Eingangsspannung zugeführt. An dem Ausgang der Rücksetzschaltung wird ein Rücksetzsignal in Abhängigkeit der Eingangsspannung bereitgestellt. Dem ersten Eingang des Umschalters wird eine Testspannung zugeführt. Der zweite Eingang des Umschalters wird mit einer Versorgungsspannung beaufschlagt. Ein Testeinstellsignal wird dem Steuereingang des Umschalters zugeleitet. In Abhängigkeit des Testeinstellsignals wird der Umschalter zwischen dem ersten und dem zweiten Eingang umgeschaltet.
- Mit Vorteil wird mittels des Umschalters eingestellt, ob die Versorgungsspannung oder die Testspannung dem Spannungseingang der Rücksetzschaltung bereitgestellt werden. Somit ist wahlweise ein Zuleiten der Testspannung oder ein Zuleiten der Versorgungsspannung an die Rücksetzschaltung möglich. Mit Vorteil kann die Funktionsfähigkeit der Rücksetzschaltung in einem Testbetrieb mittels einer Testspannung getestet werden, die unabhängig von der Versorgungsspannung der Schaltungsanordnung ist. Die Rücksetzschaltung kann somit ein digitales Rücksetzsignal in Abhängigkeit einer analogen Testspannung generieren.
- In einer Ausführungsform umfasst die Schaltungsanordnung eine Eingangslogikschaltung. Die Eingangslogikschaltung ist an einem Ausgang mit dem Steuereingang des Umschalters verbunden und stellt das Testeinstellsignal bereit. Die Eingangslogikschaltung kann eine Speicherschaltung aufweisen. Die Speicherschaltung kann ein Flip-Flop oder eine asynchrone Logik oder eine kombinatorische Logik umfassen.
- Weist das Testeinstellsignal einen logischen Wert 1 auf, so ist der Testbetrieb aktiviert. Im Testbetrieb der Schaltungsanordnung wird der erste Eingang des Umschalters mit dem Ausgang des Umschalters verbunden. Weist hingegen das Testeinstellsignal einen logischen Wert 0 auf, so ist der Testbetrieb der Schaltungsanordnung deaktiviert und die Schaltungsanordnung befindet sich in einem Normalbetrieb. Dabei ist der zweite Eingang des Umschalters mit dem Ausgang des Umschalters verbunden.
- In einer Weiterbildung weist die Schaltungsanordnung eine Ausgangslogikschaltung auf. Ein erster Eingang der Ausgangslogikschaltung ist an den Ausgang der Rücksetzschaltung angeschlossen. Ein zweiter Eingang der Ausgangslogikschaltung ist an den Ausgang der Eingangslogikschaltung angeschlossen. Ein erster Ausgang der Ausgangslogikschaltung ist mit einem Schaltungsblock der Schaltungsanordnung verbunden. Ein zweiter Ausgang der Ausgangslogikschaltung ist mit einer Ausganganschlussfläche der Schaltungsanordnung gekoppelt. Dem ersten Eingang der Ausgangslogikschaltung wird somit das Rücksetzsignal zugeführt. Der zweite Eingang der Ausgangslogikschaltung dient zum Zuleiten des Testeinstellsignals an die Ausgangslogikschaltung. Am ersten Ausgang der Ausgangslogikschaltung wird ein Systemrücksetzsignal abgegeben. Das Systemrücksetzsignal wird in Abhängigkeit von dem Rücksetzsignal und dem Testeinstellsignal bereitgestellt. Dabei wird das Systemrücksignal aus dem Rücksetzsignal generiert, sofern der Testbetrieb der Schaltungsanordnung deaktiviert ist. Ist allerdings mittels des Testeinstellsignals der Testbetrieb der Schaltungsanordnung aktiviert, so weist das Systemrücksetzsignal einen logischen Wert auf, der den Schaltungsblock deaktiviert. Am zweiten Ausgang der Ausgangslogikschaltung wird ein Resultatsignal bereitgestellt. Das Resultatsignal wird in Abhängigkeit des Rücksetzsignals und des Testeinstellsignals generiert. Weist das Testeinstellsignal einen den Testbetrieb aktivierenden Wert auf, so entspricht das Resultatsignal dem Rücksetzsignal. Ist mittels des Testeinstellsignals der Testbetrieb deaktiviert, so weist das Resultatsignal einen konstanten Wert auf. Mit Vorteil kann mittels der Ausgangslogikschaltung die Rücksetzschaltung im Testbetrieb von dem Schaltungsblock isoliert werden. Die Isolierung kann durchgeführt werden, ohne dass ein Systemrücksetzsignal erzeugt wird, das die Schaltungsanordnung zurücksetzt.
- Bevorzugt umfasst ein Halbleiterkörper die Rücksetzschaltung, die Eisgangslogikschaltung und die Ausgangslogikschaltung.
- Mit Vorteil ist in einem Betriebszustand, in dem kein Testbetrieb erfolgt, ein Stromverbrauch der Schaltungsanordnung nicht durch den Umschalter, die Eingangslogikschaltung und die Ausgangslogikschaltung erhöht.
- In einer Ausführungsform umfasst ein Verfahren zum Testen einer Rücksetzschaltung ein Zuführen einer Versorgungsspannung als eine Eingangsspannung an die Rücksetzschaltung in einem Normalbetrieb. Weiter wird in Abhängigkeit eines Testeinstellsignals von dem Normalbetrieb in einen Testbetrieb umgeschaltet. Eine Testspannung wird als die Eingangsspannung an die Rücksetzschaltung im Testbetrieb zugeleitet und ein Rücksetzsignals mittels der Rücksetzschaltung in Abhängigkeit der Eingangsspannung generiert.
- Mit Vorteil kann somit eine Testspannung einer Rücksetzschaltung zugeführt und das Rücksetzsignal mittels der Testspannung erzeugt werden. Damit ist ein Testbetrieb der Rücksetzschaltung ermöglicht. Das Rücksetzsignal kann von einem Schaltungsblock der Schaltungsanordnung isoliert sein, so dass ein isolierter Testbetrieb der Rücksetzschaltung ermöglicht ist. Im Testbetrieb wird das Rücksetzsignal nicht dem Schaltungsblock zugeleitet.
- In einer Weiterbildung umfasst das Verfahren folgende Schritte im Testbetrieb: Die Versorgungsspannung wird an eine Schaltungsanordnung, welche die Rücksetzschaltung und einen Schaltungsblock umfasst, angelegt. Die Schaltungsanordnung wird somit angeschaltet. Mittels des Testeinstellsignals wird die Rücksetzschaltung von dem Schaltungsblock elektrisch getrennt. Die Rücksetzschaltung ist somit elektrisch isoliert. Im Normalbetrieb wird dem Schaltungsblock das Rücksetzsignal zugeleitet. Zur Durchführung der Isolation der Rücksetzschaltung wird im Testbetrieb das Rücksetzsignal nicht dem Schaltungsblock zugeführt. Im Testbetrieb kann dem Schaltungsblock ein Signal zugeleitet werden, das den Schaltungsblock deaktiviert. Die einstellbare Testspannung wird über einen separaten Pfad der zuvor isolierten Rücksetzschaltung zugeführt, welche das Rücksetzsignal generiert. Die Testspannung ist eine analoge Spannung. Die Testspannung kann wertkontinuierliche Spannungswerte aufweisen. Das Rücksetzsignal wird als ein Resultatsignal bereitgestellt. Das Resultatsignal ist ein digitales Signal. Das Resultatsignal weist daher wertdiskrete Werte auf. Eine Abhängigkeit des Resultatsignals vom Testsignal wird ausgewertet. Dabei wird mindestens ein Schwellwert der Rücksetzschaltung ermittelt. In Abhängigkeit des Schwellwertes wird das Rücksetzsignal im Test- und im Normalbetrieb erzeugt. Mit Vorteil ist die Rücksetzschaltung getrennt vom Schaltungsblock testbar.
- In einer Weiterbildung durchläuft im Testbetrieb die Testspannung eine Spannungsrampe mit steigenden Spannungswerten zur Detektion eines ersten Schwellwertes der Rücksetzschaltung. Dabei entspricht der erste Schwellwert dem Wert der Testspannung, bei dem das Resultatsignal seinen logischen Wert ändert. Alternativ durchläuft die Testspannung eine Spannungsrampe mit fallenden Spannungswerten zur Detektion. eines zweiten Schwellwertes der Rücksetzschaltung. Hierbei entspricht der zweite Schwellwert dem Wert der Testspannung, bei dem das Resultatsignal seinen logischen Wert bei fallenden Spannungswerten der Testspannung ändert. Bevorzugt durchläuft die Testspannung eine Spannungsrampe mit fallenden Spannungswerten und eine Spannungsrampe mit steigenden Spannungswerten. Der zweite Schwellwert ist vorteilhafterweise niedriger als der erste Schwellwert. Es ist ein Vorteil einer derartigen Hysterese, dass bei einer Eingangsspannung mit einem Wert, der ungefähr dem ersten Schwellwert entspricht, kleine Spannungsschwankungen der Eingangsspannung nicht bereits zu Änderungen des Rücksetzsignals führen.
- Die Erfindung wird nachfolgend an mehreren Ausführungsbeispielen anhand der Figuren naher erläutert. Funktions- beziehungsweise wirkungsgleiche Bauelemente und Schaltungselemente tragen gleiche Bezugszeichen. Insoweit sich Schaltungsteile oder Bauelemente in ihrer Funktion entsprechen, wird deren Beschreibung nicht in jeder der folgenden Figuren wiederholt.
- Es zeigen:
-
1A und1B beispielhafte Ausführungsformen einer Schaltungsanordnung mit einer Rücksetzschaltung nach dem vorgeschlagenen Prinzip, -
2 eine beispielhafte Ausführungsform einer Rücksetzschaltung nach dem vorgeschlagenen Prinzip und -
3A bis3G beispielhafte Signalverläufe einer Schaltungsanordnung mit einer Rücksetzschaltung nach dem vorgeschlagenen Prinzip. -
1A zeigt eine beispielhafte Ausführungsform einer Schaltungsanordnung mit einer Rücksetzschaltung nach dem vorgeschlagenen Prinzip. Die Rücksetzschaltung11 umfasst einen Spannungseingang12 und einen Ausgang13 . Die Rücksetzschaltung11 kann auch als POR-Block bezeichnet sein. Weiter umfasst die Schaltungsanordnung einen Umschalter14 mit einem ersten und einem zweiten Eingang15 ,16 , einem Steuereingang17 und einem Ausgang18 . Der Ausgang18 des Umschalters14 ist mit dem Spannungseingang12 der Rücksetzschaltung11 verbunden. Eine erste Anschlussfläche19 der Schaltungsanordnung10 ist mit dem ersten Eingang15 des Umschalters14 verbunden. Entsprechend ist eine zweite Anschlussfläche20 der Schaltungsanordnung10 mit dem zweiten Eingang16 des Umschalters14 verbunden. Weiter umfasst die Schaltungsanordnung10 eine Ausgangslogikschaltung21 mit einem ersten und einem zweiten Eingang22 ,23 sowie einem ersten und einem zweiten Ausgang24 ,25 . Der erste Eingang22 der Ausgangslogikschaltung21 ist mit dem Ausgang13 der Rücksetzschaltung11 verbunden. Darüber hinaus umfasst die Schaltungsanordnung10 einen Schaltungsblock26 , der an den ersten Ausgang24 der Ausgangslogikschaltung21 angeschlossen ist. Der Schaltungsblock26 ist zusätzlich mit der zweiten Anschlussfläche20 verbunden. Ferner weist die Schaltungsanordnung10 eine Ausgangsanschlussfläche27 auf, die mit dem zweiten Ausgang25 der Ausgangslogikschaltung21 gekoppelt ist. - Weiter umfasst die Schaltungsanordnung
10 eine Eingangslogikschaltung28 mit einem Ausgang29 . Der Ausgang29 ist mit dem Steuereingang17 des Umschalters14 verbunden. Darüber hinaus ist der Ausgang29 der Eingangslogikschaltung28 an den zweiten Eingang23 der Ausgangslogikschaltung21 angeschlossen. Zusätzlich weist die Eingangslogikschaltung28 einen ersten Eingang30 auf, der mit dem ersten Ausgang24 der Ausgangslogikschaltung21 gekoppelt ist. Ferner weist die Eingangslogikschaltung28 einen zweiten Eingang32 und einen dritten Eingang31 auf. Die Eingangslogikschaltung28 ist als Testbetrieb-Register implementiert. Die Eingangslogikschaltung28 umfasst eine Speicherschaltung33 . Die Speicherschaltung33 ist als Flip-Flop realisiert. Ein Datenausgang34 der Speicherschaltung33 ist mit dem Ausgang29 der Eingangslogikschaltung28 verbunden. Ein Rücksetzeingang35 der Speicherschaltung33 ist mit dem ersten Eingang30 der Eingangslogikschaltung28 verbunden. Ein Takteingang36 der Speicherschaltung33 ist mit dem dritten Eingang31 der Eingangslogikschaltung28 gekoppelt. Ein Dateneingang37 der Speicherschaltung33 ist an den zweiten Eingang32 der Eingangslogikschaltung28 angeschlossen. - Darüber hinaus umfasst der Umschalter
14 einen Puffer38 sowie einen ersten und einen zweiten Schalter39 ,40 . Der Puffer38 ist zwischen den Steuereingang17 des Umschalters14 und den Steuereingängen des ersten und des zweiten Schalters39 ,40 geschaltet. Der erste Schalter39 verbindet den ersten Eingang15 des Umschalters14 mit dem Ausgang18 des Umschalters14 . Entsprechend verbindet der zweite Schalter40 den zweiten Eingang16 des Umschalters14 mit dem Ausgang18 des Umschalters14 . Weiter weist die Ausgangslogikschaltung21 einen dritten Eingang41 auf, der an den Ausgang18 des Umschalters14 angeschlossen ist. Zusätzlich weist die Ausgangslogikschaltung21 einen vierten Eingang42 auf, der mit dem zweiten Eingang16 des Umschalters14 und damit mit der zweiten Anschlussfläche20 verbunden ist. - Eine Testspannung VTM wird dem ersten Eingang
15 des Umschalters14 über die erste Anschlussfläche19 zugeleitet. Eine Versorgungsspannung VBAT wird dem zweiten Eingang16 des Umschalters14 über die zweite Anschlussfläche20 zugeführt. Die Versorgungsspannung VBAT dient zur Versorgung der Schaltungsanordnung10 . Der Schaltungsblock26 wird von der Versorgungsspannung VBAT versorgt. Dem Steuereingang17 des Umschalters14 wird ein Testeinstellsignal TM zugeleitet. In Abhängigkeit des Testeinstellsignals TM ist wahlweise der erste oder der zweite Schalter39 ,40 geschlossen, so dass alternativ der erste oder der zweite Eingang15 ,16 des Umschalters14 mit dem Ausgang18 des Umschalters14 verbunden ist. Die am Ausgang18 des Umschalters14 anliegende Spannung wird als Eingangsspannung VDD dem Spannungseingang12 der Rücksetzschaltung11 zugeleitet. Die Eingangsspannung VDD entspricht somit der Versorgungsspannung VBAT oder alternativ der Testspannung VTM. - Die Rücksetzschaltung
11 generiert ein Rücksetzsignal POR in Abhängigkeit der Eingangsspannung VDD, Dabei wird das Rücksetzsignal POR mit einem aktivierenden Wert generiert, sofern die Eingangsspannung VDD einen ersten Schwellwert VPH überschreitet. Der erste Schwellwert VPH ist so eingestellt, dass eine Versorgungsspannung VBAT mit einem Wert größer als dem ersten Schwellwert VPH ausreichend zum sicheren Betrieb des Schaltungsblockes26 ist. - Das Rücksetzsignal POR wird über den Ausgang
13 der Rücksetzschaltung11 dem ersten Eingang22 der Ausgangslogikschaltung21 zugeführt. Der zweite Eingang23 der Ausgangslogikschaltung21 wird mit dem Testeinstellsignal TM beaufschlagt. Dem dritten Eingang41 der Ausgangslogikschaltung21 wird die Eingangsspannung VDD zugeleitet. Am vierten Eingang42 liegt die Versorgungsspannung VBAT an, die zur Versorgung der Gatter der Ausgangslogikschaltung21 eingesetzt wird. Die Ausgangslogikschaltung21 generiert ein Systemrücksetzsignal SPOR in Abhängigkeit des Rücksetzsignals POR und des Testeinstellsignals TM und stellt das Systemrücksetzsignal SPOR am ersten Ausgang24 bereit. Das Systemrücksetzsignal SPOR wird den Schaltungsblock26 zugeleitet und dient zum Aktivieren des Schaltungsblocks26 , sofern die Versorgungsspannung VBAT den ersten Schwellwert VPH überschritten hat. In Abhängigkeit des Testeinstellsignals TM und des Rücksetzsignals POR stellt zusätzlich die Ausgangslogikschaltung21 ein Resultatsignal TPOR am zweiten Ausgang25 der Ausgangslogikschaltung21 bereit. Das Resultatsignal TPOR ist als digitales Signal realisiert. Das Resultatsignal TPOR wird der Ausgangsanschlussfläche27 zugeführt. Eine nicht gezeigte Schnittstelle der Schaltungsanordnung10 , englisch: Interface, umfasst die Ausgangsanschlussfläche27 . - Das Systemrücksetzsignal SPOR wird zusätzlich über den ersten Eingang
30 der Eingangsschaltungsanordnung28 dem Rücksetzeingang35 der Speicherschaltung33 zugeleitet. Die Speicherschaltung33 generiert das Testeinstellsignal TM an dem Datenausgang34 , das über den Ausgang29 der Eingangslogikschaltung28 dem Umschalter18 und der Ausgangslogikschaltung21 zugeleitet wird. Ein Taktsignal CLK wird über den dritten Eingang31 der Eingangslogikschaltung28 dem Takteingang36 der Speicherschaltung33 zugeführt. Ein Datensignal SDAT wird über den zweiten Eingang32 der Eingangslogikschaltung28 dem Dateneingang37 der Speicherschaltung33 zugeleitet. Die Speicherschaltung33 generiert das Testeinstellsignal TM in Abhängigkeit des Taktsignals CLK, des Systemrücksetzsignals SPOR und des Datensignals SDAT. - Mit Vorteil kann mittels des Testeinstellsignals TM ausgewählt werden, ob die Testspannung VTM oder die Versorgungsspannung VBAT der Rücksetzschaltung
11 zugeleitet wird. Mit Vorteil wird das Testeinstellsignal TM auch der Ausgangslogikschaltung21 zugeführt, sodass während der Durchführung eines Tests das Systemrücksetzsignal SPOR einen den Schaltingsblock26 deaktivierenden Wert aufweist. Das Systemrücksetzsignal SPOR weist ausschließlich dann einen den Schaltungsblock26 aktivierenden Wert auf, sofern das Rücksetzsignal POR den aktivierenden Wert zeigt und die Rücksetzschaltung11 sich nicht im Testbetrieb befindet. Im Testbetrieb ist somit die Rücksetzschaltung11 mittels des Testeinstellsignals TM von dem Schaltungsblock26 isoliert. Im Testbetrieb entspricht das Resultatsignal TPOR dem Rücksetzsignal POR. Vorteilhafterweise weist das Resultatsignal TPOR einen konstanten Wert auf, sofern sich die Rücksetzschaltung11 nicht im Testbetrieb befindet. - Mittels des Puffers
38 kann vorteilhafterweise eingestellt werden, dass bei Fehlen eines definierten Testeinstellsignals TM der zweite Schalter40 geschlossen und somit die Versorgungsspannung VBAT der Rücksetzschaltung11 zugeleitet ist. - Mit Vorteil wird die Rücksetzschaltung
11 für den Testbetrieb über einen getrennten Versorgungspfad, der den ersten Schalter39 des Umschalters14 und die erste Anschlussfläche19 umfasst, versorgt. Eine Messung eines Schwellwertes der Rücksetzschaltung11 wird derart ausgeführt, dass ein Ergebnis über einen Ausgangspfad, der die Ausgangslogikschaltung21 und den Ausgangsanschluss27 umfasst, abgegeben wird. - In einer alternativen, nicht gezeigten Ausführungsform umfasst die Schaltungsanordnung
10 einen Multiplexer, der eingangsseitig mit dem zweiten Ausgang25 der Ausgangslogikschaltung21 und ausgangsseitig mit einer Anschlussfläche verbunden ist. Die Anschlussfläche ist somit als Testanschlussfläche, englisch: test-mode pin, implementiert. Mit Vorteil kann somit die Anzahl der Anschlussflächen gering und eine Fläche eines Halbleiterkörpers, welcher die Schaltungsanordnung umfasst, klein gehalten werden. -
1B zeigt eine beispielhafte Ausführungsform einer Schaltungsanordnung mit einer Rücksetzschaltung nach dem vorgeschlagenen Prinzip. Die Schaltungsanordnung gemäß1B ist eine Weiterbildung der in1A gezeigten Ausführungsform und wird insoweit hier nicht noch einmal beschrieben. Der erste Schalter39 umfasst einen ersten Schalttransistor50 , der zwischen den ersten Eingang15 und den Ausgang18 des Umschalters14 geschaltet ist. Ein Steueranschluss des ersten Schalttransistors50 ist an einen ersten Ausgang51 des Puffers38 angeschlossen. Weiter umfasst der erste Schalter39 einen zweiten Schalttransistor52 , der seriell zum ersten Schalttransistor50 geschaltet ist. Der zweite Schalttransistor52 ist zwischen dem ersten Schalttransistor50 und dem Ausgang18 des Umschalters14 angeordnet. Ein Steueranschluss des zweiten Schalttransistors52 ist ebenfalls an den ersten Ausgang51 des Puffers38 angeschlossen. Ein Knoten53 zwischen dem ersten und dem zweiten Schalttransistor50 ,52 ist über einen ersten Widerstand54 mit den beiden Steueranschlüssen des ersten und des zweiten Schalttransistors50 ,52 verbunden. Der Knoten53 ist ebenfalls mit den beiden Substratanschlüssen des ersten und des zweiten Schalttransistors50 ,52 verbunden. Der zweite Schalter40 umfasst einen dritten Schalttransistor55 , der zwischen den zweiten Eingang16 und den Ausgang18 des Umschalters14 geschaltet ist. Ein Steueranschluss des dritten Schalttransistors55 ist an einen zweiten Ausgang56 des Puffers38 angeschlossen. - Der Puffer
38 umfasst einen ersten und einen zweiten Inverter57 ,58 , die hintereinander geschaltet sind. Ein Eingang des ersten Inverters57 ist mit dem Steuereingang17 des Umschalters14 verbunden. Der Puffer38 weist einen vierten Schalttransistor59 auf, der den ersten Ausgang51 des Puffers38 und damit die Steuereingänge des ersten und des zweiten Schalttransistors50 ,52 mit einem Bezugspotentialanschluss60 verbindet. Ein Ausgang des ersten Inverters57 ist über den zweiten Inverter58 mit einem Steueranschluss des vierten Schalttransistors59 verbunden. Der Puffer38 weist einen fünften Schalttransistor61 auf, der den zweiten Eingang16 des Umschalters14 mit dem zweiten Ausgang56 des Puffers38 verbindet. Der zweite Ausgang56 des Puffers38 ist über einen zweiten Widerstand62 mit dem Bezugspotentialanschluss60 verbunden. Der Ausgang des ersten Inverters57 ist an einen Steueranschluss des fünften Schalttransistors61 angeschlossen. Der erste, zweite, dritte und fünfte Schalttransistor50 ,52 ,55 ,61 ist jeweils als ein p-Kanal Feldeffekttransistor realisiert. Der vierte Schalttransistor59 ist als n-Kanal Feldeffekttransistor implementiert. Der erste, zweite und dritte Schalttransistor50 ,52 ,55 weist jeweils ein hohes Weiten-zu-Längen Verhältnis auf, sodass ihr Einschaltwiderstand gering ist. - Darüber hinaus umfasst die Schaltungsanordnung
10 einen Pufferkondensator64 , der den Ausgang18 des Umschalters14 mit dem Bezugspotentialanschluss60 verbindet. Die Rücksetzschaltung11 weist einen Kondensator65 und einen Schalter66 auf. Dabei ist eine erste Elektrode des Kondensators65 über den Schalter66 mit dem Spannungseingang12 der Rücksetzschaltung11 verbunden. Ein Ausgangstreiber67 der Rücksetzschaltung11 ist zwischen eine zweite Elektrode des Kondensators65 und den Ausgang13 der Rücksetzschaltung11 geschaltet. Ein Steueranschluss des Schalters66 ist über den Ausgang29 der Eingangslogikschaltung28 mit dem Datenausgang33 der Speicherschaltung32 verbunden. Weiter umfasst die Rücksetzschaltung11 einen ersten, einen zweiten und einen dritten Anschluss68 ,69 ,70 . Der erste und der zweite Anschluss68 ,69 sind mit dem Bezugspotentialanschluss60 verbunden. Der dritte Anschluss70 ist an einem Substratvorspannungsanschluss71 angeschlossen. - Die Ausgangslogikschaltung
21 umfasst ein erstes logisches Gatter72 , einen ersten Inverter73 und zweites logisches Gatter74 . Ein erster Eingang des ersten logischen Gatters72 und ein erster Eingang des zweiten logischen Gatters74 sind miteinander verbunden und mit dem Ausgang13 der Rücksetzschaltung11 über den ersten Eingang22 der Ausgangslogikschaltung21 gekoppelt. Ein zweiter Eingang des zweiten logischen Gatters74 ist mit dem zweiten Eingang23 der Ausgangslogikschaltung21 verbunden. Ebenso ist ein zweiter Eingang des ersten logischen Gatters72 über den ersten Inverter73 mit dem zweiten Eingang23 der Ausgangslogikschaltung21 verbunden. Die Ausgangslogikschaltung21 weist darüber hinaus einen ersten Pegelumsetzer75 , englisch: level shifter, auf, der den ersten Eingang22 der Ausgangslogikschaltung21 mit den beiden ersten Eingängen des ersten und des zweiten logischen Gatters72 ,74 verbindet. Das erste und das zweite logische Gatter72 ,74 sind als NAND-Gatter implementiert. Ein Ausgang des ersten logischen Gatters72 ist mit dem ersten Ausgang24 der Ausgangslogikschaltung21 gekoppelt. Die Ausgangslogikschaltung21 weist ein drittes logisches Gatter77 auf, das an einem ersten Eingang mit dem Ausgang des ersten logischen Gatters72 und an einem Ausgang mit dem ersten Ausgang24 der Ausgangslogikschaltung21 verbunden ist. Das dritte logische Gatter77 umfasst eine invertierende Funktion. Die Ausgangslogikschaltung21 umfasst darüber hinaus einen zweiten Pegelumsetzer78 , der den dritten Eingang41 der Ausgangslogikschaltung21 mit einem zweiten Eingang des dritten logischen Gatters77 verbindet. Das dritte logische Gatter77 ist ebenfalls als NAND-Gatter realisiert. Ein Ausgang des zweiten logischen Gatters74 ist mit dem zweiten Ausgang25 der Ausgangslogikschaltung21 gekoppelt. Die Ausgangslogikschaltung21 umfasst einen zweiten Inverter76 , der zwischen den Ausgang des zweiten logischen Gatters74 und den zweiten Ausgang25 der Ausgangslogikschaltung21 geschaltet ist. - Der vierte Schalttransistor
59 stellt ein Steuersignal für den ersten und den zweiten Schalttransistor50 ,52 bereit. Dem vierten Schalttransistor59 wird über den ersten und den zweiten Inverter57 ,58 das Testeinstellsignal TM ohne Invertierung bereitgestellt. Weist das Testeinstellsignal TM den logischen Wert 1 und damit einen hohen Spannungswert auf, so ist der vierte Schalttransistor59 leitend geschaltet. Somit sind die Steueranschlüsse des ersten und des zweiten Schalttransistors50 ,52 an den Bezugspotentialanschluss60 angeschlossen. Die Steuersignale des ersten und des zweiten Schalttransistors50 ,52 entsprechen folglich einem Bezugspotential VSS, das am Bezugspotentialanschluss60 abgreifbar ist. Der erste und der zweite Schalttransistor50 ,52 sind somit eingeschaltet, sodass die am ersten Eingang15 des Umschalters14 anliegende Testspannung VTM am Ausgang18 des Umschalters14 bereitgestellt wird. - Über die Verbindung des Knotens
53 mit den beiden Substratanschlüssen des ersten und des zweiten Schalttransistors50 ,52 wird eine Substratspannung den beiden Schalttransistoren50 ,52 zugeführt. Weist das Testeinstellsignal TM den logischen Wert 0 und damit einen niedrigen Spannungswert auf, so ist der vierte Schalttransistor59 sperrend geschaltet. In diesem Fall werden die Steueranschlüsse des ersten und des zweiten Schalttransistors50 ,52 derart positiv aufgeladen, dass die beiden Schalttransistoren50 ,52 sperren. Ein Stromfluss zu dem Knoten53 kann beispielsweise durch den ersten Schalttransistor50 erfolgen, wenn die Testspannung VTM höher als die Spannung am Knoten53 ist, sodass eine Diode zwischen einem ersten Anschluss des ersten Schalttransistors50 und dem Substratanschluss des ersten Schalttransistors50 leitet. Ebenfalls kann ein Aufladen der Steueranschlüsse des ersten und des zweiten Schalttransistors50 ,52 über den zweiten Schalttransistor52 erfolgen, sofern eine Spannung am Ausgang18 des Umschalters14 höher als die Spannung am Knoten53 ist. Dabei kann der Strom beispielsweise durch eine Diode zwischen einem Anschluss des zweiten Schalttransistors52 und dem Substratanschluss des zweiten Schalttransistors52 fließen. Ebenfalls kann ein Aufladen durch Subthresholdströme der beiden Schalttransistoren50 ,52 erfolgen. Der erste und der zweite Schalttransistor50 ,52 benötigen somit keine von einer Substratspannungsquelle bereitgestellte externe Substratspannung. - Weist das Testeinstellsignal TM den logischen Wert 1 auf, so ist am Ausgang des ersten Inverters
57 der logische Wert 0 abgreifbar, sodass der fünfte Schalttransistor61 leitend geschaltet ist. Somit wird der Steueranschluss des dritten Schalttransistors55 mit dem zweiten Eingang16 des Umschalters14 verbunden. Liegt am zweiten Eingang16 die Versorgungsspannung VBAT mit einem hohen Wert an, so wird dadurch der dritte Schalttransistor55 sperrend geschaltet. Weist hingegen das Testeinstellsignal TM den logischen Wert 0 auf, so ist am Ausgang des ersten Inverters57 der logische Wert 1 abgreifbar, welcher den fünften Schalttransistor61 sperrend schaltet. Über den Widerstand62 wird somit der Steueranschluss des dritten Schalttransistors55 auf das Bezugspotential VSS gelegt, sodass der dritte Schalttransistor55 leitend geschaltet ist. In diesem Fall wird mittels des dritten Schalttransistors55 die am zweiten Eingang16 des Umschalters14 bereitgestellte Versorgungsspannung VBAT am Ausgang18 des Umschalters14 abgegeben. - Der Pufferkondensator
64 dient zum Puffern der Eingangsspannung VDD, die am Spannungseingang12 der Rücksetzschaltung11 anliegt. Damit werden bei Schaltvorgängen im Umschalter14 gegebenenfalls erzeugte Störspannungen verringert und ein Auslösen des Rücksetzsignals POR allein aufgrund von Störspannungen bei Umschaltvorgängen vermieden. Der Kondensator66 der Rücksetzschaltung11 dient zum Einstellen einer Zeitkonstante, mit der das Rücksetzsignal POR bereitgestellt wird. Um im Testbetrieb schneller die Funktion der Rücksetzschaltung11 testen zu können, wird dem Steuereingang des Schalters66 das Testeinstellsignal TM zugeleitet und mittels des Schalters66 der Kondensator65 deaktiviert. - Die Rücksetzschaltung
11 stellt bei niedrigen Werten der Eingangsspannung VDD das Rücksetzsignal mit dem Spannungswert der Eingangsspannung VDD bereit. Überschreitet die Eingangsspannung VDD einen ersten Schwellwert VPH, so nimmt das Rücksetzsignal POR den Spannungswert 0 V und damit einen ersten logischen Wert an. Weist das Rücksetzsignal POR den Spannungswert der Eingangsspannung VDD auf, so hat das Rücksetzsignal POR einen zweiten logischen Wert. Der erste logische Wert ist 0 und der zweite logische Wert 1. - Das Resultatsignal TPOR hat nur dann den logischen Wert 1, sofern das Testeinstellsignal TM und das Rücksetzsignal POR den logischen Wert 1 aufweisen. In allen anderen Fällen hat das Resultatsignal den logischen Wert 0. Das Systemrücksetzsignal SPOR hat den logischen Wert 1, wenn das Testeinstellsignal TM den logischen Wert 0 und das Rücksetzsignal POR den logischen Wert 1 aufweist. Der erste Pegelumsetzer
75 vergrößert das Rücksetzsignal POR, sodass am Ausgang des ersten Pegelumsetzers ein abgeleitetes Rücksetzsignal POR1 abgreifbar ist. Der logische Wert 1 des abgeleiteten Rücksetzsignals POR1 entspricht somit einem Spannungswert der Versorgungsspannung VBAT. Ohne den ersten Pegelumsetzer75 würde im Testbetrieb dem ersten und den zweiten logischen Gatter72 ,74 als logischer Wert 1 der Spannungswert der Eingangsspannung VDD und damit der Spannungswert der Testspannung VTM zugeleitet. Die Ausgangslogikschaltung21 wird im Testbetrieb wie auch in einem Betriebszustand ohne Testbetrieb von der Versorgungsspannung VBAT versorgt. Mittels des ersten Pegelumsetzers75 wird erreicht, dass ein logischer Wert 1 des Rücksetzsignals POR auch bei einem kleinen Spannungswert des Rücksetzsignals POR von dem ersten und dem zweiten logischen Gatter72 ,74 mit verbesserter Genauigkeit erkannt wird. Die beiden Pegelumsetzer75 ,78 sind somit für den Testbetrieb vorteilhaft. - Die Rückführung des Systemrücksetzsignals SPOR zur Eingangslogikschaltung
28 bewirkt, dass das Testeinstellsignal TM den logischen Wert 0 aufweist, sofern das Systemrücksetzsignal SPOR den logischen Wert 1 zeigt. Erst wenn die Versorgungsspannung VBAT den ersten Schwellwert VPH überschritten hat und daher das Systemrücksetzsignal SPOR den logischen Wert 0 aufweist, kann mittels des Datensignals SDAT und des Taktsignals CLK ein Testbetrieb gestartet und das Testeinstellsignal TM auf den logischen Wert 1 gesetzt werden. - Mit Vorteil lassen sich Fehler im Umschalter
14 detektieren: Weist der dritte Schalttransistor55 einen Defekt in Form eines Kurzschlusses auf, so zeigt das Resultatsignal TPOR auch bei niedrigen Werten der Testspannung VTM nicht den logischen Wert 1. Weist der dritte Schalttransistor55 einen Defekt derart auf, dass er nicht in einen leitenden Betriebszustand geschaltet werden kann, so weist das Systemrücksetzsignal SPOR in keinem Betriebzustand den logischen Wert 1 auf. Weist der fünfte Schalttransistor61 einen Defekt in Form eines Kurzschlusses auf, so kann der dritte Schalttransistor61 nicht leitend geschaltet werden und das Systemrücksetzsignal SPOR weist immer den logischen Wert 1 auf. Zeigt hingegen der fünfte Schalttransistor61 als Defekt, dass er nicht in einen leitenden Betriebszustand geschaltet werden kann, sondern immer nicht-leitend ist, so ist der dritte Schalttransistor55 ständig leitend geschaltet, sodass die Eingangsspannung VDD von der Versorgungsspannung VBAT und der Testspannung VTM abhängt. Eine erste Spannungsquelle stellt die Versorgungsspannung VBAT bereit. Hingegen stellt eine zweite Spannungsquelle die Testspannung VTM bereit. Diejenige der beiden Spannungsquellen, welche den kleineren Innenwiderstand aufweist, stellt die Eingangsspannung VDD über die Innenwiderstände der Spannungsquellen und die Schalterwiderstände ein. Hat etwa die erste Spannungsquelle einen geringeren Innenwiderstand als die zweite Spannungsquelle, so ist das Resultatsignal TPOR unabhängig von dem Wert der Testspannung VTM und hat den logischen Wert 0. - Fehlfunktionen des Umschalters
14 , der Eingangslogikschaltung28 und der Ausgangslogikschaltung21 können vorteilhafterweise im Testbetrieb detektiert werden. - Mit Vorteil kann mittels des Kondensators
65 eine Verzögerungszeit eingestellt werden, mit der das Rücksetzsignal POR bereitgestellt wird. Mittels des Schalters66 kann der Kondensator65 von einem Signalpfad, mittels dem das Rücksetzsignal POR erzeugt wird, getrennt werden. Im Testbetrieb wird daher das Rücksetzsignal POR ohne Verzögerung durch den Kondensator65 generiert. - In einer alternativen Ausführungsform ist der erste logische Wert 1 und der zweite logische Wert 0.
- In einer alternativen, nicht gezeigten Ausführungsform kann die Ausgangslogikschaltung
21 andere logische Gatter und/oder eine andere Verknüpfung aufweisen, die die gleiche logische Funktion wie die gezeigte Ausgangslogikschaltung21 realisieren. Beispielsweise können eines oder mehrere der NAND-Gatter durch ein NOR-Gatter mit vor- und nachgeschalteten Invertern ersetzt sein. - In einer alternativen, nicht gezeigten Ausführungsform kann der erste Schalter
39 als Transmission-Gate realisiert sein. -
2 zeigt eine beispielhafte Ausführungsform einer Rücksetzschaltung, wie sie in den Schaltungsanordnungen gemäß1A und1B eingesetzt werden kann. Die Rücksetzschaltung11 weist eine Deaktivierschaltung91 , eine Auswerteschaltung92 , eine Verzögerungsschaltung93 und den Ausgangstreiber67 auf. Die Rücksetzschaltung11 und damit die vier Schaltungen91 ,92 ,93 ,67 sind zwischen den Spannungseingang12 und den Bezugspotentialanschluss60 geschaltet. Die Deaktivierschaltung91 weist zwei hintereinander geschaltete Inverter95 ,96 auf, die jeweils den Spannungseingang12 mit dem Bezugspotentialanschluss60 verbinden. Ein Eingang eines ersten Inverters95 ist mit dem zweiten Anschluss69 der Rücksetzschaltung11 verbunden. Ein Ausgang des ersten Inverters95 ist an einen Eingang des zweiten Inverters96 angeschlossen. Ein Ausgang des zweiten Inverters96 ist mit einem Eingang97 der Auswerteschaltung92 verbunden. - Die Auswerteschaltung
92 umfasst einen ersten Stromspiegel98 mit einem ersten und einem zweiten Stromspiegeltransistor99 ,101 . Die zwei Stromspiegeltransistoren99 ,101 sind an einem ersten Anschluss mit dem Spannungseingang12 verbunden. Ein Steueranschluss des ersten Stromspiegeltransistors99 ist mit einem zweiten Anschluss des ersten Stromspiegeltransistors99 sowie mit einem Steueranschluss des zweiten Stromspiegeltransistors101 verbunden. Weiter umfasst die Auswerteschaltung92 einen Abschalttransistor100 , englisch power down transistor. Ein erster Anschluss des Abschalttransistors100 ist mit dem Spannungseingang12 verbunden. Der Steueranschluss des ersten Stromspiegeltransistors99 ist mit einem zweiten Anschluss des Abschalttransistors100 verbunden. Ein Steueranschluss des Abschalttransistors100 ist über einen weiteren Eingang120 der Auswerteschaltung92 an den Ausgang des ersten Inverters95 angeschlossen. Der erste Stromspiegeltransistor99 ist über einen ersten Transistor102 mit dem Bezugspotentialanschluss60 verbunden. Der erste Stromspiegeltransistor99 und der erste Transistor102 bilden zusammen einen Spannungsteiler für die Eingangsspannung VDD. Ein Steueranschluss des ersten Transistors102 ist an den Eingang97 der Auswerteschaltung92 angeschlossen. Ein zweiter Anschluss des zweiten Stromspiegeltransistors101 ist über eine Serienschaltung umfassend einen zweiten und einen dritten Transistor103 ,104 mit dem Bezugspotentialanschluss60 verbunden. Ebenso ist der zweite Anschluss des zweiten Stromspiegeltransistors101 über einen vierten Transistor105 mit dem Bezugspotentialanschluss50 gekoppelt. Ferner ist der zweite Anschluss des zweiten Stromspiegeltransistors101 mit einem ersten Eingang106 der Verzögerungsschaltung93 verbunden. Ein zweiter Stromspiegel107 umfasst den dritten und den vierten Transistor104 ,105 sowie einen fünften Transistor108 . Ein erster Anschluss des dritten, des vierten und des fünften Transistors104 ,105 ,108 ist mit dem Bezugspotentialanschluss60 verbunden. Ein Steueranschluss des fünften Transistors108 ist mit einem Steueranschluss des vierten Transistors105 und einem Steueranschluss des dritten Transistors104 sowie mit einem zweiten Anschluss des fünften Transistors108 verbunden. Der fünfte Transistor108 ist über einen sechsten Transistor109 mit dem Spannungseingang12 gekoppelt. Ein Steueranschluss des sechsten Transistors109 ist an den Eingang97 der Auswerteschaltung92 angeschlossen. Der zweite Anschluss des fünften Transistors108 ist an einen zweiten Eingang110 der Verzögerungsschaltung93 angeschlossen. - Die Verzögerungsschaltung
93 weist einen siebten, einen achten und einen neunten Transistor111 ,112 ,113 auf. Ein Steueranschluss des siebten und des achten Transistors111 ,112 ist an den ersten Eingang106 der Verzögerungsschaltung93 angeschlossen. Ein Steueranschluss des neunten Transistors113 ist an den zweiten Eingang110 der Verzögerungsschaltung93 angeschlossen. Der siebte, der achte und der neunte Transistor111 ,112 ,113 sind seriell zueinander geschaltet. Ein Knoten119 zwischen dem siebten und dem achten Transistor111 ,112 ist über einen weiteren Eingang114 der Auswerteschaltung92 mit einem Steueranschluss des zweiten Transistors103 verbunden. Der zweite Stromspiegel107 umfasst ebenfalls den neunten Transistor113 . Der Knoten119 zwischen dem siebten und dem achten Transistor111 ,112 ist über den Kondensator65 mit dem Spannungseingang12 verbunden. Der Kondensator65 ist mittels eines Feldeffekttransistors realisiert. Der erste und der zweite Stromspiegeltransistor99 ,101 , der Abschalttransistor100 sowie der erste, sechste und siebte Transistor102 ,109 ,111 sind jeweils als ein p-Kanal Feldeffekttransistor realisiert. Der zweite, dritte, vierte, fünfte, achte und neunte Transistor103 ,104 ,105 ,108 ,112 ,113 sind jeweils als ein n-Kanal Feldeffekttransistor implementiert. - Der Knoten
119 zwischen dem siebten und dem achten Transistor111 ,112 ist mit einem Eingang115 des Ausgangstreibers67 verbunden. Der Ausgangstreiber67 umfasst einen dritten und einen vierten Inverter116 ,117 . Ein Eingang des dritten Inverters116 ist an den Eingang115 des Ausgangstreibers67 angeschlossen. Ein Ausgang des dritten Inverters116 ist mit einem Eingang des vierten Inverters117 und einem zusätzlichen Ausgang118 der Rücksetzschaltung11 verbunden. Ein Ausgang des vierten Inverters117 ist an den Ausgang13 der Rücksetzschaltung11 angeschlossen. - Ein Abschaltsignal PD wird über den Eingang
69 der Rücksetzschaltung11 der Deaktivierschaltung91 zugeführt und mittels des ersten und des zweiten Inverters95 ,96 verzögert als ein abgeleitetes Abschaltsignal PDB an den Eingang97 der Auswerteschaltung92 abgegeben. Am Ausgang des ersten Inverters95 und damit am weiteren Eingang120 der Auswerteschaltung92 ist ein invertiertes Abschaltsignal PDN abgreifbar. Der erste Transistor102 und der erste Stromspiegeltransistor99 weisen denselben Leitfähigkeitstyp auf. Dem Steueranschluss des Abschalttransistors100 wird das invertierte Abschaltsignal PDN zugeleitet. Hat das abgeleitete Abschaltsignal PDB den logischen Wert 1, ist somit der erste Transistor102 sperrend geschaltet, sodass durch den ersten und den zweiten Stromspiegeltransistor99 ,101 kein Strom fließt. Dabei hat das invertierte Abschaltsignal PDN den logischen Wert 0, so dass der Abschalttransistor100 leitend geschaltet ist. Am Steueranschluss des zweiten Stromspiegeltransistors101 liegt somit näherungsweise der Wert der Eingangsspannung VDD an. Bei einem logischen Wert 1 des verzögerten Abschaltsignals PDB ist auch der sechste Transistor109 sperrend geschaltet, sodass am zweiten Eingang110 der Verzögerungsschaltung93 der logische Wert 0 anliegt. Weist jedoch das invertierte Abschaltsignal PDN den logischen Wert 1 auf, so leitet der Abschalttransistor100 nicht. Dabei hat das abgeleitete Abschaltsignal PDB den logischen Wert 0, so dass der erste Transistor102 leitet. Folglich gibt der zweite Stromspiegeltransistor101 einen Strom ab, bei dem ein erster Teil durch die Serienschaltung aus dem zweiten und dem dritten Transistor103 ,104 und ein zweiter Teil durch den vierten Transistor105 fließt. Weist das verzögerte Abschaltsignal PDB den logischen Wert 0 auf, so fließt ein Strom durch den sechsten Transistor109 und damit durch den fünften Transistor108 . Da der fünfte Transistor108 zusammen mit dem dritten und dem vierten Transistor104 ,105 den zweiten Stromspiegel107 bilden, fließt in diesem Falle ebenfalls ein Strom durch den dritten und den vierten Transistor104 ,105 . Entsprechend den Stromflüssen durch den ersten und den zweiten Stromspiegel98 ,107 stellt sich am ersten Eingang106 der Verzögerungsschaltung93 eine Spannung VAR ein, die dem siebten und dem achten Transistor111 ,112 zugeleitet werden. Im Fall eines Stromflusses durch den sechsten und den fünften Transistor109 ,108 ist eine Spannung VDI am zweiten Eingang110 der Verzögerungsschaltung93 so hoch, dass der neunte Transistor113 leitend geschaltet ist. Ist die Spannung VAR niedrig, so ist der siebte Transistor111 eingeschaltet und eine Spannung VCAP, die am Kondensator65 und damit am Eingang115 des Ausgangstreibers67 anliegt, näherungsweise auf dem Wert der Eingangsspannung VDD. - Die Spannung VCAP wird dem dritten Inverter
116 zugeleitet, sodass am zusätzlichen Ausgang118 der Rücksetzschaltung11 ein invertiertes Rücksetzsignal POR_N mit einem niedrigen Spannungswert und damit dem logischen Wert 0 abgegeben wird. Mittels des vierten Inverters117 wird das Rücksetzsignal POR mit dem Wert der Eingangsspannung VDD und damit dem logischen Wert 1 bereitgestellt. Mit der Spannung VCAP wird wiederum der zweite Transistor103 zum Einstellen einer Hysterese der Auswerteschaltung92 angesteuert. Weist die Spannung VAR einen derart hohen Wert auf, dass der siebte Transistor111 sperrend geschaltet und der achte Transistor112 leitend geschaltet ist, so fließt eine Ladung von dem Kondensator65 über den achten und den neunten Transistor112 ,113 ab. Somit sinkt die Spannung VCAP, sodass das invertierte Rücksetzsignal POR_N einen hohen Spannungswert und damit den logischen Wert 1 sowie das Rücksetzsignal POR einen niedrigen Spannungswert und damit den logischen Wert 0 annimmt. Somit geht das Rücksetzsignal POR von dem logischen Wert 1 auf den logischen Wert 0 in Abhängigkeit des von der Auswerteschaltung92 eingestellten Schwellwertes VPH über. Damit bei einem geringfügigen Absinken der Eingangsspannung VDD das Rücksetzsignal POR und das invertierte Rücksetzsignal POR_N konstant bleiben, wird die Spannung VCAP dem Steueranschluss des zweiten Transistors103 zugeleitet. Ist das Rücksetzsignal POR auf dem logischen Wert 1 und die Spannung VCAP auf einem hohen Wert, so ist der zweite Transistor103 leitend geschaltet, sodass die Spannung VAR einen niedrigeren Wert annimmt als im Falle eines niedrigen Wertes der Spannung VCAP und eines 10-gischen Wertes 0 der Rücknetzspannung POR. - Mit Vorteil erzeugt die Rücksetzschaltung
11 das Rücksetzsignal POR selbsttätig und ohne Zufuhr von einem Referenzstrom oder einer Referenzspannung, die von einer von der Rücksetzschaltung nicht umfassten Quelle bereitzustellen sind. Mittel eines logischen Wertes 1 des Abschaltsignals PD kann vorteilhafterweise das Rücksetzsignal POR auf den logischen Wert 1 unabhängig von einer Höhe der Eingangsspannung VDD gesetzt werden. - In einer alternativen, nicht gezeigten Ausführungsform ist der Kondensator
65 über den Schalter66 mit dem Spannungseingang12 verbunden. Der Schalter66 ist als Transistor ausgeführt. - In einer alternativen, nicht gezeigten Ausführungsform ist der Kondensator
65 als integrierter Kondensator realisiert. Der Kondensator umfasst zwei Elektroden und ein dazwischen liegendes Dielektrikum. Der Kondensator kann frei von einem einkristallinem Substratmaterial eines Halbleiterkörpers sein. -
3A bis3G zeigen beispielhafte Signalverläufe in einer Schaltungsanordnung mit einer Rücksetzschaltung nach dem vorgeschlagenen Prinzip in Abhängigkeit einer Zeit t. Im Einzelnen zeigt3A das abgeleitete Rücksetzsignal POR1,3B das Testeinstellsignal TM und3C das Rücksetzsignal POR. In3D und3G sind die Eingangsspannung VDD, die Versorgungsspannung VBAT und die Testspannung VTM gezeigt.3E zeigt das Systemrücksetzsignal SPOR sowie3F das Resultatsignal TPOR. In einer ersten Phase A zwischen einem Zeitpunkt 0 und einem ersten Zeitpunkt t1 steigt die Versorgungsspannung VBAT von einem Wert 0 Volt auf einen Wert von ungefähr 2,5 Volt. Das Rücksetzsignal POR und das abgeleitete Rücksetzsignal POR1 steigen in der ersten Phase A von 0 Volt auf etwa 2,2 Volt. Da das Testeinstellsignal TM den logischen Wert 0 aufweist, befindet sich die Schaltungsanordnung10 nicht im Testbetrieb sondern in einem Betriebszustand ohne Test. Somit steigt in der ersten Phase A das Systemrücksetzsignal SPOR ebenfalls von 0 Volt auf etwa 2,2 Volt an, während das Resultatsignal TPOR den Wert 0 aufweist. In einer zweiten Phase B zwischen dem ersten Zeitpunkt t1 und einem zweiten Zeitpunkt t2 steigt die Versorgungsspannung VBAT weiter an bis auf einen Wert 4 Volt und bleibt dann konstant. Da somit der erste Schwellwert VPH der Rücksetzschaltung11 überschritten ist, nimmt das Rücksetzsignal POR und das abgeleitete Rücksetzsignal POR1 den Wert 0 Volt an. Das Systemrücksetzsignal SPOR hat ebenfalls den Wert 0 Volt, während das Resultatsignal TPOR weiter 0 Volt anzeigt. Die Versorgungsspannung VBAT ist in den weiteren Phasen konstant und bleibt auf dem Wert 4 Volt. In der ersten und der zweiten Phase A, B zwischen dem Zeitpunkt 0 und dem zweiten Zeitpunkt t2 weist die Testspannung VTM den Wert 0 Volt auf. Am Ende der zweiten Phase B wird die Testspannung VTM eingeschaltet und steigt ausgehend von einem Wert 3 Volt an, bis sie in einer dritten Phase C zwischen dem zweiten Zeitpunkt t2 und einem dritten Zeitpunkt t3 den Wert 4 Volt erreicht. Zu Beginn der dritten Phase C wird das Testeinstellsignal TM auf den logischen Wert 1 eingestellt. - In einer vierten Phase D zwischen dem dritten Zeitpunkt t3 und einem vierten Zeitpunkt t4 nimmt die Testspannung VTM linear ab, so dass zu einem Zeitpunkt tu ein zweiter Schwellwert VPL der Rücksetzschaltung
11 erreicht wird. Zu dem Zeitpunkt tu springt die Rücksetzspannung POR von dem Wert 0 Volt auf einen Wert von cirka 2 Volt, welcher dem Wert der Testspannung VTM und damit dem Wert der Eingangsspannung VDD zum Zeitpunkt tu entspricht. Die abgeleitete Rücksetzspannung POR1 nimmt einen Wert von cirka 4 Volt und das Resultatsignal TPOR ebenfalls den Wert 4 Volt an. In einer fünften Phase E zwischen dem vierten Zeitpunkt t4 und einem fünften Zeitpunkt t5 steigt die Testspannung VTM und damit die Eingangsspannung VDD linear von einem Wert von cirka 1,6 Volt auf 3 Volt an. Zu einem Zeitpunkt to überschreitet die Eingangsspannung VDD den ersten Schwellwert VPH, so dass die Rücksetzspannung POR, die abgeleitete Rücksetzspannung POR1 und das Resultatsignal TPOR wieder auf 0 Volt abgesenkt werden. Zwischen dem Zeitpunkt tu und dem Zeitpunkt to folgt die Rücksetzspannung POR dem Verlauf der Eingangsspannung VDD. Die abgeleitete Rücksetzspannung POR1 und das Resultatsignal TPOR hingegen weisen im Zeitraum zwischen dem Zeitpunkt tu und dem Zeitpunkt to annäherungsweise den Wert 4 Volt auf. Ab dem Beginn einer sechsten Phase F zwischen dem fünften Zeitpunkt t5 und einem sechsten Zeitpunkt t6 weist das Testeinstellsignal TM anstelle des logischen Werts 1 den logischen Wert 0 auf. Im sechsten Zeitraum F befindet sich die Versorgungsspannung VBAT weiter auf dem Wert 4 Volt. Somit sind das Rücksetzsignal POR, das abgeleitete Rücksetzsignal POR1, das Systemrucksetzsignal SPOR sowie das Resultatsignal TPOR auf dem Wert 0 Volt und weisen den logischen Wert 0 auf. In den3E bis3G ist der Zeitpunkt tu und der Zeitpunkt to genauer eingezeichnet. In3G ist eine Hysterese H gezeigt, die zwischen dem zweiten Schwellwert VPL und dem ersten Schwellwert VPH liegt. Der Wert der Hysterese H beträgt etwa 0,2 Volt. Der bei der Abnahme der Eingangsspannung VDD wirksame zweite Schwellwert VPL hat einen um den Wert der Hysterese H kleineren Wert als der erste Schwellwert VOPRH, der bei ansteigender Eingangsspannung VDD wirksam ist. - Somit können mit Vorteil die beiden Schwellwerte VPH, VPL der Rücksetzschaltung
11 getestet werden. Da mittels des Testeinstellsignals TM die Wirkung des Kondensators65 in der Rücksetzschaltung11 aufgehoben ist, kann das Bestimmen der beiden Schwellwerte VPH, VPL sehr schnell erfolgen, da nicht bei einer Änderung der Testspannung VTM eine Zeitkonstante für das Aufladen des Kondensators65 zu berücksichtigen ist. - Bezugszeichenliste
-
- 10
- Schaltungsanordnung
- 11
- Rücksetzschaltung
- 12
- Spannungseingang
- 13
- Ausgang
- 14
- Umschalter
- 15
- erster Eingang
- 16
- zweiter Eingang
- 17
- Steuereingang
- 18
- Ausgang
- 19
- erste Anschlussfläche
- 20
- zweite Anschlussfläche
- 21
- Ausgangslogikschaltung
- 22
- erster Eingang
- 23
- zweiter Eingang
- 24
- erster Ausgang
- 25
- zweiter Ausgang
- 26
- Schaltungsblock
- 27
- Ausgangsanschlussfläche
- 28
- Eingangslogikschaltung
- 29
- Ausgang
- 30
- erster Eingang
- 31
- dritter Eingang
- 32
- zweiter Eingang
- 33
- Speicherschaltung
- 34
- Datenausgang
- 35
- Rücksetzeingang
- 36
- Takteingang
- 37
- Dateneingang
- 38
- Puffer
- 39
- erster Schalter
- 40
- zweiter Schalter
- 41
- dritter Eingang
- 42
- vierter Eingang
- 50
- erster Schalttransistor
- 51
- erster Ausgang
- 52
- zweiter Schalttransistor
- 53
- Knoten
- 54
- erster Widerstand
- 55
- dritter Schalttransistor
- 56
- zweiter Ausgang
- 57
- erster Inverter
- 58
- zweiter Inverter
- 59
- vierter Schalttransistor
- 60
- Bezugspotentialanschluss
- 61
- fünfter Schalttransistor
- 62
- zweiter Widerstand
- 64
- Pufferkondensator
- 65
- Kondensator
- 66
- Schalter
- 67
- Ausgangstreiber
- 68
- erster Anschluss
- 69
- zweiter Anschluss
- 70
- dritter Anschluss
- 71
- Substratspannungsanschluss
- 72
- erstes logisches Gatter
- 73
- erster Inverter
- 74
- zweites logisches Gatter
- 75
- erster Pegelumsetzer
- 76
- zweiter Inverter
- 77
- drittes logisches Gatter
- 78
- zweiter Pegelumsetzer
- 91
- Deaktivierschaltung
- 92
- Auswerteschaltung
- 93
- Verzögerungsschaltung
- 95
- erster Inverter
- 96
- zweiter Inverter
- 97
- Eingang
- 98
- erster Stromspiegel
- 99
- erster Stromspiegeltransistor
- 100
- Abschalttransistor
- 101
- zweiter Stromspiegeltransistor
- 102
- erster Transistor
- 103
- zweiter Transistor
- 104
- dritter Transistor
- 105
- vierter Transistor
- 106
- erster Eingang
- 107
- zweiter Stromspiegel
- 108
- fünfter Transistor
- 109
- sechster Transistor
- 110
- zweiter Eingang
- 111
- siebter Transistor
- 112
- achter Transistor
- 113
- neunter Transistor
- 114
- weiterer Eingang
- 115
- Eingang
- 116
- dritter Inverter
- 117
- vierter Inverter
- 118
- zusätzlicher Ausgang
- 119
- Knoten
- 120
- weiterer Eingang
- CLK
- Taktsignal
- PD
- Abschaltsignal
- PDB
- abgeleitetes Abschaltsignal
- PDN
- invertiertes Abschaltsignal
- POR
- Rücksetzsignal
- POR1
- abgeleitetes Rücksetzsignal
- POR_N
- invertiertes Rücksetzsignal
- SDAT
- Datensignal
- SPOR
- Systemrücksetzsignal
- TM
- Testeinstellsignal
- TPOR
- Resultatsignal
- VAR
- Signal
- VBAT
- Versorgungsspannung
- VCAP
- Signal
- VDD
- Eingangsspannung
- VDI
- Signal
- VPH
- erster Schwellwert
- VPL
- zweiter Schwellwert
- VSS
- Bezugspotential
- VSUB
- Substratspannung
- VTM
- Testspannung
Claims (9)
- Schaltungsanordnung zum Testen einer Rücksetzschaltung, aufweisend: – die Rücksetzschaltung (
11 ), umfassend – einen Spannungseingang (12 ) zum Zuführen einer Eingangsspannung (VDD) und – einen Ausgang (13 ) zum Bereitstellen eines Rücksetzsignals (POR) in Abhängigkeit der Eingangsspannung (VDD), – einen Umschalter (14 ), umfassend – einen ersten Eingang (15 ) zum Zuführen einer Testspannung (VTM), – einen zweiten Eingang (16 ) zum Zuführen einer Versorgungsspannung (VBAT), – einen Steuereingang (17 ) zum Umschalten zwischen dem ersten und dem zweiten Eingang (15 ,16 ) in Abhängigkeit eines Testeinstellsignals (TM) und – einen Ausgang (18 ), der mit dem Spannungseingang (12 ) der Rücksetzschaltung (11 ) gekoppelt ist, sowie – eine Ausgangslogikschaltung (21 ) mit – einem ersten Eingang (22 ), der mit dem Ausgang (13 ) der Rücksetzschaltung (11 ) gekoppelt ist, – einem zweiten Eingang (23 ) zum Zuführen des Testeinstellsignals (TM), – einem ersten Ausgang (24 ) zum Bereitstellen eines Systemrücksetzsignals (SPOR) in Abhängigkeit des Rücksetzsignals (POR) und des Testeinstellsignals (TM) und – einen zweiten Ausgang (25 ) zum Bereitstellen eines Resultatsignals (TPOR) in Abhängigkeit des Rücksetzsignals (POR) und des Testeinstellsignals (TM). - Schaltungsanordnung nach Anspruch 1, die Ausgangslogikschaltung (
21 ) umfassend – einen dritten Eingang (41 ), der mit dem Ausgang (18 ) des Umschalters (14 ) gekoppelt ist, und – einen vierten Eingang (42 ), der mit dem zweiten Eingang (16 ) des Umschalters (14 ) gekoppelt ist. - Schaltungsanordnung nach Anspruch 1 oder 2, umfassend eine Eingangslogikschaltung (
28 ) mit – einem ersten Eingang (30 ), der mit dem ersten Ausgang (24 ) der Ausgangslogikschaltung (21 ) gekoppelt ist, – einem zweiten Eingang (32 ) zum Zuführen eines Datensignals (SDAT) und – einem Ausgang (29 ) zum Bereitstellen des Testeinstellsignals (TM), der mit dem Steuereingang (17 ) des Umschalters (14 ) und dem zweiten Eingang (23 ) der Ausgangslogikschaltung (21 ) gekoppelt ist. - Schaltungsanordnung nach Anspruch 3, die Eingangslogikschaltung (
28 ) umfassend eine Speicherschaltung (33 ), mit – einem Rücksetzeingang (35 ), der mit dem ersten Eingang (30 ) der Eingangslogikschaltung (28 ) verbunden ist, – einem Dateneingang (37 ), der mit dem zweiten Eingang (32 ) der Eingangslogikschaltung (28 ) verbunden ist, und – einem Datenausgang (34 ), der mit dem Ausgang (29 ) der Eingangslogikschaltung (28 ) verbunden ist. - Schaltungsanordnung nach einem der Ansprüche 1 bis 4, die Rücksetzschaltung (
11 ) umfassend: – einen Ausgangstreiber (67 ), der ausgangsseitig mit dem Ausgang (13 ) der Rücksetzschaltung (11 ) verbunden ist, – eine Serienschaltung, welche – einen Kondensator (65 ) zum Einstellen einer Zeitkonstante des Rücksetzsignals (POR) und – einen Schalter (66 ), dem an einem Steuereingang das Testeinstellsignal (TM) zuleitbar ist, aufweist und zwischen einen Eingang (115 ) des Ausgangstreibers (67 ) und den Spannungseingang (12 ) geschaltet ist. - Schaltungsanordnung nach einem der Ansprüche 1 bis 5, umfassend einen Pufferkondensator (
64 ), der den Ausgang (18 ) des Umschalters (14 ) mit einem Bezugspotentialanschluss (60 ) koppelt. - Verfahren zum Testen einer Rücksetzschaltung, umfassend: – Zuführen einer Versorgungsspannung (VBAT) als eine Eingangsspannung (VDD) an die Rücksetzschaltung (
11 ) in einem Normalbetrieb, – Umschalten von dem Normalbetrieb in einen Testbetrieb in Abhängigkeit eines Testeinstellsignals (TM), – Zuführen einer Testspannung (VTM) als die Eingangsspannung (VDD) an die Rücksetzschaltung (11 ) in dem Testbetrieb und – Erzeugen eines Rücksetzsignals (POR) mittels der Rücksetzschaltung (11 ) in Abhängigkeit der Eingangsspannung (VDD), wobei das Rücksetzsignal (POR) einem ersten Eingang (22 ) einer Ausgangslogikschaltung (21 ) zugeführt wird und ein zweiter Eingang (23 ) der Ausgangslogikschaltung (21 ) mit dem Testeinstellsignal (TM) beaufschlagt wird, wobei die Ausgangslogikschaltung (21 ) ein Systemrücksetzsignal (SPOR) in Abhängigkeit des Rücksetzsignals (POR) und des Testeinstellsignals (TM) an einem ersten Ausgang (24 ) der Ausgangslogikschaltung (21 ) bereitstellt und wobei die Ausgangslogikschaltung (21 ) zusätzlich ein Resultatsignal (TPOR) in Abhängigkeit des Testeinstellsignals (TM) und des Rücksetzsignals (POR) an einem zweiten Ausgang (25 ) der Ausgangslogikschaltung (21 ) bereitstellt. - Verfahren nach Anspruch 7, umfassend Abgeben des Resultatsignals (TPOR) mit einem logischen Wert, der dem logischen Wert des Rücksetzsignals (POR) entspricht, im Testbetrieb und mit einem konstanten logischen Wert im Normalbetrieb.
- Verfahren nach Anspruch 7 oder 8, umfassend Abgeben des Systemrücksetzsignals (SPOR) mit einem logischen Wert, der dem logischen Wert des Rücksetzsignals (POR) entspricht, im Normalbetrieb und mit einem einen Schaltungsblock (
26 ) deaktivierenden Wert im Testbetrieb, wobei der Schaltungsblock (26 ) mit dem ersten Ausgang (24 ) der Ausgangslogikschaltung (21 ) verbunden ist und von der Versorgungsspannung (VBAT) versorgt wird.
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE102008003819.9A DE102008003819B4 (de) | 2008-01-10 | 2008-01-10 | Schaltungsanordnung und Verfahren zum Testen einer Rücksetzschaltung |
KR1020107017654A KR101148345B1 (ko) | 2008-01-10 | 2009-01-09 | 리셋 회로 테스트용 회로 장치 및 방법 |
PCT/EP2009/000086 WO2009100802A2 (de) | 2008-01-10 | 2009-01-09 | Schaltungsanordnung und verfahren zum testen einer rücksetzschaltung |
US12/812,581 US8564323B2 (en) | 2008-01-10 | 2009-01-09 | Circuit arrangement and method for testing a reset circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE102008003819.9A DE102008003819B4 (de) | 2008-01-10 | 2008-01-10 | Schaltungsanordnung und Verfahren zum Testen einer Rücksetzschaltung |
Publications (2)
Publication Number | Publication Date |
---|---|
DE102008003819A1 DE102008003819A1 (de) | 2009-07-23 |
DE102008003819B4 true DE102008003819B4 (de) | 2015-06-18 |
Family
ID=40578496
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE102008003819.9A Expired - Fee Related DE102008003819B4 (de) | 2008-01-10 | 2008-01-10 | Schaltungsanordnung und Verfahren zum Testen einer Rücksetzschaltung |
Country Status (4)
Country | Link |
---|---|
US (1) | US8564323B2 (de) |
KR (1) | KR101148345B1 (de) |
DE (1) | DE102008003819B4 (de) |
WO (1) | WO2009100802A2 (de) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5852537B2 (ja) * | 2012-09-25 | 2016-02-03 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
US10291146B2 (en) * | 2017-03-30 | 2019-05-14 | Infineon Technologies Ag | Gate driver circuit for a rectifier device including a cascade of transistor stages |
CN108132434A (zh) * | 2017-12-14 | 2018-06-08 | 上海贝岭股份有限公司 | Por电路的测试系统及集成电路 |
JP7297658B2 (ja) * | 2019-12-25 | 2023-06-26 | アルプスアルパイン株式会社 | リセット装置、回路装置及びリセット方法 |
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Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
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KR20070076080A (ko) | 2006-01-17 | 2007-07-24 | 삼성전자주식회사 | 반도체 메모리 장치의 테스트 장치 및 테스트 방법 |
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-
2008
- 2008-01-10 DE DE102008003819.9A patent/DE102008003819B4/de not_active Expired - Fee Related
-
2009
- 2009-01-09 WO PCT/EP2009/000086 patent/WO2009100802A2/de active Application Filing
- 2009-01-09 US US12/812,581 patent/US8564323B2/en not_active Expired - Fee Related
- 2009-01-09 KR KR1020107017654A patent/KR101148345B1/ko not_active IP Right Cessation
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Also Published As
Publication number | Publication date |
---|---|
WO2009100802A2 (de) | 2009-08-20 |
KR101148345B1 (ko) | 2012-05-21 |
US8564323B2 (en) | 2013-10-22 |
KR20100110360A (ko) | 2010-10-12 |
WO2009100802A3 (de) | 2009-10-22 |
US20110025365A1 (en) | 2011-02-03 |
DE102008003819A1 (de) | 2009-07-23 |
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Legal Events
Date | Code | Title | Description |
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