JPH07248958A - メモリ制御方式 - Google Patents

Abstract

(57)【要約】 【目的】 電子計算機等の記憶装置に使用される、連続
アクセスモードを使用してデータの書込み又は読出しを
行う機能を有するＤＲＡＭ又はクロック同期タイプＤＲ
ＡＭなどのメモリの制御における問題点を解決すること
を目的とする。 【構成】 データ転送命令に対応するＬバイトのデータ
が、Ｌバイトと等しいかそれを分割したデータ単位数で
あってメモリ群１０１の起動単位であるＢバイト（例え
ば８バイト）の２倍以上のデータ単位数であるＳバイト
を単位として、複数のメモリ群１０１のそれぞれに順次
割り付けられる。その割付けが行われたメモリ群１０１
に対して、連続アクセスモードの下で、割付けが行われ
たＳバイトのデータのアクセスが実行される。更に、こ
のようなメモリ装置において、書込みデータバッファ手
段を有する構成、読出しデータバッファ手段を複数組有
する構成が開示される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、電子計算機等の記憶装
置に使用される、連続アクセスモードを使用してデータ
の書込み又は読出しを行う機能を有するＤＲＡＭ又はク
ロック同期タイプＤＲＡＭなどのメモリの制御技術に関
する。

【０００２】例えばＤＲＡＭ（ダイナミックＲＡＭ）に
おいて、連続アクセスモードと呼ばれるアクセスモード
を有するものが知られている。このモードを有する例え
ばＤＲＡＭは、データ書込み時において、例えば、ＲＡ
Ｓ信号（行アドレス信号）、ＷＥ（書込み許可）信号、
及びアドレス信号等を起動信号として入力した後、自身
でアドレス信号の値をＣＡＳ信号（列アドレス信号）に
同期して＋１ずつ更新し、それに同期して入力される書
込みデータをアドレス信号によって指定されるセル部に
書き込む。また、このＤＲＡＭは、データ読出しにも同
様に、例えば、自身でアドレス信号の値をＣＡＳ信号に
同期して＋１ずつ更新し、そのアドレス信号によって指
定されるセル部からデータを読み出し、そのデータをＣ
ＡＳ信号に同期して出力する。一方、クロック同期タイ
プＤＲＡＭは、上述のＤＲＡＭがＣＡＳ信号に同期して
データアクセスを制御していたのに対して、自身に入力
するクロックを使用してデータアクセスを制御するもの
であり、基本的な機能は上述のＤＲＡＭの場合と同じで
ある。

【０００３】本発明は、この連続アクセスモードを有す
るメモリの制御技術に関するものである。

【０００４】

【従来の技術及び発明が解決しようとする課題】本発明
が、具体的に関連する技術分野は大きく分類して２つあ
る。 ＜第１の技術分野とその技術分野での従来技術及びその
問題点＞まず、本発明が具体的に関連する第１の技術分
野と、その第１の技術分野において本発明が具体的に関
連する従来技術について、以下に説明する。

【０００５】今、記憶システムが、中央処理装置（以
下、ＣＰＵと呼ぶ）内の高速に動作する小容量の記憶容
量を有するバッファ記憶装置（キャッシュメモリ）、記
憶制御装置内の中速に動作する中容量の記憶容量を有す
る中間バッファ記憶装置（２次キャッシュメモリ）、及
び比較的低速に動作し大容量の記憶容量を有する主記憶
装置からなる３つの記憶階層に分割して構成されている
場合を想定する。

【０００６】これらの記憶装置間では、ブロックと呼ば
れるデータ単位が、データが転送される時の管理制御の
単位として使用される。この場合、データが転送される
記憶装置の組合せ毎に、ブロックのサイズが異なる。即
ち、例えば、バッファ記憶装置と中間バッファ記憶装置
間でデータが転送される場合のブロックサイズは６４バ
イトであり、中間バッファ記憶装置と主記憶装置間でデ
ータが転送される場合のブロックサイズは５１２バイト
である。このようなブロックサイズの違いは、それぞれ
の記憶装置の使用頻度の違い、ブロックを管理するため
にそれぞれの記憶装置に必要なメモリ容量の制限から生
ずる。

【０００７】上述した記憶システムにおける各記憶装置
間のデータ転送は、以下のようにして行われる。即ち、
まず、或るＣＰＵがバッファ記憶装置との間でデータ転
送処理を行っている場合に、バッファ記憶装置上に所望
のデータが存在しなかった場合、中間バッファ記憶装置
からそのデータを含む６４バイトのブロックがバッファ
記憶装置に読み込まれる。この動作はムーブインと呼ば
れる。このムーブイン処理において、バッファ記憶装置
内の記憶領域が全て使用されていてムーブイン処理のた
めの領域が無い場合には、最も使用頻度の少ない又は最
も古くムーブインされたブロックが中間バッファ記憶装
置に書き出され、そのブロックが使用していた記憶領域
に目的ブロックが中間バッファ記憶装置からムーブイン
される。上述の書出し動作は、ムーブアウトと呼ばれ
る。更に、中間バッファ記憶装置からバッファ記憶装置
への上述したムーブイン動作において、目的とするデー
タが中間バッファ記憶装置に存在しない場合には、主記
憶装置からそのデータを含む５１２バイトのブロックが
中間バッファ記憶装置にムーブインされる。このムーブ
イン処理においても、中間バッファ記憶装置内の記憶領
域が全て使用されていてムーブイン処理のための領域が
無い場合には、最も使用頻度の少ない又は最も古くムー
ブインされたブロックが主記憶装置にムーブアウトさ
れ、そのブロックが使用していた記憶領域に目的ブロッ
クが主記憶装置からムーブインされる。

【０００８】本発明は、上述したように、バッファ記憶
装置と中間バッファ記憶装置間、及び中間バッファ記憶
装置と主記憶装置間でそれぞれ転送されるデータのブロ
ックサイズが異なる記憶システムにおいて、ＤＲＡＭを
使用した主記憶装置に対して連続アクセスモードを使用
して効率的にアクセスを行う技術に、具体的に関連する
ものである。

【０００９】続いて、上述した第１の技術分野において
本発明が具体的に関連する第１の従来技術について、以
下に説明する。図１５は、第１の従来技術の説明図であ
る。

【００１０】図１５は、主記憶装置の構成を示した図で
あり、まず、主記憶装置へのアクセス単位（ワード）の
サイズは８バイトである。次に、主記憶装置は、バンク
０とバンク１という物理的に独立したアクセスが可能な
２組のＲＡＭ群１５０１から構成されている。また、１
組のＲＡＭ群１５０１は、ＣＳ０〜ＣＳ３という４つの
ＤＲＡＭチップセットから構成されている。更に、１つ
のＤＲＡＭチップセットは、図１５に示されるように、
１メガワードの記憶容量を有する。従って、図１５に示
される主記憶装置全体では、以下の記憶容量を有する。 ８バイト×１メガワード×４チップセット×２バンク＝
６４メガバイト ここで、上述の主記憶装置と、特には図示しない中間バ
ッファ記憶装置との間のデータ転送におけるブロックサ
イズをＫ（ex. ５１２）バイトとするならば、従来は、
１ブロック内のＫバイトのデータの全てが１組のＲＡＭ
群１５０１に割り当てられている。

【００１１】この場合において、中間バッファ記憶装置
が主記憶装置に対するムーブアウトを要求した場合は、
特には図示しない記憶制御装置が、優先処理を行いなが
ら、Ｋバイトの整数分の１であるＬ（ex. ６４）バイト
のデータからなるブロックを単位とする書込み命令を、
主記憶装置を構成する１組のＲＡＭ群１５０１に対し
て、Ｋ／Ｌ（ex. ８）回発行することによって、Ｋバイ
トのデータからなるブロックのムーブアウトを実現して
いる。

【００１２】ここで、主記憶装置を利用するＣＰＵが１
台のみである場合には、記憶制御装置はＬバイトのデー
タからなるブロックを単位とする書込み命令をＫ／Ｌ
（ex.８）回連続して連続して発行できるため、その発
行を受信したＤＲＡＭによって構成される１組のＲＡＭ
群１５０１は、連続アクセスモードを使用してこれらの
書込み命令を処理する。

【００１３】具体例として、１組のＲＡＭ群１５０１に
対しＬ＝６４バイトのデータからなるブロックの書込み
命令が発行されると、ＲＡＭ群１５０１は、自身でアド
レス値を書込みパルス（ＣＡＳ信号又はクロック信号）
に同期して＋１ずつ更新し、それに同期して例えば８バ
イトのデータ幅を有するデータバスから８回連続して入
力される８バイトのデータを、アドレス信号によって指
定されるセル部に書き込む。ＲＡＭ群１５０１は、上述
のＬ＝６４バイトのデータからなるブロックの書込み命
令に続いて発行される次のＬ＝６４バイトのデータから
なるブロックの書込み命令に対しても、連続して書込み
処理を実行することができる。このようにして、Ｌ＝６
４バイトのデータからなるブロックの書込み処理が８回
実行されることにより、合計８バイト×８回×８回＝５
１２＝Ｋバイトのデータからなるブロックのムーブアウ
トが実現される。

【００１４】上述の説明は、中間バッファ記憶装置が主
記憶装置に対するムーブアウトを要求した場合の制御で
あるが、中間バッファ記憶装置が主記憶装置からのムー
ブインを要求した場合にも、上述の場合と同様の制御が
行われる。

【００１５】以上説明したように、第１の従来技術で
は、ＤＲＡＭによって構成されるＲＡＭ群１５０１が有
する連続アクセスモードの効果が最大限に発揮されるよ
うに、Ｋバイトのデータからなるブロック内の全てのデ
ータが１組のＲＡＭ群１５０１に割り当てられ、そのＲ
ＡＭ群１５０１において、連続アクセスモードを使用し
たＬバイトのデータからなるブロックの書込み命令又は
読出し命令が、Ｋ／Ｌ回連続して実行される。

【００１６】ここで、上述のように、中間バッファ記憶
装置と主記憶装置の間でＫバイトのデータからなるブロ
ックが転送される場合に、記憶制御装置は、主記憶装置
に対し、Ｋバイトのデータからなるブロックの書込み命
令又は読出し命令を１回発行するのではなく、Ｌバイト
のデータからなるブロックの書込み命令又は読出し命令
をＫ／Ｌ回発行する。これは、以下の理由による。

【００１７】即ち、例えば、ＣＰＵ内のバッファ記憶装
置が中間バッファ記憶装置内のＬ（ex. ６４）バイトの
データからなるブロックのムーブインを要求した場合に
おいて、目的とするブロックが中間バッファ記憶装置に
存在しない場合は、記憶制御装置は、そのＬバイトのデ
ータからなるブロックを含むＫ（ex. ５１２）バイトの
データからなるブロックを主記憶装置から中間バッファ
記憶装置にムーブインする必要がある。この場合に、主
記憶装置から中間バッファ記憶装置にムーブインされる
Ｋバイトのデータからなるブロックを構成するデータの
うち、中間バッファ記憶装置からＣＰＵ内のバッファ記
憶装置に即座にムーブインする必要のあるデータは、Ｌ
バイトのデータからなる特定のブロックである。そこ
で、記憶制御装置は、主記憶装置に対して、Ｋバイトの
データからなるブロックの読出し命令を１回発行するの
ではなく、Ｌバイトのデータからなるブロックの読出し
命令をＫ／Ｌ回発行することとし、中間バッファ記憶装
置からＣＰＵ内のバッファ記憶装置に即座にムーブイン
する必要のあるＬバイトのデータを最初の読出し命令に
よって主記憶装置から中間バッファ記憶装置へ最優先に
ムーブインさせることによって、記憶システムの応答性
能を向上させることができるのである。

【００１８】なお、中間バッファ記憶装置内の記憶領域
が全て使用されていてムーブインのための領域が無い場
合において中間バッファ記憶装置内のＫバイトのデータ
からなる特定のブロックが主記憶装置にムーブアウトさ
れる場合においても、中間バッファ記憶装置からＣＰＵ
内のバッファ記憶装置に即座にムーブインする必要のあ
るＬバイトのデータからなるブロックに対応する中間バ
ッファ記憶装置内の記憶領域を最優先で開放させる必要
がある。従って、中間バッファ記憶装置から主記憶装置
へＫバイトのデータからなるブロックがムーブアウトさ
れる場合においても、記憶制御装置が主記憶装置へＬバ
イトのデータからなるブロックを単位として書込み命令
を発行する意義がある。

【００１９】しかし、上述した第１の従来技術は、以下
に示す問題点を有している。図１５に示される第１の従
来技術では、主記憶装置を同時に利用するＣＰＵが１台
のみである場合には、Ｋバイトのデータからなるブロッ
ク内の全てのデータが１組のＲＡＭ群１５０１に割り当
てられることにより、ＤＲＡＭによって構成されるＲＡ
Ｍ群１５０１が有する連続アクセスモードの効果が最大
限に発揮される。

【００２０】ここで、主記憶装置を同時に利用するＣＰ
Ｕが複数台ある場合には、各ＣＰＵ内のバッファ記憶装
置は、中間バッファ記憶装置に対して、主記憶装置上の
別々のＫ（ex. ５１２）バイトのデータからなるブロッ
クに属するＬ（ex. ６４）バイトのデータからなるブロ
ックを要求する場合がある。この場合に、主記憶装置か
ら中間バッファ記憶装置にムーブインされるそれぞれＫ
バイトのデータからなるブロックを構成するデータ群の
うち、それぞれのＣＰＵ内のバッファ記憶装置が中間バ
ッファ記憶装置から即座にムーブインする必要のあるデ
ータは、それぞれＬバイトのデータからなる特定のブロ
ックである。従って、記憶制御装置は、それぞれのＣＰ
Ｕが要求したＬバイトのデータからなる特定のブロック
を優先的に処理するのが望ましい。

【００２１】前述したように、中間バッファ記憶装置と
主記憶装置の間でＫバイトのデータからなるブロックが
転送される場合に、記憶制御装置は、主記憶装置に対
し、Ｌバイトのデータからなるブロックの書込み命令又
は読出し命令をＫ／Ｌ回発行する。そこで、記憶制御装
置は、主記憶装置に対してＬバイトのデータからなるブ
ロックの書込み命令又は読出し命令をＫ／Ｌ回発行して
いる途中で、１つのＣＰＵからのＬバイトのデータから
なる特定のブロックの要求に関連して新たなＫバイトの
データからなるブロックを主記憶装置から中間バッファ
記憶装置にムーブインする必要が発生した場合には、現
在のＫ／Ｌ回の書込み命令群又は読出し命令群の発行を
中断し、上記新たなブロックのムーブインに関連するＫ
／Ｌ回の読出し命令群のうち先頭の読出し命令を優先的
に実行させる。この先頭の読出し命令は、他のＣＰＵが
要求するＬバイトのデータからなるブロックに対応する
読出し命令である。

【００２２】なお、前述したように、中間バッファ記憶
装置から主記憶装置へＫバイトのデータからなるブロッ
クがムーブアウトされる場合においても、記憶制御装置
は、特定のＬバイトのデータからなるブロックに対応す
る中間バッファ記憶装置上の記憶領域を最優先で開放さ
せるために、Ｋ／Ｌ回の書込み命令群のうち先頭の書込
み命令を優先的に実行する。

【００２３】しかし、第１の従来技術では、Ｋバイトの
データからなるブロック内の全てのデータが１組のＲＡ
Ｍ群１５０１（図１５）に割り当てられていたため、同
時にアクセスされるそれぞれＫバイトのデータからなる
２つ以上のブロックが共に１組のＲＡＭ群１５０１に含
まれている場合には、１組のＲＡＭ群１５０１におい
て、それぞれＬバイトのデータからなり連続しないアド
レスに位置するブロックに対するアクセス動作の起動及
び停止の制御を行う必要が生ずる。ＤＲＡＭによって構
成されるＲＡＭ群１５０１においては、アクセスされる
ブロックのアドレスが連続していない場合には、アクセ
ス動作が一旦停止されると、所定の休止時間を経た後か
らでないと次のアクセス動作を起動できない。この休止
時間はＤＲＡＭが有するサイクルタイムの３〜４割を占
める。従って、第１の従来技術においては、ＤＲＡＭに
よって構成される主記憶装置を同時に利用するＣＰＵが
複数台ある場合には、ＤＲＡＭがアクセスされる際に、
サイクルタイムが長くなってしまいスループットが低下
してしまうという問題点を有している。 ＜第２の技術分野とその技術分野での従来技術及びそれ
らの問題点＞次に、本発明が具体的に関連する第２の技
術分野と、その第２の技術分野において本発明が具体的
に関連する２つの従来技術について、以下に説明する。

【００２４】この第２の技術分野に関連する公知例とし
ては、特公昭６３−１５５３４０号公報、特開平１−１
５２５４７公報、及び特開平４−１５３８４５公報に記
載のものがあり、何れも計算機装置全体が試験される場
合に使用されるシングルクロックモードにおけるメモリ
の制御技術に関連している。

【００２５】記憶データを保持するために定期的なリフ
レッシュ動作を必要とするＤＲＡＭは、その動作状態に
おいて絶対に停止しないクロック信号によって作成され
たタイミング信号を必要とする。

【００２６】ここで、計算機装置の試験時においては、
システムの動作クロックをマニュアル操作によって１発
ずつ装置全体に供給し、１クロック毎に装置上の各フリ
ップフロップ又はラッチ等の出力値を観測することによ
り、装置全体の動作状態を確認するモードがある。これ
をシングルクロックモードと呼ぶ。

【００２７】このシングルクロックモードでの動作を実
現するために、通常、計算機装置内部に２種類のクロッ
クソースが設けられる。一方はフリーランクロック（Ｆ
ＣＬＫ）と呼ばれ、これは計算機の動作状態において常
に生成されその発生が停止されることのないクロックで
ある。他方はゲーテッドクロック（ＧＣＬＫ）と呼ば
れ、これはＦＣＬＫをクロックイネーブル信号により制
御されるゲートを通過させることによって作成される。
このクロックイネーブル信号は、シングルクロックモー
ド時にＦＣＬＫを所定のタイミングで所定回数だけ出力
させるために所定のタイミングで所定回数だけ有効にな
る信号である。シングルクロックモード時でないノーマ
ルクロックモード時には、この信号は常に有効となる。
従って、ノーマルクロックモード時には、ＦＣＬＫとＧ
ＣＬＫの位相は同一となる。

【００２８】試験時にラッチ等の出力を観測するために
は、これらに入力されるクロックが停止可能である必要
がある。従って、装置の動作状態を確認するためには、
できるだけＧＣＬＫで動作するラッチ等によって装置を
構成することが望ましい。しかし、ＤＲＡＭに供給され
るタイミング信号及びデータ信号を、ＧＣＬＫで動作す
るラッチ等を使って作成すると、シングルクロックモー
ド時に、ＤＲＡＭのリフレッシュ動作に必要なタイミン
グを生成することができなくなり、記憶データが消失し
てしまう。従って、ＤＲＡＭに供給するタイミング信号
及びデータ信号は、ＦＣＬＫで動作するラッチ等を使っ
て作成する必要がある。

【００２９】本発明は、上述したように、シングルクロ
ックモード時であってもノーマルクロックモード時と同
じ装置の動作を実現するために、ＧＣＬＫで動作するラ
ッチ等からＦＣＬＫで動作しかつ連続アクセスモードを
有するＤＲＡＭへのデータ等の供給技術に、具体的に関
連するものである。

【００３０】続いて、上述した第２の技術分野において
本発明が具体的に関連する第２の従来技術について、以
下に説明する。第２の従来技術は、ＤＲＡＭで構成され
る主記憶装置へのデータの書込み制御技術に関連する。

【００３１】図１６は第２の従来技術の構成図、図１７
は第２の従来技術のシングルクロックモード時における
動作タイミングチャートである。主記憶装置１６０２に
対する書込みアクセス時の書込みデータは、記憶制御装
置１６０１と主記憶装置１６０２間に設けられる書込み
データバス１６０３を経由して、記憶制御装置１６０１
から主記憶装置１６０２に転送される。ＧＣＬＫが入力
される毎に、書込みデータバスのバス幅によって決定さ
れるデータ量を有する書込みデータが、主記憶装置１６
０２に転送される。

【００３２】従来の主記憶装置１６０２においては、Ｇ
ＣＬＫに同期して転送されてきた書込みデータが、ＧＣ
ＬＫで動作する書込みデータレジスタ（ＷＤ＿ＲＥＧ）
１６０４に格納され、このレジスタの出力が、ＦＣＬＫ
で動作する書込みタイミング信号（ex. ＲＡＳ信号、Ｃ
ＡＳ信号）に同期してＲＡＭ群１６０５に書き込まれ
る。

【００３３】ここで、例えば、一度に主記憶装置１６０
２に転送される書込みデータのブロックサイズをＬ＝６
４バイトとし、書込みデータバス１６０３のバス幅を８
バイトとすれば、１ブロック分の書込みデータはＧＣＬ
Ｋに同期して書込みデータバス１６０３上を８回に分け
て転送されてくるため、主記憶装置１６０２内には、図
１６に示されるように、＃０〜＃７の８組のＷＤ＿ＲＥ
Ｇ１６０４と、バンク０〜バンク７の８組のＲＡＭ群１
６０５が用意される。

【００３４】この構成で、Ｌ＝６４バイトのデータから
なるブロック内の最初の８バイトからなる書込みデータ
が、書込み命令ＳＴＲ−８及びアドレスＡＤＤと共に、
記憶制御装置１６０１から主記憶装置１６０２にＧＣＬ
Ｋに同期して転送されてきた場合、主記憶装置１６０２
内では、転送が開始された後に最初に発生するＧＣＬＫ
に同期したタイミング（このタイミングをステージ０と
定義する）において、書込みデータはフリップフロップ
（Ｆ／Ｆ）１６０６に、書込み命令ＳＴＲ−８及びアド
レスＡＤＤはＦ／Ｆ１６０７に保持される。そして、ス
テージ０において、Ｆ／Ｆ１６０７に保持されたアドレ
スＡＤＤ中の３ビットからなるバンクアドレス部ＢＡＮ
Ｋ ＡＤＤが第１デコーダ（＃１ＤＥＣ）１６０８によ
ってデコードされる。この結果、バンクアドレス部ＢＡ
ＮＫ ＡＤＤに対応する書込みデータ設定信号ＷＤ＿Ｓ
ＥＴｉ（ｉは、０〜７のうち何れか）がアクティブとな
ることにより、ステージ０においてＦ／Ｆ１６０６に保
持された書込みデータが、ＧＣＬＫに同期したステージ
０の次のタイミング（このタイミングをステージ１と定
義する）において、書込みデータ設定信号ＷＤ＿ＳＥＴ
ｉに対応する＃ｉのＷＤ＿ＲＥＧ１６０４に格納され
る。この書込みデータは、＃ｉのＷＤ＿ＲＥＧ１６０４
に対応するバンクｉのＲＡＭ群１６０５に向けて出力さ
れる。

【００３５】また、ステージ１においては、ステージ０
においてＦ／Ｆ１６０７に保持されたアドレスＡＤＤが
Ｆ／Ｆ１６０９に保持され、このアドレスＡＤＤ中の３
ビットからなるバンクアドレス部ＢＡＮＫ ＡＤＤが第
２デコーダ（＃２ＤＥＣ）１６１０によりデコードされ
る。この結果、ステージ１において、図１７(a) に示さ
れるように、バンクアドレス部ＢＡＮＫ ＡＤＤに対応
する選択信号ＳＥＬｉ（ｉは、０〜７のうち何れか）が
アクティブとなる。

【００３６】更に、この選択信号ＳＥＬｉは、＃ｉの微
分回路１６１１に入力される。＃ｉの微分回路１６１１
では、選択信号ＳＥＬｉがＦＣＬＫの１クロック分遅延
させられることにより得られる図１７(b) に示される信
号ＳＥＬｉＤＬが生成され、この信号と選択信号ＳＥＬ
ｉとから、図１７(c) に示される書込み開始信号ＦＣＬ
ＧＯｉが生成される。この書込み開始信号ＦＣＬＧＯｉ
は、ＧＣＬＫに同期したステージ１の直後のＦＣＬＫに
同期したタイミングで＃ｉのＦ／Ｆ１６１２に格納され
る。そして、この＃ｉのＦ／Ｆ１６１２の出力が、図１
７(d) に示される＃ｉの負論理ＲＡＳ信号（行アドレス
信号）として、バンクｉのＲＡＭ群１６０５へ供給され
る。＃ｉの負論理ＲＡＳ信号は、図１６及び図１７にお
いては、“ＲＡＳｉ”の上部に水平バーが付された記号
で示される。但し、ｉは、０〜７のうち何れかの数値で
ある。これと共に、＃ｉの負論理ＲＡＳ信号は、ＦＣＬ
Ｋに同期して動作する＃ｉのＦ／Ｆ１６１３を介してバ
ンクｉタイミングジェネレータに入力される。バンクｉ
タイミングジェネレータは、バンクｉのＲＡＭ群１６０
５が１回の書込み動作に必要なタイミング信号をＦＣＬ
Ｋに同期して生成する。この結果、ＧＣＬＫに同期した
ステージ１において＃ｉのＷＤ＿ＲＥＧ１６０４に保持
されたバンクｉ書込みデータが、その後に発生するＦＣ
ＬＫに同期してバンクｉのＲＡＭ群１６０５に書き込ま
れる。

【００３７】上述のようにして１つのＧＣＬＫに同期し
て最初の書込みデータが主記憶装置１６０２に入力され
た後、次のＧＣＬＫに同期して２番目の書込みデータが
主記憶装置１６０２に入力される。この書込みデータ
は、それと共に主記憶装置１６０２に入力されたアドレ
スＡＤＤ中のバンクアドレス部ＢＡＮＫ ＡＤＤに応じ
たバンクのＲＡＭ群１６０５に書き込まれる。このよう
にして、ＧＣＬＫに同期した書込みデータが記憶制御装
置１６０１から８回転送されてくると、次々と各バンク
のＲＡＭ群１６０５が起動され、それらに各書込みデー
タが書き込まれてゆく。

【００３８】なお、図１６では、説明の簡単のため、各
書込みデータに対応して書込み命令ＳＴＲ−８及びアド
レスＡＤＤが記憶制御装置１６０１から主記憶装置１６
０２に転送される構成が示されているが、一般的には、
Ｌ＝６４バイトからなるブロック内の最初の８バイトか
らなる書込みデータが転送されるタイミングにおいての
み、書込み命令ＳＴＲ−８及びアドレスＡＤＤが記憶制
御装置１６０１から主記憶装置１６０２に転送され、そ
こで保持される。そして、記憶制御装置１６０１から主
記憶装置１６０２へ２番目以降の書込みデータが転送さ
れてくる毎に、主記憶装置１６０２内でアドレスＡＤＤ
中のバンクアドレス部ＢＡＮＫ ＡＤＤの値が＋１ずつ
インクリメントされ、各書込みデータに対応する書込み
アドレスが生成される。

【００３９】上述の構成を有する主記憶装置１６０２が
ノーマルクロックモードで動作する場合は、ＦＣＬＫと
ＧＣＬＫの位相は同一となる。これに対して、主記憶装
置１６０２がシングルクロックモードで動作する場合
は、図１７に示されるように、ＧＣＬＫの入力間隔Ｔ′
（これは必ずしも一定の時間間隔にはならない）は、一
般に、ＦＣＬＫの周期Ｔに比較して非常に長いものとな
る。このようなシングルクロックモード時においても、
図１６に示される第２の従来技術における主記憶装置１
６０２では、主記憶装置１６０２への書込みデータの入
力タイミングとＲＡＭ群１６０５への書込みアドレスの
指定タイミングは共にＧＣＬＫに同期している。これ
は、ＷＤ＿ＲＥＧ１６０４を制御するための書込みデー
タ設定信号ＷＤ＿ＳＥＴｉを出力する＃１ＤＥＣ１６０
８と、書込みアドレスを生成するための選択信号ＳＥＬ
ｉを出力する＃２ＤＥＣ１６１０が、共にＧＣＬＫに同
期して動作するためである。このため、第２の従来技術
における主記憶装置１６０２では、ノーマルクロックモ
ード時及びシングルクロックモード時の両方の場合にお
いて、同じ動作が実現されている。

【００４０】しかし、上述した第２の従来技術は、以下
に示す問題点を有している。図１６に示される第２の従
来技術では、１発のＧＣＬＫに同期して転送される書込
みデータ毎に、バンクアドレス部ＢＡＮＫ ＡＤＤによ
って指定され独立した動作が可能なＷＤ＿ＲＥＧ１６０
４と、それらに対応するＲＡＭ群１６０５とからなる部
分が用意され、これらの部分がＧＣＬＫに同期して順次
起動されている。従って、第２の従来技術では、Ｌ＝６
４バイトからなるブロックの書込みを実行するだけで８
個のバンクからなるＲＡＭ群１６０５を必要とする。更
に、もし、１つのバンクにおける書込み処理がＦＣＬＫ
で８サイクル以上の時間を必要とするならば、通常はＦ
ＣＬＫと同じ位相を有するＧＣＬＫの８サイクル分の時
間で記憶制御装置１６０１から主記憶装置１６０２に転
送されてくるＬ＝６４バイトからなるブロックの書込み
を連続的に行うことができなくなってしまう。従って、
このような場合には、更に多くのバンクからなるＲＡＭ
群１６０５が必要となる。このように、第２の従来技術
では、そのハードウエアの規模が増大してしまうという
問題点を有している。

【００４１】続いて、前述した第２の技術分野において
本発明が具体的に関連する第３の従来技術について、以
下に説明する。第３の従来技術は、ＤＲＡＭで構成され
る主記憶装置からのデータの読出し制御技術に関連す
る。

【００４２】図１８は第３の従来技術における主記憶装
置の構成図、図１９は第３の従来技術の動作タイミング
チャートである。図１８に示される主記憶装置がノーマ
ルクロックモードで動作する場合には、特には図示しな
い記憶制御装置から主記憶装置に入力された読出し命令
ＦＣＨ６４は、ＧＣＬＫに同期して動作するＦ／Ｆ１８
０５に格納された後に、選択回路（ＳＥＬ）１８０６を
通って、それぞれＦＣＬＫに同期して動作する＃０〜＃
７のメモリ制御信号発生回路１８０７に入力する。な
お、Ｆ／Ｆ群１８０９については後述する。この結果、
＃０〜＃７のメモリ制御信号発生回路１８０７の何れか
より、負論理ＲＡＳ信号（行アドレス信号）等のメモリ
制御信号群が、ＦＣＬＫに同期して、何れかのＲＡＭ群
１８０１に供給される。

【００４３】＃０〜＃７のＲＡＭ群１８０１は、ＤＲＡ
Ｍにより構成されている。そして、メモリ制御群によっ
て起動されたＲＡＭ群１８０１は、連続アクセスモード
の機能を使用することによって、そのＲＡＭ群１８０１
におけるサイクルタイムに対応する時間が経過した後
に、８バイトからなる読出しデータＲＤをＦＣＬＫに同
期して８回連続して出力する。これらの読出しデータＲ
Ｄは、ＤＯＴ論理等に基づいて、＃０〜＃７の読出しデ
ータレジスタ（ＭＤＲ）１８０２に接続される１本の読
出し信号線に出力される。

【００４４】一方、ＦＣＬＫに同期して動作する特には
図示しない３ビットカウンタから出力された読出しデー
タ選択信号ＲＤＳＥＬがデコーダ（ＤＥＣ）１８０８に
よってデコードされる結果、そのＤＥＣ１８０８から出
力される読出しデータ設定信号ＲＤＳＴ０〜ＲＤＳＴ７
が順次アクティブとなる。

【００４５】この結果、何れかのＲＡＭ群１８０１より
出力された８個の読出しデータＲＤは、＃０〜＃７のＭ
ＤＲ１８０２に順次格納される。また、ＧＣＬＫに同期
して動作する特には図示しない３ビットカウンタから出
力された選択データが特には図示しないデコーダによっ
てデコードされる結果、そのデコーダから選択回路（Ｓ
ＥＬ）１８０３へは、順次アクティブとなる選択信号Ｄ
ＭＰＸ＿ＲＤ０〜ＤＭＰＸ＿ＲＤ７が供給される。この
結果として、８個のＭＤＲ１８０２の出力のそれぞれ
は、ＳＥＬ１８０３により順次選択され、共にＧＣＬＫ
に同期して動作し共に８バイトのデータ幅を有するＦ／
Ｆ１８０４及び特には図示しない読出しデータバスを介
して、それぞれ８バイトからなる８個のメモリ読出しデ
ータＭＲＤとして、特には図示しない記憶制御装置に順
次出力される。

【００４６】このように、図１８の構成例では、１回の
読出し命令ＦＣＨ６４により、主記憶装置から８バイト
×８個＝６４バイトからなる読出しデータ群が、８バイ
トのデータ幅を有する読出しデータバスに出力される。
従って、１回の読出し命令ＦＣＨ６４により読出しデー
タバスが８τの時間だけ占有されることになる。ここ
で、τは、ＧＣＬＫの周期であって、ノーマルクロック
モード時にはＦＣＬＫの周期に等しい。このため、主記
憶装置１６０２に読出し命令ＦＣＨ６４を供給する特に
は図示しない記憶制御装置は、図１９(a) に示されるよ
うに、最初の読出し命令ＦＣＨ６４の要求ＲＥＱ０の発
行から次の読出し命令ＦＣＨ６４の要求ＲＥＱ１の発行
まで、８τの時間だけ待つ必要がある。

【００４７】図１８では、８個からなる１組のＭＤＲ１
８０２に対応して、８個のＲＡＭ群１８０１が設けられ
ているが、この構成は後述する本発明には直接には関係
しない。この構成が採用される理由は、ＲＡＭ群１８０
１を構成するＤＲＡＭ内部のサイクルタイムが記憶制御
装置の主記憶装置に対するアクセスタイムに比較して２
倍程度長いため、スループットを確保するために複数個
のＲＡＭ群を用いて主記憶装置等を構成するのが一般的
であるためである。１つのＲＡＭ群１８０１におけるサ
イクルタイムが８τ以上である場合は、複数個のＲＡＭ
群１８０１を用意し、個々のＲＡＭ群１８０１に８τお
きに読出し命令ＦＣＨ６４を発行することにより、連続
したメモリ読出しデータＭＲＤを得ることができる。逆
に、１つのＲＡＭ群１８０１におけるサイクルタイムが
８τ以下である場合は、同一のＲＡＭ群１８０１に対し
て８τおきに読出し命令ＦＣＨ６４を発行することによ
って、連続したメモリ読出しデータＭＲＤを得ることが
できる。従って、後述する本発明は、ＲＡＭ群１８０１
に対するアクセスタイム、ＲＡＭ群１８０１におけるサ
イクルタイム等のパラメータに関係なく、１回の読出し
命令ＦＣＨに対応して主記憶装置から読み出されるデー
タ量と読出しデータバスのデータ転送幅のみによってＲ
ＡＭ群の起動間隔が決定されるような構成を有するメモ
リ制御方式に関連する。

【００４８】図１８に示される主記憶装置のノーマルク
ロックモード時における動作タイミングの例を、図１９
に示す。図１９において、タイミング０τ〜２１τは、
ＧＣＬＫ＝ＦＣＬＫ（ノーマルクロックモード時）を単
位とするクロックタイミングである。

【００４９】まず、図１９(a) に示されるように、タイ
ミング０τにおいて、バンク０のＲＡＭ群１８０１に向
けて、読出し命令ＦＣＨ６４の要求ＲＥＱ０が発行され
る。次に、図１９(b) に示されるように、タイミング１
τにおいて、バンク０のＲＡＭ群１８０１に対して、負
論理ＲＡＳ信号（行アドレス信号）等のメモリ制御信号
群が供給される。この結果、タイミング９τ〜１６τに
おいて、バンク０のＲＡＭ群１８０１から、読出し命令
ＦＣＨ６４の要求ＲＥＱ０に対応する８個の読出しデー
タＲＤが＃０〜＃７のＭＤＲ１８０２に順次格納され
る。そして、図１９(c) に示されるように、タイミング
１０τ〜１７τにおいて、８個のメモリ読出しデータＭ
ＲＤが、読出しデータバスに順次出力される。

【００５０】上述の動作と共に、図１９(a) に示される
ように、読出し命令ＦＣＨ６４の要求ＲＥＱ０の発行タ
イミング０τから８τ後のタイミング８τにおいて、バ
ンク１のＲＡＭ群１８０１に向けて、読出し命令ＦＣＨ
６４の要求ＲＥＱ０の次の要求ＲＥＱ１が発行される。
これに対応して、図１９(b) に示されるように、タイミ
ング９τにおいて、バンク１のＲＡＭ群１８０１に対し
て、負論理ＲＡＳ信号（行アドレス信号）等のメモリ制
御信号群が供給される。この結果、タイミング１７τ〜
２４τにおいて、バンク１のＲＡＭ群１８０１から、読
出し命令ＦＣＨ６４の要求ＲＥＱ１に対応する８個の読
出しデータＲＤが＃０〜＃７のＭＤＲ１８０２に順次格
納される。そして、図１９(c) に示されるように、読出
し命令ＦＣＨ６４の要求ＲＥＱ０に対応するメモリ読出
しデータＭＲＤの出力タイミング１０τ〜１７τに続く
タイミング１８τ〜２５τにおいて、それぞれ８個のメ
モリ読出しデータＭＲＤが、読出しデータバスに順次出
力される。

【００５１】しかし、上述した第３の従来技術は、以下
に示す問題点を有している。前述したように、図１８に
示される主記憶装置内のＦ／Ｆ１８０５が０番目のＧＣ
ＬＫで、特には図示しない記憶制御装置からの１つ目の
読出し命令ＦＣＨ６４の要求を受信した後、ＦＣＬＫに
同期して動作するメモリ制御信号発生回路１８０７を介
してＲＡＭ群１８０１が起動される。この結果、ＲＡＭ
群１８０１から連続して出力される８個の読出しデータ
ＲＤは、＃０〜＃７のＭＤＲ１８０２に格納される。こ
こで、シングルクロックモード時には、一般に、ＧＣＬ
Ｋの周期はＦＣＬＫの周期に比較して非常に長いものと
なる。従って、上述の読出し動作は、１つ目の読出し命
令ＦＣＨ６４の要求の入力時を基準として１番目のＧＣ
ＬＫが入力されるタイミングよりはるか以前に完了して
しまう。８個のＭＤＲ１８０２の最初の格納内容が読み
出されるタイミングは、前述したように、１つ目の読出
し命令ＦＣＨ６４の要求の入力時を基準として１０番目
のＧＣＬＫが入力されるタイミングであり、８個のＭＤ
Ｒ１８０２の最後の格納内容が読み出されるタイミング
は、前述したように、１つ目の読出し命令ＦＣＨ６４の
要求の入力時を基準として１７番目のＧＣＬＫが入力さ
れるタイミングである。

【００５２】ところが、１つ目の読出し命令ＦＣＨ６４
の要求の入力時を基準として８番目のＧＣＬＫが入力さ
れるタイミングにおいて、次の２つ目の読出し命令ＦＣ
Ｈ６４の要求が入力されてくる。そして、１つ目の読出
し命令ＦＣＨ６４の要求が入力された場合と同様にして
ＲＡＭ群１８０１がＦＣＬＫに同期して起動される結
果、１つ目の読出し命令ＦＣＨ６４に対応する８個のＭ
ＤＲ１８０２内のデータの出力が開始される前に、８個
のＭＤＲ１８０２の内容が２つ目の読出し命令ＦＣＨ６
４に対応するデータに書き替えられてしまう。このた
め、１つ目の読出し命令ＦＣＨ６４の要求の入力時を基
準として１０番目のＧＣＬＫが入力されるタイミング以
降にＭＤＲ１８０２から出力されるデータは、１つ目の
読出し命令ＦＣＨ６４に対応するデータではなく、２つ
目の読出し命令ＦＣＨ６４に対応するデータとなってし
まう。

【００５３】更に、３つ目の読出し命令ＦＣＨ６４の要
求が、１つ目の読出し命令ＦＣＨ６４の要求の入力時を
基準として１６番目のＧＣＬＫが入力されるタイミング
で入力されるため、１つ目の読出し命令ＦＣＨ６４の要
求の入力時を基準として１７番目のＧＣＬＫが入力され
るタイミングでＭＤＲ１８０２から出力されるデータ
は、１つ目の読出し命令ＦＣＨ６４に対応するデータで
はなく、３つ目の読出し命令ＦＣＨ６４に対応するデー
タとなってしまう。

【００５４】以上のように、何も対策を講ずることなく
第３の従来技術における主記憶装置をシングルクロック
モードで動作させようとした場合には、各読出し命令Ｆ
ＣＨ６４に対応したメモリ読出しデータＭＲＤを出力さ
せることができなくなってしまう。

【００５５】このような問題を回避するためには、シン
グルクロックモード時において、１つの読出し命令が発
行された後、主記憶装置内のＲＡＭ群から連続的に出力
された複数の読出しデータの全てが主記憶装置の出力側
に最初に配置されているＧＣＬＫに同期して動作するバ
ッファ（Ｆ／Ｆ）に到達し終わるまでの期間内において
は、次の読出し命令を入力してはならない。ＧＣＬＫに
同期した上記期間をＣとすれば、図１８の構成例の場合
は、Ｃ＝１７τとなる。一方、図１８の構成例の場合
は、前述したように、１回の読出し命令ＦＣＨ６４によ
り、主記憶装置から８バイト×８個＝６４バイトからな
る読出しデータ群が、８バイトのデータ幅を有する読出
しデータバスに出力される結果、１回の読出し命令ＦＣ
Ｈ６４により読出しデータバスが８τの時間だけ占有さ
れるため、記憶制御装置は、８τの時間間隔で読出し命
令ＦＣＨ６４を出力することができる。従って、上記期
間Ｃ内に主記憶装置に入力する可能性のある読出し命令
数は、最大で３個になる。

【００５６】以上の考察に基づいて、従来は、図１８に
示されるように、入力される読出し命令ＦＣＨ６４のＲ
ＡＭ群１８０１への供給を上記期間Ｃに対応する時間だ
け遅延させるためのシフトレジスタ群１８０９が設けら
れている。

【００５７】この構成において、主記憶装置の動作がシ
ングルクロックモードに移行する前に、上記期間Ｃに対
応する時間分だけ先行して、特には図示しない記憶制御
装置などに設けられるクロック制御部からＳＥＬ１８０
６にシングルクロックモードの予告信号（ＳＩＮＧＭ）
が入力されることにより、その入力時点以降、ＳＥＬ１
８０６は、Ｆ／Ｆ１８０５の出力ではなくシフトレジス
タ群１８０９の出力を選択する。これと共に、シフトレ
ジスタ群１８０９に対して、それらを動作させるための
ＧＣＬＫの供給が開始される。従って、その時点以降、
主記憶装置に入力される読出し命令ＦＣＨ６４は、シフ
トレジスタ群１８０９によって前記期間Ｃに対応する時
間分だけ遅延させられた後にメモリ制御信号発生回路１
８０７に入力されるようになる。このようにして、ＦＣ
ＬＫに同期して動作するメモリ制御信号発生回路１８０
７及びＲＡＭ群１８０１が、前記期間Ｃに対応する時間
分だけ遅延させられて起動されるため、各読出し命令Ｆ
ＣＨ６４に対応したメモリ読出しデータＭＲＤを出力さ
せることが可能となる。

【００５８】一方、主記憶装置の動作がシングルクロッ
クモードからノーマルクロックモードに戻る場合には、
事前にシフトレジスタ群１８０９を動作させるためのク
ロックがＧＣＬＫからＦＣＬＫに切り替えられることに
より、シフトレジスタ群１８０９内の読出し命令ＦＣＨ
６４が吐き出さされた後、ＳＥＬ１８０６に入力されて
いた前述したシングルクロックモードの予告信号（ＳＩ
ＮＧＭ）が無効にされる。この結果、シングルクロック
モードからノーマルクロックモードへの移行時に、デー
タの欠落を防止することができる。

【００５９】しかし、上述した従来技術は、記憶制御装
置などに設けられるクロック制御部から主記憶装置にシ
ングルクロックモードの予告信号（ＳＩＮＧＭ）などの
制御信号線を入力させる必要があることなどの理由によ
り、回路構成が複雑になってしまうという問題点を有し
ている。

【００６０】また、上述の従来技術は、シングルクロッ
クモードとノーマルクロックモードの間で主記憶装置な
どの状態を遷移させるためのタイミング制御が複雑にな
ってしまい、タイミングの変更が困難になってしまうと
いう問題点を有している。

【００６１】更に、上述の従来技術は、ノーマルクロッ
クモードとシングルクロックモードとで主記憶装置内の
動作が異なってしまうため、シングルクロックモードを
使用してノーマルクロックモード時に発生した主記憶装
置の障害の解析を行うことなどが困難になってしまうと
いう問題点を有している。

【００６２】本発明は、メモリを連続アクセスモードで
動作させる場合における上述した種々の問題点、より具
体的には、バッファ記憶装置が接続される主記憶装置に
対して連続アクセスモードを使用してアクセスが行われ
る場合にアクセス効率が低下してしまうという問題点、
及び連続アクセスモードを使用して動作する主記憶装置
がシングルクロックモード時にノーマルクロックモード
時と同じ動作をしなくなってしまうという問題点を解決
することが目的とする。

【００６３】

【課題を解決するための手段】図１は、本発明の第１の
態様の原理ブロック図である。本発明の第１の態様は、
例えば、記憶システムが、中央処理装置内の高速に動作
する小容量の記憶容量を有するバッファ記憶装置（キャ
ッシュメモリ）、記憶制御装置内の中速に動作する中容
量の記憶容量を有する中間バッファ記憶装置（２次キャ
ッシュメモリ）、及び比較的低速に動作し大容量の記憶
容量を有する主記憶装置からなる３つの記憶階層に分割
して構成されている場合を対象とする。そして、アドレ
ス空間上で連続する第１のデータ単位数（Ｋバイト。例
えば５１２バイト。）のデータの転送要求のそれぞれに
対応して、第１のデータ単位数（Ｋバイト）を分割した
バイト数である第２のデータ単位数（Ｌバイト。例えば
６４バイト。）を単位として優先順位をとり、第２のデ
ータ単位数（Ｌバイト）を単位とするデータ転送命令
を、それぞれ連続アクセスモードの下で動作可能な複数
のメモリ群１０１（例えばＲＡＭ群４０１）からなるメ
モリ装置に対して複数回発行することにより、第１のデ
ータ単位数（Ｋバイト）のデータの転送要求に対応する
メモリアクセスを実行するメモリ制御方式を前提とす
る。

【００６４】第１の態様では、始めに、データ転送命令
に対応する第２のデータ単位数（Ｌバイト）のデータ
が、第２のデータ単位数（Ｌバイト）と等しいかそれを
分割したデータ単位数であってメモリ群１０１の起動単
位であるデータ単位数（Ｂバイト。例えば８バイト。）
の２倍以上のデータ単位数である第３のデータ単位数
（Ｓバイト。例えばＬバイトに等しい。）を単位とし
て、第１のデータ単位数（Ｋバイト）を第３のデータ単
位数（Ｓバイト）で除した数又はこれ以下の数のメモリ
群１０１のそれぞれに順次割り付けられる。

【００６５】次に、その割付けが行われたメモリ群１０
１に対して、連続アクセスモードの下で、割付けが行わ
れた第３のデータ単位数（Ｓバイト）のデータのアクセ
スが実行される。

【００６６】図２は、本発明の第２の態様の原理ブロッ
ク図である。本発明の第２の態様は、それぞれ動作状態
において停止することのない第１のクロック２０６（例
えばフリーランクロックＦＣＬＫ）に同期してアクセス
され連続アクセスモードの下で動作可能な複数のメモリ
群２０１（例えばＲＡＭ群５０９）からなるメモリ装置
に対してデータの書込み制御を行うメモリ制御方式を前
提とする。より具体的には、例えば、本発明の第１の態
様と同様、アドレス空間上で連続する第１のデータ単位
数（Ｋバイト）のデータの転送要求のそれぞれに対応し
て、第１のデータ単位数（Ｋバイト）を分割したバイト
数である第２のデータ単位数（Ｌバイト）を単位として
優先順位をとり、第２のデータ単位数（Ｌバイト）を単
位とするデータ転送命令を、それぞれ動作状態において
停止することのない第１のクロック２０６に同期してア
クセスされ連続アクセスモードの下で動作可能な複数の
メモリ群２０１からなるメモリ装置に対して複数回発行
することにより、第１のデータ単位数（Ｋバイト）のデ
ータの転送要求に対応するメモリアクセスを実行するメ
モリ制御方式を前提とする。

【００６７】そして、まず、連続アクセスモードのアク
セス単位である第４のデータ単位数（Ｓバイト。例えば
６４バイト。）の書込みデータ２０５を少なくとも格納
する書込みデータバッファ手段２０２（例えばＷＤ＿Ｒ
ＥＧ５０４）を有する。上述の第４のデータ単位数（Ｓ
バイト）は、例えば、本発明の第１の態様の場合と同
様、データ転送命令に対応する第２のデータ単位数（Ｌ
バイト）のデータを、第２のデータ単位数（Ｌバイト）
と等しいかそれを分割したデータ単位数であって、メモ
リ群２０１の起動単位であるデータ単位数Ｂバイト）の
２倍以上のデータ単位数である。

【００６８】次に、書込み命令に基づいて、第２のクロ
ック２０７（例えばゲーテッドクロックＧＣＬＫ）に同
期して転送されてくる書込みデータ２０５を、第２のク
ロック２０７に同期して書込みデータバッファ手段２０
２に順次格納する書込みデータ格納制御手段２０３（例
えば３ビットカウンタ５１３及びＤＥＣ５０６）を有す
る。

【００６９】そして、書込みデータバッファ手段２０２
に第４のデータ単位数（Ｓバイト）の書込みデータ２０
５が格納された時点で、その格納された第４のデータ単
位数（Ｓバイト）の書込みデータ２０５を、第１のクロ
ック２０６に同期して、連続アクセスモードの下で読み
出して、複数のメモリ群２０１の何れかに転送する書込
みデータ読出し制御手段２０４（例えば３ビットカウン
タ５１４、５１６、微分回路５１５、ＤＥＣ５０７）を
有する。

【００７０】上述の本発明の第２の態様の構成におい
て、書込みデータバッファ手段２０２を２組有し、次の
ような切替え手段（例えば反転Ｆ／Ｆ８０１及び選択回
路８０２）を更に有するように構成することができる。
即ち、この切替え手段は、書込みデータ格納制御手段２
０３に対して一方の書込みデータバッファ手段２０２へ
の第４のデータ単位数（Ｓバイト）の書込みデータ２０
５の格納動作を実行せると共に、書込みデータ読出し制
御手段２０４に対して他方の書込みデータバッファ手段
２０２からメモリ群２０１への第４のデータ単位数（Ｓ
バイト）の書込みデータ２０５の読出し動作を実行さ
せ、書込みデータ格納制御手段２０３及び書込みデータ
読出し制御手段２０４がそれぞれ第４のデータ単位数
（Ｓバイト）の書込みデータ２０５に対する処理を終了
した時点で、書込みデータ格納制御手段２０３及び書込
みデータ読出し制御手段２０４がそれぞれ処理を行う書
込みデータバッファ手段２０２を切り替える。

【００７１】また、本発明の第２の態様の構成におい
て、メモリ装置に接続されるデータバスが読出しデータ
の転送と書込みデータ２０５の転送に共通に使用される
双方向バスである構成を有し、第２のクロック２０７の
変化時点において第１のクロック２０６に同期してアク
ティブとなるタイミング信号を生成するタイミング信号
生成手段（例えばＦＣＬＫトリガ回路１０２０）を更に
有し、書込みデータバッファ手段２０２及び書込みデー
タ格納制御手段２０３が次のような機能を実現するよう
に構成することもできる。即ち、書込みデータバッファ
手段２０２は、データの格納を第１のクロック２０６に
同期して行うデータバッファ手段（例えばＤＲ１００
１）によって構成される。次に、書込みデータ格納制御
手段２０３は、書込み命令に基づいて、第２のクロック
２０７に同期してデータバス上を転送されてくる書込み
データ２０５を、タイミング信号生成手段が生成するタ
イミング信号に同期してデータバッファ手段に順次格納
する。そして、書込みデータバッファ手段２０２を構成
するデータバッファ手段は、第１のクロック２０６に同
期してメモリ群２０１から読み出された読出しデータが
第２のクロック２０７に同期してデータバスに読み出さ
れる際の読出しデータバッファ手段として共通に使用さ
れる。

【００７２】加えて、本発明の第２の態様で、第２のク
ロック２０７の変化時点において第１のクロック２０６
に同期してアクティブとなるタイミング信号を生成する
タイミング信号生成手段（例えば微分回路１２０２）を
更に有し、書込みデータ格納制御手段２０３は、書込み
命令に基づいて、第２のクロック２０７に同期してデー
タバス上を転送されてくる書込みデータ２０５を、タイ
ミング信号生成手段が生成するタイミング信号に同期し
て書込みデータバッファ手段２０２に順次格納するよう
に構成することもできる。

【００７３】図３は、本発明の第３の態様のブロック図
である。本発明の第３の態様は、第２のクロック３０８
に同期した読出し命令で起動されて、動作状態において
停止することのない第１のクロック３０７（例えばフリ
ーランクロックＦＣＬＫ）に同期して連続アクセスモー
ドの下でメモリ装置を構成する複数のメモリ群３０１
（例えばＲＡＭ群１３０１）のうちの何れかより読み出
された複数の読出しデータ３０５を、読出しデータバッ
ファ手段３０２（例えばＭＤＲ１３０２）に格納した
後、その読出しデータバッファ手段３０２に格納された
複数の読出しデータ３０５を第２のクロック３０８（例
えばにゲーテッドクロックＧＣＬＫ）に同期してデータ
バス３０６に出力するメモリ制御方式を前提とする。

【００７４】そして、まず、読出しデータバッファ手段
３０２を、少なくとも、１つの読出し命令が発行された
後、メモリ群３０１から連続的に出力された複数の読出
しデータ３０５の全てが読出しデータバッファ手段３０
２からデータバス３０６に出力され終わるまでの期間に
メモリ装置に入力する可能性のある読出し命令の数以上
の組数だけ有する。かつ、読出しデータバッファ手段３
０２の各組は、１回の読出し命令で起動される連続アク
セスモードによってメモリ群３０１から連続的に出力さ
れた複数の読出しデータ３０５を格納できる長さを有す
る。

【００７５】次に、読出し命令のそれぞれに対応して複
数のメモリ群３０１のうちの何れかより読み出された読
出しデータ３０５の組のそれぞれを、第１のクロック３
０７に同期して、読出しデータバッファ手段３０２の組
のそれぞれに順次格納する読出しデータ格納制御手段３
０３（例えばＤＥＣ１３０４）を有する。

【００７６】そして、読出し命令のそれぞれに対応して
読出しデータバッファ手段３０２の組のそれぞれに順次
格納された読出しデータ３０５の組のそれぞれを、第２
のクロック３０８に同期して、データバス３０６に順次
出力する読出しデータ読出し制御手段３０４（例えばＳ
ＥＬ１３０３）を有する。

【００７７】上述の本発明の第３の態様の構成におい
て、次のような第１及び第２のバッファ組選択手段を有
するように構成することができる。即ち、第１のバッフ
ァ組選択手段は、メモリ装置において読出し命令が起動
され又はその実行が終了する毎に、起動された読出し命
令に対応する読出しデータ３０５又は実行が終了した読
出し命令の次に起動された読出し命令に対応する読出し
データ３０５がメモリ群３０１から読み出されるのに同
期して、複数組の読出しデータバッファ手段３０２を順
次循環的に選択する。第２のバッファ組選択手段は、１
組の読出しデータバッファ手段３０２においてその読出
しデータバッファ手段３０２に格納された全ての読出し
データ３０５のデータバス３０６への出力が終了する毎
に、第１のバッファ組選択手段が読出しデータバッファ
手段３０２を選択した順で、複数組の読出しデータバッ
ファ手段３０２を順次循環的に選択する。

【００７８】この場合に、読出しデータ格納制御手段３
０３は、第１のバッファ組選択手段が選択した読出しデ
ータバッファ手段３０２に対して、読出しデータ３０５
の格納動作を実行する。また、読出しデータ読出し制御
手段３０４は、第２のバッファ組選択手段が選択した読
出しデータバッファ手段３０２に対して、読出しデータ
３０５のデータバス３０６への出力動作を実行する。

【００７９】上述の構成において、複数組の読出しデー
タバッファ手段３０２を順次循環的に指定するための、
メモリ装置において読出し命令が起動され又はその実行
が終了する毎にカウンタ値が＋１ずつされるカウンタ手
段（３ビットカウンタ１３１０）を更に有し、第１及び
第２のバッファ組選択手段は次のような構成を有するよ
うに構成することもできる。即ち、第１のバッファ組選
択手段は、カウンタ手段の出力を、メモリ装置において
読出し命令が起動され又はその実行が終了された時点か
ら起動された読出し命令に対応する読出しデータ３０５
又は実行が終了した読出し命令の次に起動された読出し
命令に対応する読出しデータ３０５のメモリ群３０１か
らの読出しが開始される時点までの時間だけ遅延させる
ための、第１のクロック３０７に同期して動作する第１
のシフトレジスタ手段（例えばＦＣＬ＿ＰＩＰＥ１３１
１）と、その第１のシフトレジスタ手段から出力される
カウンタ手段の出力に基づいて、メモリ群３０１から読
み出された読出しデータ３０５の組のそれぞれを複数組
の読出しデータバッファ手段３０２のそれぞれに順次循
環的に入力させる第１のスイッチ手段（例えばＤＥＣ１
３１２）とから構成される。また、第２のバッファ組選
択手段は、カウンタ手段の出力を、メモリ装置において
読出し命令が起動され又はその実行が終了された時点か
ら起動された読出し命令に対応する読出しデータ３０５
又は実行が終了した読出し命令の次に起動された読出し
命令に対応する読出しデータ３０５の何れかの読出しデ
ータバッファ手段３０２からの読出しが開始される時点
までの時間だけ遅延させるための、第２のクロック３０
８に同期して動作する第２のシフトレジスタ手段（例え
ばＧＣＬ＿ＰＩＰＥ１３１３）と、その第２のシフトレ
ジスタ手段から出力されるカウンタ手段の出力に基づい
て、複数組の読出しデータバッファ手段３０２のそれぞ
れを順次循環的に選択し、その選択した読出しデータバ
ッファ手段３０２に格納された読出しデータ３０５をデ
ータバス３０６へ出力させる第２のスイッチ手段（例え
ばＤＥＣ１３１４及びＳＥＬ１３０６）とから構成され
る。

【００８０】

【作用】本発明の第１の態様の作用は、次の通りであ
る。例えば、特には図示しない記憶制御装置が、メモリ
装置に対し第２のデータ単位数（Ｌバイト）のデータか
らなるブロックの書込み命令又は読出し命令を｛第１の
データ単位数／第２のデータ単位数（Ｋ／Ｌ）｝回発行
している途中で、１つのＣＰＵからの第２のデータ単位
数（Ｌバイト）のデータからなる特定のブロックの要求
に関連して新たな第１のデータ単位数（Ｋバイト）のデ
ータからなるブロックをメモリ装置と特には図示しない
中間バッファ記憶装置などとの間で転送する必要が発生
した場合には、現在の｛第１のデータ単位数／第２のデ
ータ単位数（Ｋ／Ｌ）｝回の書込み命令群又は読出し命
令群の発行を中断し、上記新たなブロックの転送に関連
する｛第１のデータ単位数／第２のデータ単位数（Ｋ／
Ｌ）｝回の書込み命令群又は読出し命令群のうち先頭の
書込み命令又は読出し命令を優先的に実行させる。

【００８１】この先頭の書込み命令又は読出し命令によ
って指定されるメモリ群１０１は、今までアクセスされ
ていたメモリ群１０１とは異なるメモリ群１０１である
確率の方が同じメモリ群１０１である確率よりも高い。
そして、アクセスされるメモリ群１０１が異なる場合に
は、メモリ群１０１が必要とする休止時間を考慮する必
要がなくなるため、アクセスされるメモリ群１０１の起
動を即座に行うことができる。

【００８２】即ち、本発明の第１の態様では、第１のデ
ータ単位数（Ｋバイト）のデータからなるブロックが更
に細分化された第２のデータ単位数（Ｌバイト）のデー
タからなるブロックを単位としてメモリ群１０１へのデ
ータの割付けが行われることにより、複数のＣＰＵから
の要求に関連するそれぞれ第２のデータ単位数（Ｌバイ
ト）のデータからなる複数のブロックの転送命令が同時
に発生しても、同じメモリ群１０１がアクセスされる確
率を低く抑えることができる。この結果、メモリ群１０
１の起動時間の平均を短縮することができ、スループッ
トの高いメモリ装置を実現できる。

【００８３】本発明の第２の態様の作用は、次の通りで
ある。即ち、本発明の第２の態様では、連続アクセスモ
ードのアクセス単位である第４のデータ単位数（Ｓバイ
ト）の書込みデータが揃った時点において第２のクロッ
ク２０７に同期して動作するメモリ群２０１が起動され
る。この結果、図２の構成を有するメモリ装置がシング
ルクロックモードで動作する場合においても、無効なデ
ータがメモリ群２０１に書き込まれてしまうという障害
を回避することができる。

【００８４】ここで、本発明の第２の態様では、シング
ルクロックモード時において、メモリ群２０１の起動開
始がかなり遅れることになるが、この遅延はメモリ装置
の内部でのみ認識されるものであるため、計算機システ
ム全体のスループットには影響しない。

【００８５】そして、本発明の第２の態様では、シング
ルクロックモード時において、ノーマルクロックモード
時と全く同様の動作が保証される。また、本発明の第２
の態様において、書込みデータバッファ手段２０２が２
組設けられる構成により、一方の書込みデータバッファ
手段２０２への書込みデータの書込み動作が実行されて
いる期間では、既に書込み動作が完了している書込みデ
ータバッファ手段２０２からメモリ群２０１への書込み
データの出力動作が実行される。この結果、メモリ装置
に対して、各書込み命令とそれぞれの命令に対応する書
込みデータを遅延なく連続して転送することができる。

【００８６】更に、本発明の第２の態様において、メモ
リ装置に接続されるデータバスが読出しデータの転送と
書込みデータの転送に共通に使用される双方向バスであ
る場合に、書込みデータバッファ手段と読出しデータバ
ッファ手段を１つのデータバッファで共通に使用するこ
とができる。この場合に、第２のクロック２０７の変化
時点において第１のクロック２０６に同期してアクティ
ブとなるタイミング信号に基づいて書込みデータのデー
タバッファ手段への格納が実行される。これにより、読
出しデータの格納時には第１のクロック２０６に同期し
て動作するデータバッファ手段を、書込みデータの格納
にそのまま流用することができる。

【００８７】加えて、本発明の第２の態様において、書
込みデータ格納制御手段２０３が、第２のクロック２０
７に同期してデータバス上を転送されてくる書込みデー
タ２０５を、タイミング信号生成手段によって生成され
る第２のクロック２０７の変化時点において第１のクロ
ック２０６に同期してアクティブとなるタイミング信号
に同期して書込みデータバッファ手段２０２に順次格納
することにより、書込みデータバッファ手段２０２を、
第１のクロック２０６のみに基づいて動作する回路によ
って構成することができる。従って、外部に簡単なタイ
ミング信号生成手段を設けるだけで、書込みデータバッ
ファ手段２０２を１種類のクロックのみによって動作す
る汎用のデータレジスタファイルで構成することができ
る。

【００８８】本発明の第３の態様の作用は、次の通りで
ある。読出し命令は、メモリ装置内で遅延されることな
くメモリ群３０１を起動し、この結果連続的に読み出さ
れるそれぞれ複数個ずつの読出しデータ３０５の組のそ
れぞれは、データ格納制御手段３０３によって、読出し
データバッファ手段３０２の組のそれぞれに順次格納さ
れる。従って、例えば、メモリ装置がシングルクロック
モードで動作する場合において、１組の読出しデータバ
ッファ手段３０２内からの読出しデータ３０５の読出し
が完了するまでの期間内に、新たな複数個の読出し命令
がメモリ装置に入力しそれらによってメモリ群３０１が
起動され新たな読出しデータ３０５の組が読み出されて
も、それらを他の複数組の読出しデータバッファ手段３
０２に順次格納することができ、読出しデータの欠落を
防止することができる。

【００８９】この場合、メモリ装置がノーマルクロック
モード及びシングルクロックモードの何れの状態で動作
する場合であっても、読出し命令はメモリ装置内で遅延
されることなくメモリ群３０１を起動させる。即ち、本
発明の第３の態様では、ノーマルクロックモードとシン
グルクロックモードとでメモリ装置内の動作が全く同じ
であるため、シングルクロックモードを使用してノーマ
ルクロックモード時に発生したメモリ装置の障害の解析
を容易に行うことができる。

【００９０】

【実施例】以下、図面を参照しながら、本発明の実施例
につき詳細に説明する。 ＜第１の実施例＞図４は、本発明の第１の実施例におけ
る主記憶装置の構成図である。この実施例は、具体的に
は、前述した第１の技術分野における第１の従来技術が
有している問題点を解決するものである。

【００９１】図４において、主記憶装置へのアクセス単
位（ワード）のサイズは８バイトである。次に、主記憶
装置は、バンク０〜バンク７という８組のＲＡＭ群４０
１から構成されている。これは、上述の主記憶装置と特
には図示しない中間バッファ記憶装置との間のデータ転
送におけるブロックサイズＫを例えば５１２バイト、こ
のＫ＝５１２バイトのデータからなるブロックが更に細
分化されることによるブロックＬ＝Ｓを例えば６４バイ
トとした場合に、Ｋ／Ｓ＝８個のＲＡＭ群４０１が必要
なためである。１組のＲＡＭ群４０１は、図４に示され
るように、１メガワードの記憶容量を有するＤＲＡＭチ
ップによって構成される。従って、図４に示される主記
憶装置全体では、以下の記憶容量を有する。 ８バイト×１メガワード×８バンク＝６４メガバイト ここで、上述の主記憶装置と特には図示しない中間バッ
ファ記憶装置との間のデータ転送におけるブロックサイ
ズＫは例えば５１２バイトであり、１組のＲＡＭ群４０
１は、このＫ＝５１２バイトのデータからなるブロック
が更に細分化された例えばＬ＝６４バイト（＝８ワー
ド）のデータからなるブロックを単位として、データを
記憶する。

【００９２】そして、第１の従来技術の場合と同様に、
特には図示しない記憶制御装置は、主記憶装置に対し、
Ｋ＝５１２バイトのデータからなるブロックの書込み命
令又は読出し命令を１回発行するのではなく、Ｌ＝６４
バイトのデータからなるブロックの書込み命令又は読出
し命令をＫ／Ｌ＝５１２／６４＝８回発行する。このよ
うな構成が採用される理由は、前述したように、中間バ
ッファ記憶装置からＣＰＵ内のバッファ記憶装置に即座
にムーブインする必要のあるＬバイトのデータを最初の
読出し命令により主記憶装置から中間バッファ記憶装置
へ最優先にムーブインさせることで、記憶システムの応
答性能を向上させるためである。

【００９３】図４に示される主記憶装置内の特には図示
しない制御回路は、記憶制御装置から送出された１つの
書込み命令又は読出し命令に設定されているアドレスに
基づいて、各ＲＡＭ群４０１を制御する。このアドレス
は、Ｌ（ex. ６４）バイトからなる書込みデータ又は読
出しデータの先頭アドレスを示している。そして、この
アドレス内のバンクアドレス部の値に従って、バンク０
〜バンク７のＲＡＭ群４０１のうち何れか１つが選択さ
れ、起動される。同時に、上述のアドレス内のＲＡＭア
ドレス部は、バンク０〜バンク７のＲＡＭ群４０１に出
力され、起動されたＲＡＭ群４０１内のアドレスレジス
タにセットされる。

【００９４】ＲＡＭ群４０１は、連続アクセスモードで
動作する。即ち、起動されたＲＡＭ群４０１は、上述の
アドレスレジスタの値をＣＡＳ信号（列アドレス信号）
に同期して＋１ずつ更新する動作を、８回繰り返し実行
する。

【００９５】そして、記憶制御装置が書込み命令を発行
した場合には、起動されたＲＡＭ群４０１は、各更新動
作毎に、記憶制御装置から転送されてくる８バイトから
なる書込みデータを、アドレスレジスタの値によって指
定されるセル部に書き込む。このような動作が、１回の
書込み命令に対応して８回連続して実行されることによ
り、起動されたＲＡＭ群４０１にＬ＝６４バイトのデー
タからなるブロックが書き込まれる。

【００９６】一方、記憶制御装置が読出し命令を発行し
た場合には、起動されたＲＡＭ群４０１は、各更新動作
毎に、アドレスレジスタの値により指定されるセル部か
ら、８バイトからなる読出しデータを読み出し、それを
記憶制御装置に向けて出力する。このような動作が、１
回の読出し命令に対応して８回連続して実行されること
により、起動されたＲＡＭ群４０１からＬ＝６４バイト
のデータからなるブロックが読み出される。

【００９７】記憶制御装置は、主記憶装置に対してＬ＝
６４バイトのデータからなるブロックの書込み命令又は
読出し命令をＫ／Ｌ＝８回発行している途中で、１つの
ＣＰＵからのＬバイトのデータからなる特定のブロック
の要求に関連して新たなＫ＝５１２バイトのデータから
なるブロックを主記憶装置と中間バッファ記憶装置との
間で転送する必要が発生した場合には、現在のＫ／Ｌ＝
８回の書込み命令群又は読出し命令群の発行を中断し、
上記新たなブロックの転送に関連するＫ／Ｌ＝８回の書
込み命令群又は読出し命令群のうち先頭の書込み命令又
は読出し命令を優先的に実行させる。

【００９８】この先頭の書込み命令又は読出し命令によ
って指定されるＲＡＭ群４０１は、今までアクセスされ
ていたＲＡＭ群４０１とは異なるＲＡＭ群４０１である
確率の方が同じＲＡＭ群４０１である確率よりも高い。
そして、アクセスされるＲＡＭ群４０１が異なる場合に
は、ＲＡＭ群４０１を構成するＤＲＡＭが必要とする休
止時間を考慮する必要がなくなるため、アクセスされる
ＲＡＭ群４０１の起動を即座に行うことができる。即
ち、第１の実施例では、Ｋ＝５１２バイトのデータから
なるブロックが更に細分化されたＬ＝６４バイトのデー
タからなるブロックを単位としてＲＡＭ群４０１へのデ
ータの割付けが行われることにより、複数のＣＰＵから
の要求に関連するそれぞれＬ＝６４バイトのデータから
なる複数のブロックの転送命令が同時に発生しても、同
じＲＡＭ群４０１がアクセスされる確率を低く抑えるこ
とができる。この結果、ＲＡＭ群４０１の起動時間の平
均を短縮することができ、スループットの高い主記憶装
置を実現することができる。また、逆に、他のＣＰＵか
ら新たな要求がない場合は、Ｋ／Ｌ＝８回の書込み命令
又は読出し命令を連続して行えるため、１つのブロック
に対する処理を最短時間で完結させることができる。

【００９９】上述した第１の実施例においては、Ｋ／Ｌ
＝８であって、バンク０〜バンク７の８組のＲＡＭ群４
０１が使用されているが、実際には、バンク０、バンク
１、・・・という順番でＬ＝６４バイトのデータからな
るブロックが順次処理されてゆくと、例えばバンク２又
はバンク３がアクセスされている時点でバンク０のビジ
ー状態が終了し、バンク０を再びアクセスすることが可
能となる。従って、ＲＡＭ群４０１の組数を４組程度と
し、１回のＬ＝６４バイトのデータからなるブロックの
転送命令に対応して、１つのＲＡＭ群４０１が２回ずつ
起動されるように構成することにより、上述の第１の実
施例の場合と同じスループットを確保することができ
る。即ち、バンク数をＫ／Ｌ個以下に減らすことができ
る。

【０１００】また、上述した第１の実施例においては、
バッファ記憶装置と中間バッファ記憶装置間、及び中間
バッファ記憶装置と主記憶装置間でそれぞれ転送される
データのブロックサイズが異なる記憶システムにおい
て、ＤＲＡＭを使用した主記憶装置に対して連続アクセ
スモードを使用して効率的にアクセスを行う技術に、具
体的に関連するものである。しかし、第１の実施例は本
発明の適用例の一例にすぎない。本発明は、より一般的
には、ＤＲＡＭを使用した主記憶装置に対して複数のＣ
ＰＵなどがＣＰＵ間で優先順位をとりながらＬバイト単
位の連続アクセスモードを使用してＬ×複数回（この回
数はＣＰＵ間で異なってもよい）バイトのアクセスを行
う技術に広く適用できる。 ＜第２の実施例＞図５は、本発明の第２の実施例の構成
図である。この実施例は、具体的には、前述した第２の
技術分野における第２の従来技術が有している問題点を
解決するものである。また、第２の実施例は、上述した
第１の実施例の構成を基本としている。

【０１０１】即ち、図４の場合と同様に、図５に示され
る主記憶装置５０２内の１組のＲＡＭ群５０９（図５で
はバンク０のＲＡＭ群５０９のみが示されている）は、
例えばＬ＝６４バイト（＝８ワード）のデータからなる
ブロックを単位として、連続アクセスモードでアクセス
される。

【０１０２】このような構成が採用されることにより、
第１の実施例において説明したように、ＲＡＭ群４０１
の組数を４組程度とし、１回のＬ＝６４バイトのデータ
からなるブロックの転送命令に対応して、１つのＲＡＭ
群４０１が２回ずつ起動されるように構成することによ
り、図１６に示される前述した第２の従来技術に比較し
て、ＲＡＭ群のバンク数を削減することができる。

【０１０３】但し、記憶制御装置からの書込みデータを
受信するための書込みデータレジスタ（ＷＤ＿ＲＥＧ）
の数が、図１６に示される第２の従来技術の場合と同様
に１つのＲＡＭ群あたり１つのみに設定された場合、次
のような問題点が生ずる。即ち、このような構成の主記
憶装置がシングルクロックモードで動作した場合は、記
憶制御装置からの１個（１ワード＝８バイト）の書込み
データがＧＣＬＫに同期して１つのＷＤ＿ＲＥＧに書き
込まれた時点で、ＲＡＭ群が起動される。そして、ＲＡ
Ｍ群は、連続アクセスモードを使用することにより、Ｆ
ＣＬＫに同期して８個（８ワード）のデータの書込み処
理を一気に実行してしまう。この結果、ＲＡＭ群に書き
込まれるデータにおいて、最初の１ワードのみが有効な
データとなり残りの７ワードは無効なデータとなってし
まうという、重大な障害が発生する。

【０１０４】このような問題の発生を回避するために、
図５に示される第２の実施例では、記憶制御装置５０１
からの８ワード分の書込みデータを保持するための＃０
〜＃７の８個のＷＤ＿ＲＥＧ５０４が設けられ、これら
全てにデータが格納された後にＲＡＭ群５０９が起動さ
れるように構成される。なお、図１６に示される第２の
従来技術においても＃０〜＃７の８個のＷＤ＿ＲＥＧ１
６０４が設けられているが、これらは、バンク０〜バン
ク７の８個のＲＡＭ群１６０５に対応して設けられるも
のであり、図５に示される＃０〜＃７のＷＤ＿ＲＥＧ５
０４とは、機能が異なる。なお、８個のＷＤ＿ＲＥＧ５
０４と、デコーダ（ＤＥＣ）５０６及び５０７、並びに
選択回路５０５からなる部分は、例えば、データレジス
タファイル５０８という１つの集積回路として提供され
る。まず、図５において、図１６に示される第２の従来
技術の場合と同様に、主記憶装置５０２に対する書込み
アクセス時の書込みデータは、記憶制御装置５０１と主
記憶装置５０２間に設けられる書込みデータバス５０３
を経由して、記憶制御装置５０１から主記憶装置５０２
に転送される。ＧＣＬＫが入力される毎に、書込みデー
タバスのバス幅により決定されるデータ量を有する書込
みデータが、主記憶装置５０２に転送される。

【０１０５】この実施例において、１回の書込み命令に
よって転送されるブロックサイズＬを６４バイトとし、
書込みデータバス５０３のデータ幅を８バイトとする
と、１組の書込み命令ＳＴＲ６４とアドレスＡＤＤが記
憶制御装置５０１より送出された後、８バイトからなる
書込みデータが、記憶制御装置５０１よりＧＣＬＫに同
期して８回送出される。

【０１０６】この構成で、Ｌ＝６４バイトのデータから
なるブロック内の最初の８バイトからなる書込みデータ
が、書込み命令ＳＴＲ６４及びアドレスＡＤＤと共に、
記憶制御装置５０１から主記憶装置５０２にＧＣＬＫに
同期して転送されてきた場合に、主記憶装置５０２内で
は、転送が開始された後に最初に発生するＧＣＬＫに同
期したタイミング（このタイミングをステージ０と定義
する）において、書込みデータはフリップフロップ（Ｆ
／Ｆ）５１０に、書込み命令ＳＴＲ６４及びアドレスＡ
ＤＤはＦ／Ｆ５１２に保持される。そして、ステージ０
において、Ｆ／Ｆ５１２に保持されたアドレスＡＤＤ中
の３ビットからなるバンクアドレス部ＢＡＮＫ ＡＤＤ
の値は、ＧＣＬＫに同期して＋１ずつカウントアップす
る３ビットカウンタ５１３及び５１６に入力され、ま
た、書込み命令ＳＴＲ６４は、３ビットカウンタ５１４
を起動する。

【０１０７】３ビットカウンタ５１３は、ステージ０に
おいてのみ、３ビットからなるバンクアドレス部ＢＡＮ
Ｋ ＡＤＤの値をそのまま出力し、その後のステージ１
〜ステージ７にかけてＧＣＬＫが入力される毎に、バン
クアドレス部ＢＡＮＫ ＡＤＤの値を初期値として＋１
ずつカウントアップする。なお、３ビットカウンタ５１
３において、カウント値は、それが７に達した後は０に
戻り、０から再びカウントアップする。３ビットカウン
タ５１３のカウント値は、デコーダ（ＤＥＣ）５０６で
デコードされる。この結果、上記カウント値に対応する
書込みデータ設定信号ＷＤ＿ＳＥＴｉ（ｉは、０〜７の
うち何れか）が順次アクティブとなることにより、ステ
ージ０〜７において記憶制御装置５０１からＦ／Ｆ５１
０に順次入力された書込みデータが、ステージ０〜７に
おいて、書込みデータ設定信号ＷＤ＿ＳＥＴｉに対応す
る＃ｉのＷＤ＿ＲＥＧ５０４に順次格納される。

【０１０８】例えば、バンクアドレス部ＢＡＮＫ ＡＤ
Ｄの値が０である場合には、ステージ０〜７において、
書込みデータ設定信号ＷＤ＿ＳＥＴ０〜ＷＤ＿ＳＥＴ７
が順次アクティブとなることにより、記憶制御装置５０
１から転送されてきた８ワード分の書込みデータは、８
個のＷＤ＿ＲＥＧ５０４に、＃０、＃１、・・・、＃７
の順で書き込まれる。また、例えば、バンクアドレス部
ＢＡＮＫ ＡＤＤの値が４である場合には、ステージ０
〜７において、書込みデータ設定信号ＷＤ＿ＳＥＴ４〜
ＷＤ＿ＳＥＴ７、ＷＤ＿ＳＥＴ０〜ＷＤ＿ＳＥＴ３が順
次アクティブとなることにより、記憶制御装置５０１か
ら転送されてきた８ワード分の書込みデータは、８個の
ＷＤ＿ＲＥＧ５０４に、＃４、＃５、＃６、＃７、＃
０、＃１、＃２、＃３の順で書き込まれる。

【０１０９】一方、３ビットカウンタ５１４は、書込み
命令ＳＴＲ６４により起動された後に、８個のＧＣＬＫ
の入力をカウントした後にカウント終了信号ＣＥＮＤを
出力する。従って、このカウント終了信号ＣＥＮＤの出
力タイミングは、８個全てのＷＤ＿ＲＥＧ５０４への書
込みデータの格納が終了した時点である。微分回路５１
５は、カウント終了信号ＣＥＮＤの立上がりでアクティ
ブとなる書込み開始信号ＦＣＬ＿ＳＴＡＲＴを生成す
る。この書込み開始信号ＦＣＬ＿ＳＴＡＲＴは、３ビッ
トカウンタ５１６を起動する。

【０１１０】３ビットカウンタ５１６は、ステージ０に
おいてのみ、３ビットからなるバンクアドレス部ＢＡＮ
Ｋ ＡＤＤの値をそのまま出力し、その後のステージ１
〜ステージ８にかけてＦＣＬＫが入力される毎に、バン
クアドレス部ＢＡＮＫ ＡＤＤの値を初期値として＋１
ずつカウントアップする。なお、３ビットカウンタ５１
３の場合と同様に、３ビットカウンタ５１６において、
カウント値は、それが７に達した後は０に戻り、０から
再びカウントアップする。３ビットカウンタ５１６のカ
ウント値は、デコーダ（ＤＥＣ）５０７でデコードされ
る。この結果、ＦＣＬＫに同期して、上記カウント値に
対応する選択信号ＳＥＬｉ（ｉは、０〜７のうち何れ
か）が順次アクティブとなることによって、選択回路５
０５は、＃ｉのＷＤ＿ＲＥＧ５０４から出力されている
書込みデータを、ＦＣＬＫに同期して順次選択し出力す
る。

【０１１１】例えば、バンクアドレス部ＢＡＮＫ ＡＤ
Ｄの値が０である場合には、選択信号ＳＥＬ０〜ＳＥＬ
７が順次アクティブとなることにより、選択回路５０５
は、８個のＷＤ＿ＲＥＧ５０４から出力されている８ワ
ード分の書込みデータを、ＦＣＬＫに同期して、＃４、
＃５、＃６、＃７、＃０、＃１、＃２、＃３の順で選択
し出力する。また、例えば、バンクアドレス部ＢＡＮＫ
ＡＤＤの値が４である場合は、選択信号ＳＥＬ４〜Ｓ
ＥＬ７、ＳＥＬ０〜ＳＥＬ３が順次アクティブとなるこ
とにより、選択回路５０５は、８個のＷＤ＿ＲＥＧ５０
４から出力されている８ワード分の書込みデータを、Ｆ
ＣＬＫに同期して、＃４、＃５、＃６、＃７、＃０、＃
１、＃２、＃３の順で選択し出力する。

【０１１２】選択回路５０５から出力された書込みデー
タは、ＦＣＬＫに同期して動作するＦ／Ｆ５１１を介し
て、ＲＡＭ群５０９に入力される。一方、微分回路５１
５から出力された書込み開始信号ＦＣＬ＿ＳＴＡＲＴ
は、ＦＣＬＫに同期して動作するＦ／Ｆ５１７に格納さ
れる。そして、このＦ／Ｆ５１７の出力が、負論理ＲＡ
Ｓ信号（行アドレス信号）等として、ＲＡＭ群５０９へ
供給される。これと共に、負論理ＲＡＳ信号は、ＦＣＬ
Ｋに同期して動作するＦ／Ｆ５１８を介して特には図示
しないタイミングジェネレータに入力される。このタイ
ミングジェネレータは、ＲＡＭ群１６０５が１回の書込
み動作に必要なタイミング信号をＦＣＬＫに同期して生
成する。この結果、Ｆ／Ｆ５１１からＲＡＭ群５０９に
入力された書込みデータが、ＦＣＬＫに同期してＲＡＭ
群１６０５に書き込まれる。

【０１１３】なお、複数のＲＡＭ群５０９を選択するた
めの回路は、特には図示しないが、Ｆ／Ｆ５１２に入力
されたアドレスＡＤＤに基づいてＲＡＭ群５０９を選択
するための信号を生成する公知の回路として実現するこ
とができる。

【０１１４】このように、第２の実施例では、８ワード
全ての書込みデータが揃った時点においてＦＣＬＫに同
期して動作するＲＡＭ群５０９が起動されることによ
り、図５に示される記憶制御装置５０１及び主記憶装置
５０２がシングルクロックモードで動作する場合におい
ても、無効なデータがＲＡＭ群５０９に書き込まれてし
まうという障害を回避することができる。ここで、第２
の実施例では、シングルクロックモード時において、Ｒ
ＡＭ群５０９の起動開始がかなり遅れることになるが、
この遅延は主記憶装置５０２の内部でのみ認識されるも
のであるため、計算機システム全体のスループットには
影響しない。そして、第２の実施例では、シングルクロ
ックモード時において、ノーマルクロックモード時と全
く同様の動作が保証されるという効果を得ることができ
る。

【０１１５】図５に示される主記憶装置５０２のノーマ
ルクロックモード時における動作タイミングの例を、図
６に示す。図６において、タイミング０τ〜１８τは、
ＧＣＬＫ＝ＦＣＬＫ（ノーマルクロックモード時）を単
位とするクロックタイミングである。

【０１１６】まず、図６(a) に示されるように、タイミ
ング０τにおいて、書込み命令ＳＴＲ６４及びアドレス
ＡＤＤがＦ／Ｆ５１２に入力される。また、図６(b) に
示されるタイミング０τ〜７τにおいて記憶制御装置５
０１からＦ／Ｆ５１０に順次入力された８ワード分の書
込みデータが、８個のＷＤ＿ＲＥＧ５０４に順次格納さ
れる。図６(c) に示されるように、タイミング８τにお
いてカウント終了信号ＣＥＮＤがアクティブとなるた
め、タイミング９τ以降に３ビットカウンタ５１６が動
作を開始する。この結果、例えば図６(d) に示されるよ
うに、ＦＣＬＫ（＝ＧＣＬＫ）に同期したタイミング９
τ〜１６τにおいて、選択信号ＳＥＬ０〜ＳＥＬ７が順
次アクティブとなることにより、＃０〜＃７のＷＤ＿Ｒ
ＥＧ５０４の出力が選択回路５０５によって順次選択さ
れ、例えば図６(e) に示されるように、ＦＣＬＫ（＝Ｇ
ＣＬＫ）に同期したタイミング１０τ〜１７τにおい
て、Ｆ／Ｆ５１１から例えばバンク０のＲＡＭ群５０９
へ出力される。これ以降、バイト０のＲＡＭ群５０９
は、連続アクセスモードで動作する。即ち、例えば図６
(f) に示されるように、ＦＣＬＫ（＝ＧＣＬＫ）に同期
したタイミング１０τ〜１７τにおいて、特には図示し
ないタイミングジェネレータから８パルスの負論理ＣＡ
Ｓ信号が順次出力されることによって、図６(e) に示さ
れるようにしてＦ／Ｆ５１１から出力された８ワード分
の書込みデータが、バンク０のＲＡＭ群５０９へ順次書
き込まれる。続いて、図５に示される主記憶装置５０２
のシングルクロックモード時における動作タイミングの
例を、図７に示す。主記憶装置５０２は、シングルクロ
ックモード時も、上述したノーマルクロックモード時と
同様に動作する。

【０１１７】この場合、図７に示されるように、ＧＣＬ
Ｋの周期は、一般的に、ＦＣＬＫの周期に比較して非常
に長くなる。シングルクロックモード時では、図７(a)
に示されるように、記憶制御装置５０１からＦ／Ｆ５１
０に順次入力された８ワード分の書込みデータ全てが８
個のＷＤ＿ＲＥＧ５０４に格納され終わった、ＧＣＬＫ
に同期した時点ＧＣＬＫ８において、図７(b) に示され
るように、カウント終了信号ＣＥＮＤがアクティブとな
る。この結果、図７(c) に示されるように、上記時点Ｇ
ＣＬＫ８に対応するＦＣＬＫに同期した時点において微
分回路５１５から出力される開始信号ＦＣＬ＿ＳＴＡＲ
Ｔがアクティブとなるため、それ以降３ビットカウンタ
５１６が動作を開始する。この結果、例えば図７(d) に
示されるように、ＦＣＬＫに同期して、選択信号ＳＥＬ
０〜ＳＥＬ７が順次アクティブとなることにより、＃０
〜＃７のＷＤ＿ＲＥＧ５０４の出力が選択回路５０５に
よって順次選択され、例えば図７(e) に示されるよう
に、ＦＣＬＫに同期して、Ｆ／Ｆ５１１から例えばバン
ク０のＲＡＭ群５０９へ出力される。これ以降、バイト
０のＲＡＭ群５０９は、ＦＣＬＫに同期して、連続アク
セスモードで動作する。即ち、例えば図７(f) に示され
るように、ＦＣＬＫに同期して、特には図示しないタイ
ミングジェネレータから８パルスの負論理ＣＡＳ信号が
順次出力されることによって、図７(e) に示されるよう
にしてＦ／Ｆ５１１から出力された８ワード分の書込み
データが、バンク０のＲＡＭ群５０９へ順次書き込まれ
る。この書込み動作は、時点ＧＣＬＫ８の後にＧＣＬＫ
が入力される時点ＧＣＬＫ９よりも前に終了する。 ＜第３の実施例＞図８は、本発明の第３の実施例の構成
図である。この実施例は、具体的には、上述した第２の
実施例の性能を更に改善するものである。

【０１１８】図５に示される第２の実施例においては、
１つの書込み命令ＳＴＲ６４に対応する８個の書込みデ
ータレジスタ（ＷＤ＿ＲＥＧ）５０４に格納された８組
の書込みデータがＦ／Ｆ５１１へ出力され終わるまで
は、記憶制御装置５０１は次の書込み命令ＳＴＲ６４に
対応する新たな８個の書込みデータをＦ／Ｆ５１０を介
してＷＤ＿ＲＥＧ５０４へ書き込むことはできない。

【０１１９】これに対して、図８に示される構成を有す
る第３の実施例は、記憶制御装置５０１が書込み命令Ｓ
ＴＲ６４を遅延なく連続して発行することを可能にす
る。図８は、第３の実施例における主記憶装置５０２の
主要部の構成を示した図である。図８で、図５の場合と
同じ番号が付された部分は、図５の場合と同じ機能を有
する。図８の構成が図５の構成と大きく異なる点は、＃
０〜＃７のＷＤ＿ＲＥＧ５０４、選択回路５０５、及び
ＤＥＣ５０６からなる部分が、ａグループ及びｂグルー
プとして示されるように、２組設けられている点であ
る。ここで、ａグループに属する部分はＷＤ＿ＲＥＧ５
０４ａ、選択回路５０５ａ、及びＤＥＣ５０６ａの如く
示され、ｂグループに属する部分はＷＤ＿ＲＥＧ５０４
ｂ、選択回路５０５ｂ、及びＤＥＣ５０６ｂの如く示さ
れる。

【０１２０】ここで、ＤＥＣ５０６ａからの書込みデー
タ設定信号ＷＤ＿ＳＥＴ０ａ〜ＷＤ＿ＳＥＴ０７ａに基
づく８個のＷＤ＿ＲＥＧ５０４ａへの書込みデータの書
込み動作、又はＤＥＣ５０６ｂからの書込みデータ設定
信号ＷＤ＿ＳＥＴ０ｂ〜ＷＤ＿ＳＥＴ０７ｂに基づく８
個のＷＤ＿ＲＥＧ５０４ｂへの書込みデータの書込み動
作は、図５の構成を有する前述した第２の実施例におけ
るＤＥＣ５０６からの書込みデータ設定信号ＷＤ＿ＳＥ
Ｔ０〜ＷＤ＿ＳＥＴ０７に基づく８個のＷＤ＿ＲＥＧ５
０４への書込みデータの書込み動作と全く同様である。
また、特には図示しない回路部分から出力される選択信
号ＳＥＬ０〜ＳＥＬ７に基づく選択回路５０５ａ及び５
０５ｂの動作は、図５の構成を有する前述した第２の実
施例における３ビットカウンタ５１４、微分回路５１
５、３ビットカウンタ５１６、及びＤＥＣ５０７からな
る回路部分から出力される選択信号ＳＥＬ０〜ＳＥＬ７
に基づく選択回路５０５の動作と全く同様である。

【０１２１】反転Ｆ／Ｆ８０１は、図９(c) 、(d) 、
(g) に示されるように、図５に示される３ビットカウン
タ５１４と同様の特には図示しないカウンタから第２の
実施例の場合と同様のカウント終了信号ＣＥＮＤが入力
される毎に、自身の負論理出力であるＤＥＣａ＿ＥＮＢ
Ｌ信号を自身の正論理入力に入力させることにより、自
身の正論理出力であるＤＥＣｂ＿ＥＮＢＬ信号の論理値
及び自身の負論理出力であるＤＥＣａ＿ＥＮＢＬ信号の
論理値を、０と１の間で交互に切り替える。

【０１２２】そして、ＤＥＣａ＿ＥＮＢＬ信号の論理値
が１（ＤＥＣｂ＿ＥＮＢＬ信号の論理値が０）である期
間では、ＤＥＣ５０６ｂが動作せずＤＥＣ５０６ａが動
作することにより、図９(a) に示される書込み命令ＳＴ
Ｒ６４（タイミング０τ）と共に特には図示しない記憶
制御装置からＦ／Ｆ５１０へ順次入力される図９(b)に
示される８組の書込みデータ（０ａ〜７ａ）は、図９
(e) に示されるように、８個のＷＤ＿ＲＥＧ５０４ａ
（ａグループ）へ順次書き込まれる。逆に、ＤＥＣｂ＿
ＥＮＢＬ信号の論理値が１（ＤＥＣａ＿ＥＮＢＬ信号の
論理値が０）である期間では、ＤＥＣ５０６ａが動作せ
ずＤＥＣ５０６ｂが動作することにより、図９(a) に示
される書込み命令ＳＴＲ６４（タイミング８τ）と共に
特には図示しない記憶制御装置からＦ／Ｆ５１０へ順次
入力される図９(b) に示される８組の書込みデータ（０
ｂ〜７ｂ）は、図９(f) に示されるように、８個のＷＤ
＿ＲＥＧ５０４ｂ（ｂグループ）へ順次書き込まれる。

【０１２３】ここで、カウント終了信号ＣＥＮＤは、反
転Ｆ／Ｆ８０１がその負論理出力であるＤＥＣａ＿ＥＮ
ＢＬ信号をアクティブにしている時は８個のＷＤ＿ＲＥ
Ｇ５０４ａ（ａグループ）への書込みデータの格納が終
了した時点（図９(g) のタイミング８τ）、反転Ｆ／Ｆ
８０１がその正論理出力であるＤＥＣｂ＿ＥＮＢＬ信号
をアクティブにしている時は８個のＷＤ＿ＲＥＧ５０４
ｂ（ｂグループ）への書込みデータの格納が終了した時
点（図９(g) のタイミング１６τ）において、アクティ
ブになる。

【０１２４】従って、例えば、１つの書込み命令ＳＴＲ
６４に対応する８組の書込みデータが８個のＷＤ＿ＲＥ
Ｇ５０４ａ（ａグループ）へ書き込まれ終わると、次の
書込み命令ＳＴＲ６４に対応する８組の書込みデータが
８個のＷＤ＿ＲＥＧ５０４ｂ（ｂグループ）へ書き込ま
れ、そのｂグループへの書込み動作が終了すると、更に
次の書込み命令ＳＴＲ６４に対応する８組の書込みデー
タが８個のＷＤ＿ＲＥＧ５０４ａ（ａグループ）へ書き
込まれる。

【０１２５】一方、ＤＥＣａ＿ＥＮＢＬ信号の論理値が
１（ＤＥＣｂ＿ＥＮＢＬ信号の論理値が０）である場合
には、選択回路８０２が選択回路５０５ｂ（ｂグルー
プ）の出力を選択することによって、選択回路５０５ｂ
が選択信号ＳＥＬｉ（例えば図９(h) に示されるＳＥＬ
０〜７）に基づいて順次出力する既に書込み動作が完了
している８個のＷＤ＿ＲＥＧ５０４ｂ（ｂグループ）に
格納されている８組の書込みデータが、例えば図９(i)
の０ｂ、１ｂ、２ｂ、・・・として示されるように、Ｆ
／Ｆ５１１へ順次転送される。逆に、ＤＥＣａ＿ＥＮＢ
Ｌ信号の論理値が０（ＤＥＣｂ＿ＥＮＢＬ信号の論理値
が１）である場合は、選択回路８０２が選択回路５０５
ａ（ａグループ）の出力を選択することによって、選択
回路５０５ａが選択信号ＳＥＬｉ（例えば図９(h) に示
されるＳＥＬ０、１、２、・・・）に基づいて順次出力
する既に書込み動作が完了している８個のＷＤ＿ＲＥＧ
５０４ａ（ａグループ）に格納されている８組の書込み
データが、例えば図９(i) の０ａ〜７ａとして示される
ように、Ｆ／Ｆ５１１へ順次転送される。

【０１２６】以上のように、ＷＤ＿ＲＥＧ５０４ａ（ａ
グループ）への書込みデータの書込み動作が実行されて
いる期間では、既に書込み動作が完了しているＷＤ＿Ｒ
ＥＧ５０４ｂ（ｂグループ）から特には図示しないＲＡ
Ｍ群への書込みデータの出力動作が実行され、ＷＤ＿Ｒ
ＥＧ５０４ｂ（ｂグループ）への書込みデータの書込み
動作が実行されている期間では、既に書込み動作が完了
しているＷＤ＿ＲＥＧ５０４ａ（ａグループ）から特に
は図示しないＲＡＭ群への書込みデータの出力動作が実
行される。この結果、特には図示しない記憶制御装置
は、主記憶装置５０２に対して、各書込み命令ＳＴＲ６
４とそれぞれの命令に対応する書込みデータを遅延なく
連続して転送することができる。 ＜第４の実施例＞図１０は、本発明の第４の実施例の構
成図である。

【０１２７】第２の実施例（図５）又は第３の実施例
（図８）として示したように、連続アクセスモードの機
能を有する主記憶装置のシングルクロックモード時での
書込み動作の正常性を保証するために、記憶制御装置か
らＧＣＬＫに同期して転送されてきた書込みデータは、
連続アクセスモードのアクセス単位に対応する個数の書
込みデータレジスタ（ＷＤ＿ＲＥＧ）に順次格納され、
これら複数のＷＤ＿ＲＥＧの全ての内容が確定した後
に、それらの内容が連続アクセスモードの下でＦＣＬＫ
に同期して連続的にＲＡＭ群に書き込まれる。

【０１２８】一方、第３の従来技術（図１８）として示
したように、連続アクセスモードの機能を有する主記憶
装置のシングルクロックモード時での読出し動作の正常
性を保証するために、連続アクセスモードの下でＦＣＬ
Ｋに同期してＲＡＭ群から連続的に読み出された連続ア
クセスモードのアクセス単位に対応する個数の読出しデ
ータは、上記個数の読出しデータレジスタ（ＭＤＲ）に
順次格納された後に、ＧＣＬＫに同期して記憶制御装置
に転送される。

【０１２９】上述したような書込みデータレジスタ（Ｗ
Ｄ＿ＲＥＧ）又は読出しデータレジスタ（ＭＤＲ）は、
主記憶装置が通常の動作状態であるノーマルクロックモ
ードで動作する際には、本来不要なハードウエアであ
る。従って、主記憶装置のコストを抑制するためにも、
シングルクロックモードにおいてのみ必要とされるハー
ドウエアの規模は極力縮小させることが望ましい。

【０１３０】もし、記憶制御装置と主記憶装置間のデー
タバスが、書込みデータの転送と読出しデータの転送に
共通に使用される双方向バスの構成を採る場合、書込み
動作と読出し動作は同時に発生することはない。このよ
うな前提の下で、以下に説明する第４の実施例において
は、１組のデータレジスタが１組の書込みデータレジス
タ（ＷＤ＿ＲＥＧ）又は１組の読出しデータレジスタ
（ＭＤＲ）の何れか一方として選択的に使用されること
で、ハードウエア規模の削減が実現される。

【０１３１】ここで、第２又は第３の実施例の説明にお
いて前述したように、書込みデータレジスタ（ＷＤ＿Ｒ
ＥＧ）への書込みデータの書込み動作は、ＧＣＬＫに同
期して記憶制御装置から送出される書込みデータを格納
できるように、ＧＣＬＫに同期して実行される必要があ
る。一方、第３の従来技術の説明において前述したよう
に、読出しデータレジスタ（ＭＤＲ）への読出しデータ
の書込み動作は、ＦＣＬＫに同期して動作するＲＡＭ群
から出力される読出しデータを格納できるように、ＦＣ
ＬＫに同期して実行される必要がある。

【０１３２】そこで、図１０に示される構成を有する第
４の実施例においては、ＧＣＬＫに同期している信号を
ＦＣＬＫに同期する信号に変換する機構が設けられるこ
とにより、ＦＣＬＫに同期して動作する＃０〜＃７の１
組のデータレジスタ（ＤＲ）１００１に、ＧＣＬＫに同
期して入力される書込みデータとＦＣＬＫに同期して入
力される読出しデータの両方を選択的に格納することが
できる。

【０１３３】まず、図１０の構成を含む主記憶装置が特
には図示しない記憶制御装置から読出し命令を受けた場
合の動作につき説明する。まず、読出し状態又は書込み
状態を指示するＲ／Ｗ信号は、特には図示しない記憶制
御装置から出力される信号であるため、ＧＣＬＫに同期
している。このＲ／Ｗ信号が読出し状態を指示している
場合は、選択回路（ＳＥＬ）１００６が読出しデータバ
ス１００２を選択する。この結果、ＦＣＬＫに同期して
動作する特には図示しないＲＡＭ群（例えば図１８のＲ
ＡＭ群１８０１などに対応する）から読出しデータバス
１００２に読み出されてきた読出しデータは、ＦＣＬＫ
に同期して動作するＦ／Ｆ１００４を介して、＃０〜＃
７のＤＲ１００１に入力される。

【０１３４】一方、ＲＤ＿ＳＥＬデータが示す値を初期
値としてＦＣＬＫに同期して＋１ずつカウントアップす
る３ビットカウンタ１０１１のカウント出力値がデコー
ダ（ＤＥＣ）１０１２によってデコードされる結果、そ
のＤＥＣ１０１２から出力されるＦＣＬＫの１クロック
分の時間幅を有する読出しデータ設定信号ＲＤＳＴ０〜
ＲＤＳＴ７が順次アクティブとなる。これらの読出しデ
ータ設定信号ＲＤＳＴ０〜ＲＤＳＴ７は、＃０〜＃７の
オアゲート（ＯＲ）１０１７を介して＃０〜＃７のＤＲ
１００１に入力される。

【０１３５】この結果、読出しデータバス１００２から
ＦＣＬＫに同期して順次入力される８組の読出しデータ
は、＃０〜＃７のＤＲ１００１に順次格納される。ま
た、ＧＣＬＫに同期して動作する特には図示しない３ビ
ットカウンタから出力された選択データが特には図示し
ないデコーダによってデコードされる結果、そのデコー
ダからＳＥＬ１０１０へは、順次アクティブとなる選択
信号ＤＭＰＸ＿ＲＤ０〜ＤＭＰＸ＿ＲＤ７が供給され
る。そして、Ｒ／Ｗ信号が読出し状態を指示している場
合には、ＳＥＬ１０１０は、選択信号ＤＭＰＸ＿ＲＤ０
〜ＤＭＰＸ＿ＲＤ７を選択する。この結果として、８個
のＤＲ１００１の出力のそれぞれは、ＳＥＬ１００７に
より順次選択され、ＧＣＬＫに同期して動作し８バイト
のデータ幅を有するＦ／Ｆ１００８を介して、それぞれ
８バイトからなる８個のメモリ読出しデータＭＲＤとし
て、特には図示しない記憶制御装置に順次出力される。

【０１３６】次に、図１０の構成を含む主記憶装置が特
には図示しない記憶制御装置から書込み命令を受けた場
合の動作につき説明する。Ｒ／Ｗ信号が書込み状態を指
示している場合は、ＳＥＬ１００６が書込みデータバス
１００３を選択する。この結果、ＧＣＬＫに同期して書
込みデータバス１００３上を転送されてきた特には図示
しない記憶制御装置からの８組の書込みデータは、ＧＣ
ＬＫに同期して動作するＦ／Ｆ１００５を介して、＃０
〜＃７のＤＲ１００１に入力される。

【０１３７】一方、特には図示しない記憶制御装置から
指定された書込みアドレス中の３ビットからなるバンク
アドレス部ＢＡＮＫ ＡＤＤの値は、ＧＣＬＫに同期し
て＋１ずつカウントアップする３ビットカウンタ１０１
３に入力される。３ビットカウンタ１０１３は、前述し
た第２の実施例における図５に示される３ビットカウン
タ５１３と同様の機能を有する。即ち、３ビットカウン
タ１０１３は、ＧＣＬＫに同期した最初のタイミングに
おいてのみ、３ビットからなるバンクアドレス部ＢＡＮ
Ｋ ＡＤＤの値をそのまま出力し、その後ＧＣＬＫが入
力される毎に、バンクアドレス部ＢＡＮＫ ＡＤＤの値
を初期値として＋１ずつカウントアップする。なお、３
ビットカウンタ１０１３において、カウント値は、それ
が７に達した後は０に戻り、０から再びカウントアップ
する。３ビットカウンタ１０１３のカウント値は、デコ
ーダ（ＤＥＣ）１０１４でデコードされる。

【０１３８】ここで、３ビットカウンタ１０１３でのカ
ウントアップ動作に同期して、セット／リセット型のＦ
／Ｆ１０１５は、特には図示しない記憶制御装置から書
込み命令ＳＴＲ６４が入力されるタイミングでセットさ
れる。また、３ビットカウンタ１０１６は、上記書込み
命令ＳＴＲ６４の入力タイミングで起動された後に、カ
ウンタ出力の３ビットをアンドゲート（ＡＮＤ）１０１
９に入力させる。これにより、３ビットカウンタ１０１
６が８個のＧＣＬＫの入力をカウントして３ビットのカ
ウンタ出力の全てがアクティブとなった時点で、ＡＮＤ
１０１９がオンとなる。従って、８個のＧＣＬＫがカウ
ントされた時点で、ＡＮＤ１０１９の出力によりＦ／Ｆ
１０１５がリセットされる。この結果、Ｆ／Ｆ１０１５
は、書込み命令ＳＴＲ６４の入力タイミングからＧＣＬ
Ｋの８クロック分の時間幅だけアクティブとなる８Ｔ＿
ＶＡＬＩＤ信号を出力する。そして、ＡＮＤ１０１８
は、この８Ｔ＿ＶＡＬＩＤ信号がアクティブである期間
において、ＧＣＬＫの変化時にアクティブとなるＦＣＬ
Ｋの１クロック分の時間幅を有する上述した＋ＴＲＩＧ
信号を、ＤＥＣ１０１４に対して、デコード許可信号と
して入力させる。

【０１３９】この結果、ＤＥＣ１０１４は、３ビットカ
ウンタ１０１３からのＧＣＬＫに同期して変化するカウ
ント値に対応する書込みデータ設定信号ＷＤＳＴ０〜Ｗ
ＤＳＴ７を、それぞれＦＣＬＫに同期してＦＣＬＫの１
クロック分の時間幅だけ順次アクティブにする。これら
の書込みデータ設定信号ＷＤＳＴ０〜ＷＤＳＴ７は、＃
０〜＃７のオアゲート（ＯＲ）１０１７を介して＃０〜
＃７のＤＲ１００１に入力される。

【０１４０】この結果、書込みデータバス１００３から
ＧＣＬＫに同期して順次入力される８組の書込みデータ
は、ＦＣＬＫに同期して動作する＃０〜＃７のＤＲ１０
０１に順次格納される。

【０１４１】このように、ＤＲ１００１は常にＦＣＬＫ
に同期して動作するが、書込みデータの格納時には、Ｇ
ＣＬＫの変化タイミングにおいてのみ書込みデータがＤ
Ｒ１００１に書き込まれることにより、ＤＲ１００１を
書込みデータの格納用と読出しデータの格納用に共通に
使用することができる。

【０１４２】一方、Ｒ／Ｗ信号が書込み状態を指示して
いる場合には、ＳＥＬ１０１０は、選択信号ＳＥＬ０〜
ＳＥＬ７を選択する。これらの選択信号ＳＥＬ０〜ＳＥ
Ｌ７は、前述した第２の実施例における図５の３ビット
カウンタ５１４、微分回路５１５、３ビットカウンタ５
１６、及びＤＥＣ５０７からなる回路部分に対応する特
には図示しない回路部分から出力され、ＦＣＬＫに同期
して順次アクティブになる。この結果として、８個のＤ
Ｒ１００１に格納されている８組の書込みデータのそれ
ぞれは、ＳＥＬ１００７により順次選択され、ＦＣＬＫ
に同期して動作し８バイトのデータ幅を有するＦ／Ｆ１
００９を介して、８組のバンク書込みデータとして、特
には図示しないＲＡＭ群に順次書き込まれる。

【０１４３】図１１は、図１０に示されるＦＣＬＫトリ
ガ回路１０２０の動作タイミングチャートである。ＧＣ
ＬＫに同期して動作するＦ／Ｆ１０２１とインバータ１
０２２からなる部分は、図１１(b) に示される＋ＧＳＩ
Ｇ信号及び図１１(c) に示される−ＧＳＩＧ信号を生成
する。これらの信号は、互いに極性が逆であり、共に図
１１(a) に示されるＧＣＬＫに同期して値が変化する。

【０１４４】次に、図１１(d) に示されるＦＣＬＫに同
期して動作するＦ／Ｆ１０２３は、図１１(b) に示され
る＋ＧＳＩＧ信号をＦＣＬＫの１クロック分の時間だけ
遅延させることにより、図１１(e) に示される−ＦＳＩ
Ｇ信号を生成する。また、インバータ１０２４は、この
−ＦＳＩＧ信号の極性を反転させることにより、図１１
(f) に示される＋ＦＳＩＧ信号を生成する。

【０１４５】更に、ノアゲート（ＮＯＲ）１０２５は、
図１１(c) に示される−ＧＳＩＧ信号と図１１(f) に示
される＋ＦＳＩＧ信号を入力することにより、図１１
(g) に示される＋ＵＰ信号を出力する。また、ＮＯＲ１
０２６は、図１１(b) に示される＋ＧＳＩＧ信号と図１
１(e) に示される−ＦＳＩＧ信号を入力することによっ
て、図１１(h) に示される＋ＤＮ信号を出力する。

【０１４６】そして、ＮＯＲ１０２７は、図１１(g) に
示される＋ＵＰ信号と図１１(h) に示される＋ＤＮ信号
を入力することにより、図１１(i) に示されるように、
図１１(a) に示されるＧＣＬＫの変化時に図１１(d) に
示されるＦＣＬＫの１クロック分の時間幅だけアクティ
ブとなる＋ＴＲＩＧ信号を生成する。

【０１４７】この＋ＴＲＩＧ信号が、前述したように書
込みデータの入力時にＤＥＣ１０１４を制御することに
より、ＦＣＬＫに同期して動作するＤＲ１００１にＧＣ
ＬＫの変化タイミングで書込みデータを格納させること
が可能となる。

【０１４８】なお、このＦＣＬＫトリガ回路１０２０
は、メモリ装置上に１回路設けられるだけでよく、この
出力は、ＧＣＬＫをＦＣＬＫに同期化させる必要のある
複数の回路部によって共通に使用される。

【０１４９】以上説明した第４の実施例は、複数組のデ
ータレジスタが複数組の書込みデータレジスタ（ＷＤ＿
ＲＥＧ）及び複数組の読出しデータレジスタ（ＭＤＲ）
のために共通に使用される構成であってもよい。 ＜第５の実施例＞図１２は、本発明の第５の実施例の構
成図である。

【０１５０】例えば第２の実施例における図５に示され
る８個のＷＤ＿ＲＥＧ５０４において、それらのＷＤ＿
ＲＥＧ５０４への書込みデータの格納は、記憶制御装置
５０１からＧＣＬＫに同期して転送されてきた書込みデ
ータを格納できるように、ＧＣＬＫに同期して実行され
る必要がある。そのため、この格納動作は、３ビットカ
ウンタ５１３及びＤＥＣ５０６がＧＣＬＫに同期して動
作することにより生成される、ＧＣＬＫに同期した書込
みデータ設定信号ＷＤＳＴ０〜ＷＤＳＴ７に基づいて実
行される。

【０１５１】一方、８個のＷＤ＿ＲＥＧ５０４からＲＡ
Ｍ群５０９への書込みデータの転送は、ＤＲＡＭによっ
て構成されるＲＡＭ群５０９がＦＣＬＫに同期して書込
みデータを取り込めるように、ＦＣＬＫに同期して実行
される必要がある。そのために、選択回路５０５は、３
ビットカウンタ５１６及びＤＥＣ５０７がＦＣＬＫに同
期して動作することにより生成される、ＦＣＬＫに同期
した選択信号ＳＥＬ０〜ＳＥＬ７に基づいて、８個のＷ
Ｄ＿ＲＥＧ５０４の出力を順次選択する。

【０１５２】ここで、図５に示されるように、８個のＷ
Ｄ＿ＲＥＧ５０４と、ＤＥＣ５０６及び５０７、並びに
選択回路５０５からなる部分が、例えば、データレジス
タファイル５０８という１つの集積回路として提供され
る場合がある。レジスタファイルは、Ｆ／Ｆが多数使用
されることにより構成される一般的な書込みデータレジ
スタに比較して、少ないゲート数で同じ容量を有するレ
ジスタ群を構成できるという利点を有する。しかし、汎
用的なレジスタファイル等は、クロック信号入力端子が
１本しかないのが一般的である。従って、図５に示され
るように、それぞれ異なるクロックに同期する複数の回
路部分を含むデータレジスタファイル５０８を、汎用的
なレジスタファイル等によって構成することは困難であ
る。

【０１５３】そこで、図１２に示される第５の実施例で
は、書込みデータを書込みデータレジスタに格納するた
めのＧＣＬＫに同期している制御信号をＦＣＬＫに同期
する信号に変換する機構１２０２が設けられることによ
り、ＦＣＬＫに同期する回路部分のみを含む汎用データ
レジスタファイル１２０１を、図５に示されるデータレ
ジスタファイル５０８として使用することを可能にして
いる。

【０１５４】図１２において、汎用データレジスタファ
イル１２０１は、図５のデータレジスタファイル５０８
に置き換わって使用されるべき部分である。そして、＃
０〜＃７の書込みデータレジスタ（ＷＤ＿ＲＥＧ１２０
３）は、図５の＃０〜＃７のＷＤ＿ＲＥＧ５０４に対応
する。また、ＤＥＣ１２０６及び１２０９は、それぞれ
図５のＤＥＣ５０６及び５０７に対応する。

【０１５５】書込みデータ１２１３は、図５の記憶制御
装置５０１から転送されＦ／Ｆ５１０に保持されたデー
タであり、ＧＣＬＫに同期している。また、書込みアド
レス１２１２は、図５において説明したように、ＧＣＬ
Ｋに同期して動作する３ビットカウンタ５１３によって
生成され、ＧＣＬＫに同期している。この書込みアドレ
ス１２１２は、汎用データレジスタファイル１２０１内
のＦＣＬＫに同期して動作するＦ／Ｆ１２０５を介して
ＤＥＣ１２０６に入力される。

【０１５６】ここで、図５では特には図示していない
が、記憶制御装置５０１から供給されるＧＣＬＫに同期
した書込み許可信号１２１１は、微分回路１２０２に入
力される。微分回路１２０２は、書込み許可信号１２１
１がアクティブの間、ＧＣＬＫの変化時においてのみＦ
ＣＬＫの１クロック分の時間幅だけアクティブとなるＦ
ＣＬＫに同期した書込み許可信号パルス群１２１５を生
成する。この微分回路１２０２は、例えば次のような回
路構成として実現できる。即ち、この微分回路１２０２
では、図１０に示されるＦＣＬＫトリガ回路１０２０と
同様の回路構成により図１１(i) に示される＋ＴＲＩＧ
信号と同様のパルス群が生成され、そのパルス群が書込
み許可信号１２１１がアクティブの間オンとなるアンド
ゲートに入力させられ、その出力として書込み許可信号
パルス群１２１５が生成される。

【０１５７】このようにして生成される書込み許可信号
パルス群１２１５は、ＦＣＬＫに同期して動作するＦ／
Ｆ１２０４を介して、デコード許可信号ＤＥとしてＤＥ
Ｃ１２０６に入力される。この結果、ＤＥＣ１２０６
は、図５に示される３ビットカウンタ５１３からのＧＣ
ＬＫに同期して変化する書込みアドレス１２１２に対応
する書込みデータ設定信号ＷＤ＿ＳＥＴ０〜ＷＤ＿ＳＥ
Ｔ７を、それぞれＧＣＬＫの変化時にＦＣＬＫに同期し
てＦＣＬＫの１クロック分の時間幅だけ順次アクティブ
にする。従って、ＧＣＬＫの変化時においてのみ、書込
みデータが、ＦＣＬＫに同期して動作するＷＤ＿ＲＥＧ
１２０３に書き込まれることになる。

【０１５８】一方、ＷＤ＿ＲＥＧ１２０３の書込みデー
タが図５のＲＡＭ群５０９に転送される際には、図５の
３ビットカウンタ５１６の出力がＦＣＬＫに同期して動
作するＦ／Ｆ１２０８を介してＤＥＣ１２０９に入力さ
れる。また、図５では特には図示していないが、ＦＣＬ
Ｋに同期した読出し許可信号１２１４が、ＦＣＬＫに同
期して動作するＦ／Ｆ１２０７を介して、デコード許可
信号ＤＥとしてＤＥＣ１２０９に入力される。この結
果、ＤＥＣ１２０９は、図５のＤＥＣ５０７と同様にし
て、３ビットカウンタ５１６から出力されるカウント値
に対応する選択信号ＳＥＬ０〜ＳＥＬ７を、ＦＣＬＫに
同期して選択回路５０５に順次出力する。この結果、８
個のＷＤ＿ＲＥＧ１２０３に格納されている８組の書込
みデータのそれぞれは、選択回路５０５により順次選択
され、ＦＣＬＫに同期して動作し８バイトのデータ幅を
有する図５に示されるＦ／Ｆ５１１を介して、８組のバ
ンク書込みデータとして、図５に示されるＲＡＭ群５０
９に順次転送される。

【０１５９】以上示したように、第５の実施例では、微
分回路１２０２を設けるだけで、図５のデータレジスタ
ファイル５０８を、ＦＣＬＫのみによって動作する汎用
データレジスタファイル１２０１で構成することができ
る。 ＜第６の実施例＞図１３は、本発明の第６の実施例にお
ける主記憶装置の構成図である。この実施例は、具体的
には、前述した第２の技術分野における第３の従来技術
が有している問題点を解決するものである。

【０１６０】第６の実施例では、デコーダ（ＤＥＣ）１
３０４、＃０〜＃７の読出しデータレジスタ（ＭＤＲ）
１３０２、及び選択回路（ＳＥＬ）１３０３からなる読
出しデータレジスタ群１３０５が、＃０〜＃２の３組設
けられている。

【０１６１】＃０〜＃２の読出しデータレジスタ群１３
０５を指定するために、アクセスＩＤが使用される。こ
のアクセスＩＤは、３ビットカウンタ１３１０によって
作成される。この３ビットカウンタ１３１０は、特には
図示しない記憶制御装置から読出し命令ＦＣＨ６４がＦ
／Ｆ１３０８に入力される毎に、＋１ずつカウントアッ
プする。なお、この３ビットカウンタ１３０８は、主記
憶装置での１つの読出し命令ＦＣＨ６４の実行が終了し
た時点でカウントアップするように構成されてもよい。
この３ビットカウンタ１３１０がカウントするカウント
値は、０、１、２、０、１、・・・というように、循環
的に変化する。この３ビットカウンタ１３１０の出力Ｒ
ＥＱ＿ＩＤは、図１４(a) に示されるように読出し命令
ＦＣＨ６４が最短で８τの時間間隔で入力した場合、図
１４(b) に示されるように、８τの時間間隔だけ固定さ
れる。

【０１６２】ＲＥＱ＿ＩＤ信号は、ＲＡＭ群１３０１が
起動されるのと同時に、ＦＣＬＫに同期して動作するパ
イプラインＦＣＬ＿ＰＩＰＥ１３１１に入力される。Ｒ
ＥＱ＿ＩＤ信号は、このパイプラインＦＣＬ＿ＰＩＰＥ
１３１１で遅延させられた後に、Ｆ／Ｆ１３０９を介し
て起動されたＲＡＭ群５０９からの読出しデータＲＤの
読出しが開始されるのに同期して、ＦＩＤ信号としてデ
コーダ（ＤＥＣ）１３１２に入力される。ＤＥＣ１３１
２は、ＦＩＤ信号の値に対応して、＃０〜＃２のうち何
れか１つの読出しデータレジスタ群１３０５内のＤＥＣ
１３０４に対してのみ、デコード許可信号ＦＤｉ（ｉは
０、１、又は２の何れか）を出力する。図１４(b) に示
されるようにＲＥＱ＿ＩＤ信号が８τの時間間隔だけ固
定されるのに対応して、ＦＩＤ信号も図１４(c) に示さ
れるように８τの時間間隔だけ固定される。このため、
このデコード許可信号ＦＤｉも、図１４(c) に示される
ＦＩＤ信号に同期して８τの時間間隔だけ固定される。

【０１６３】この結果、起動されたＲＡＭ群１３０１か
ら図１４(d) に示されるタイミングで連続的に読み出さ
れる８組の読出しデータＲＤは、ＦＣＬＫに同期して動
作する特には図示しない３ビットカウンタから順次出力
される読出しデータ選択信号ＲＤＳＥＬの８個の値に対
応してＤＥＣ１３０４から順次出力される８個の読出し
データ設定信号に基づいて、図１４(e) に示されるタイ
ミングで、＃０〜＃７のＭＤＲ１３０２に順次格納され
る。

【０１６４】一方、３ビットカウンタ１３１０から出力
されたＲＥＱ＿ＩＤ信号は、ＧＣＬＫに同期して動作す
るパイプラインＧＣＬ＿ＰＩＰＥ１３１３に入力され
る。ＲＥＱ＿ＩＤ信号は、このパイプラインＧＣＬ＿Ｐ
ＩＰＥ１３１３で遅延させられた後に、そのＲＥＱ＿Ｉ
Ｄ信号を生成させた読出し命令ＦＣＨ６４に対応する読
出しデータが何れかの読出しデータレジスタ群１３０５
から出力されるタイミングに同期して、ＧＩＤ信号とし
てＤＥＣ１３１４に入力される。ＤＥＣ１３１４は、Ｇ
ＩＤ信号の値に対応して、＃０〜＃２のうち何れか１つ
の読出しデータレジスタ群１３０５の出力を選択するた
めの選択信号ＧＤＳＥＬｉ（ｉは０〜２のうち何れか）
をアクティブにする。図１４(b) に示されるようにＲＥ
Ｑ＿ＩＤ信号が８τの時間間隔だけ固定されるのに対応
して、ＧＩＤ信号も図１４(f) に示されるように８τの
時間間隔だけ固定される。このため、この選択信号ＧＤ
ＳＥＬｉも、図１４(f) に示されるＧＩＤ信号に同期し
て８τの時間間隔だけ固定される。

【０１６５】一方、図１８に示される第３の従来技術の
場合と同様に、読出しが開始されるべき読出しデータレ
ジスタ群１３０５内において、ＧＣＬＫに同期して動作
する特には図示しない３ビットカウンタから出力された
選択データが特には図示しないデコーダによりデコード
される結果、そのデコーダからＳＥＬ１３０３へは、図
１４(g) に示されるように、順次アクティブとなる選択
信号ＤＭＰＸ＿ＲＤ０〜ＤＭＰＸ＿ＲＤ７が供給され
る。この結果として、８個のＭＤＲ１３０２の出力のそ
れぞれは、ＳＥＬ１３０３により順次選択され、ＳＥＬ
１３０６へ出力される。

【０１６６】ＳＥＬ１３０６は、選択信号ＧＤＳＥＬｉ
によって、上記読出しデータレジスタ群１３０５から出
力される８個のＭＤＲ１３０２の出力のそれぞれを、共
にＧＣＬＫに同期して動作し共に８バイトのデータ幅を
有するＦ／Ｆ１３０７及び特には図示しない読出しデー
タバスを介して、図１４(h) に示されるそれぞれ８バイ
トからなる８個のメモリ読出しデータＭＲＤとして、特
には図示しない記憶制御装置に順次出力する。

【０１６７】図１３に示される第６の実施例の構成にお
いては、第３の従来技術の場合と同様に、特には図示し
ない記憶制御装置から１つの読出し命令ＦＣＨ６４が発
行された後、主記憶装置内のＲＡＭ群１３０１から連続
的に出力された８組の読出しデータＲＤの全てが主記憶
装置の出力側に最初に配置されているＧＣＬＫに同期し
て動作するＦ／Ｆ１３０７に到達し終わるまでの期間Ｃ
は、ＧＣＬＫの１７クロック分の時間（１７τ）であ
る。そして、特には図示しない記憶制御装置から最短で
８τの時間間隔で出力される可能性のある読出し命令Ｆ
ＣＨ６４が、主記憶装置に、上記期間Ｃ内に最大で３個
入力する可能性がある。これは、第３の従来技術の場合
と同様に、１回の読出し命令ＦＣＨ６４により、主記憶
装置から８バイト×８個＝６４バイトからなる読出しデ
ータ群が、８バイトのデータ幅を有する読出しデータバ
スに出力される結果、１回の読出し命令ＦＣＨ６４によ
り読出しデータバスが８τの時間だけ占有されるため、
記憶制御装置は、８τの時間間隔で読出し命令ＦＣＨ６
４を出力することができるためである。

【０１６８】そして、第６の実施例では、特には図示し
ない記憶制御装置から最短で８τの時間間隔で入力され
る読出し命令ＦＣＨ６４は、主記憶装置内で遅延される
ことなくＲＡＭ群１３０１を起動し、この結果連続的に
読み出されるそれぞれ８組ずつの読出しデータ群は、Ｆ
ＩＤ信号（デコード許可信号ＦＤｉ）によって順次選択
される＃０〜＃２の読出しデータレジスタ群１３０５
に、順次循環的に格納される。

【０１６９】従って、図１３に示される主記憶装置がシ
ングルクロックモードで動作する場合において、１つの
読出しデータレジスタ群１３０５内からの読出しデータ
ＲＤの読出しが完了するまでの期間内に、最大で新たな
２つの読出し命令ＦＣＨ６４が入力しそれらによってＲ
ＡＭ群１３０１が起動され新たな読出しデータ群が読み
出されても、それらを他の２つの読出しデータレジスタ
群１３０５に順次格納することができ、読出しデータの
欠落を防止することができる。

【０１７０】この場合、主記憶装置がノーマルクロック
モード及びシングルクロックモードの何れの状態で動作
する場合であっても、読出し命令ＦＣＨ６４は主記憶装
置内で遅延されることなくＲＡＭ群１３０１を起動させ
る。即ち、第６の実施例においては、ノーマルクロック
モードとシングルクロックモードとで主記憶装置内の動
作が全く同じであるため、シングルクロックモードを使
用してノーマルクロックモード時に発生した主記憶装置
の障害の解析を容易に行うことができる。

【０１７１】

【発明の効果】本発明の第１の態様によれば、第１のデ
ータ単位数のデータからなるブロックが更に細分化され
た第２のデータ単位数のデータからなるブロックを単位
としてメモリ群へのデータの割付けが行われることによ
り、複数のＣＰＵからの要求に関連するそれぞれ第２の
データ単位数のデータからなる複数のブロックの転送命
令が同時に発生しても、同じメモリ群がアクセスされる
確率を低く抑えることができる。この結果、メモリ群の
起動時間の平均を短縮することができ、スループットの
高いメモリ装置を実現することが可能となる。

【０１７２】本発明の第２の態様によれば、メモリ装置
がシングルクロックモードで動作する場合においても、
無効なデータがメモリ群に書き込まれてしまうという障
害を回避することが可能となる。

【０１７３】ここで、本発明の第２の態様では、シング
ルクロックモード時において、メモリ群の起動開始がか
なり遅れることになるが、この遅延はメモリ装置の内部
でのみ認識されるものであるため、計算機システム全体
のスループットには影響しない。

【０１７４】また、本発明の第２の態様によれば、シン
グルクロックモード時において、ノーマルクロックモー
ド時と全く同様の動作を保証することが可能となる。ま
た、本発明の第２の態様において、書込みデータバッフ
ァ手段が２組設けられることにより、メモリ装置に対し
て、各書込み命令とそれぞれの命令に対応する書込みデ
ータを遅延なく連続して転送することが可能となる。

【０１７５】更に、本発明の第２の態様において、第２
のクロックの変化時点において第１のクロックに同期し
てアクティブとなるタイミング信号に基づいて書込みデ
ータのデータバッファ手段への格納が実行されることに
より、読出しデータの格納時には第１のクロックに同期
して動作するデータバッファ手段を、書込みデータの格
納にそのまま流用することが可能となる。この結果、メ
モリ装置のハードウエア規模の増大を抑えることが可能
となる。

【０１７６】加えて、本発明の第２の態様において、外
部に簡単なタイミング信号生成手段を設けるだけで、書
込みデータバッファ手段を１種類のクロックのみによっ
て動作する汎用のデータレジスタファイルで構成するこ
とが可能となる。

【０１７７】本発明の第３の態様によれば、例えば、メ
モリ装置がシングルクロックモードで動作する場合にお
いて、１組の読出しデータバッファ手段内からの読出し
データの読出しが完了するまでの期間内に、新たな複数
個の読出し命令がメモリ装置に入力しそれらによってメ
モリ群が起動され新たな読出しデータの組が読み出され
ても、それらを他の複数組の読出しデータバッファ手段
に順次格納することができ、読出しデータの欠落を防止
することが可能となる。

【０１７８】この場合、メモリ装置がノーマルクロック
モード及びシングルクロックモードの何れの状態で動作
する場合であっても、読出し命令はメモリ装置内で遅延
されることなくメモリ群を起動させる。即ち、本発明の
第３の態様では、ノーマルクロックモードとシングルク
ロックモードとでメモリ装置内の動作が全く同じである
ため、シングルクロックモードを使用してノーマルクロ
ックモード時に発生したメモリ装置の障害の解析を容易
に行うことが可能となる。

【図面の簡単な説明】

【図１】本発明のブロック図（その１）である。

【図２】本発明のブロック図（その２）である。

【図３】本発明のブロック図（その３）である。

【図４】第１の実施例の構成図である。

【図５】第２の実施例の構成図である。

【図６】ノーマルクロックモード時における第２の実施
例の動作タイミングチャートである。

【図７】シングルクロックモード時における第２の実施
例の動作タイミングチャートである。

【図８】第３の実施例の構成図である。

【図９】第３の実施例の動作タイミングチャートであ
る。

【図１０】第４の実施例の構成図である。

【図１１】ＦＣＬＫトリガ回路の動作タイミングチャー
トである。

【図１２】第５の実施例の構成図である。

【図１３】第６の実施例の構成図である。

【図１４】第６の実施例の動作タイミングチャートであ
る。

【図１５】第１の従来技術の説明図である。

【図１６】第２の従来技術の説明図である。

【図１７】第２の従来技術のシングルクロックモード時
における動作タイミングチャートである。

【図１８】第３の従来技術の説明図である。

【図１９】第３の従来技術の動作タイミングチャートで
ある。

【符号の説明】

１０１ メモリ群 ２０１ メモリ群 ２０２ 書込みデータバッファ手段 ２０３ 書込みデータ格納制御手段 ２０４ 書込みデータ読出し制御手段 ２０５ 書込みデータ ２０６ 第１のクロック ２０７ 第２のクロック ３０１ メモリ群 ３０２ 読出しデータバッファ手段 ３０３ 読出しデータ格納制御手段 ３０４ 読出しデータ読出し制御手段 ３０５ 読出しデータ ３０６ 第１のクロック ３０７ 第２のクロック

Claims (9)

【特許請求の範囲】
1. 【請求項１】 アドレス空間上で連続する第１のデータ
   単位数（Ｋバイト）のデータの転送要求のそれぞれに対
   応して、前記第１のデータ単位数（Ｋバイト）を分割し
   たバイト数である第２のデータ単位数（Ｌバイト）を単
   位として優先順位をとり、前記第２のデータ単位数（Ｌ
   バイト）を単位とするデータ転送命令を、それぞれ連続
   アクセスモードの下で動作可能な複数のメモリ群（１０
   １）からなるメモリ装置に対して複数回発行することに
   より、前記第１のデータ単位数（Ｋバイト）のデータの
   転送要求に対応するメモリアクセスを実行するメモリ制
   御方式において、 前記データ転送命令に対応する前記第２のデータ単位数
   （Ｌバイト）のデータを、前記第２のデータ単位数（Ｌ
   バイト）と等しいかそれを分割したデータ単位数であっ
   て前記メモリ群（１０１）の起動単位であるデータ単位
   数（Ｂバイト）の２倍以上のデータ単位数である第３の
   データ単位数（Ｓバイト）を単位として、前記第１のデ
   ータ単位数（Ｋバイト）を前記第３のデータ単位数（Ｓ
   バイト）で除した数又はこれ以下の数の前記メモリ群
   （１０１）のそれぞれに順次割り付け、 該割付けが行われたメモリ群（１０１）に対して、連続
   アクセスモードの下で、前記割付けが行われた前記第３
   のデータ単位数（Ｓバイト）のデータのアクセスを実行
   する、 ことを特徴とするメモリ制御方式。
2. 【請求項２】 それぞれ動作状態において停止すること
   のない第１のクロック（２０６）に同期してアクセスさ
   れ連続アクセスモードの下で動作可能な複数のメモリ群
   （２０１）からなるメモリ装置に対してデータの書込み
   制御を行うメモリ制御方式において、 前記連続アクセスモードのアクセス単位である第４のデ
   ータ単位数（Ｓバイト）の書込みデータ（２０５）を少
   なくとも格納する書込みデータバッファ手段（２０２）
   と、 書込み命令に基づいて、第２のクロック（２０７）に同
   期して転送されてくる書込みデータ（２０５）を、前記
   第２のクロック（２０７）に同期して前記書込みデータ
   バッファ手段（２０２）に順次格納する書込みデータ格
   納制御手段（２０３）と、 前記書込みデータバッファ手段（２０２）に前記第４の
   データ単位数（Ｓバイト）の書込みデータ（２０５）が
   格納された時点で、該格納された前記第４のデータ単位
   数（Ｓバイト）の書込みデータ（２０５）を、前記第１
   のクロック（２０６）に同期して、連続アクセスモード
   の下で読み出して、前記複数のメモリ群（２０１）の何
   れかに転送する書込みデータ読出し制御手段（２０４）
   と、 を有することを特徴とするメモリ制御方式。
3. 【請求項３】 アドレス空間上で連続する第１のデータ
   単位数（Ｋバイト）のデータの転送要求のそれぞれに対
   応して、前記第１のデータ単位数（Ｋバイト）を分割し
   たバイト数である第２のデータ単位数（Ｌバイト）を単
   位として優先順位をとり、前記第２のデータ単位数（Ｌ
   バイト）を単位とするデータ転送命令を、それぞれ動作
   状態において停止することのない第１のクロック（２０
   ６）に同期してアクセスされ連続アクセスモードの下で
   動作可能な複数のメモリ群（２０１）からなるメモリ装
   置に対して複数回発行することにより、前記第１のデー
   タ単位数（Ｋバイト）のデータの転送要求に対応するメ
   モリアクセスを実行するメモリ制御方式において、 前記連続アクセスモードのアクセス単位であると共に、
   前記データ転送命令に対応する前記第２のデータ単位数
   （Ｌバイト）のデータを、前記第２のデータ単位数（Ｌ
   バイト）と等しいかそれを分割したデータ単位数であっ
   て、前記メモリ群（２０１）の起動単位であるデータ単
   位数（Ｂバイト）の２倍以上のデータ単位数である第４
   のデータ単位数（Ｓバイト）の書込みデータ（２０５）
   を少なくとも格納する書込みデータバッファ手段（２０
   ２）と、 前記データ転送命令である書込み命令に基づいて、第２
   のクロック（２０７）に同期して転送されてくる書込み
   データ（２０５）を、前記第２のクロック（２０７）に
   同期して前記書込みデータバッファ手段（２０２）に順
   次格納する書込みデータ格納制御手段（２０３）と、 前記書込みデータバッファ手段（２０２）に格納される
   前記第４のデータ単位数（Ｓバイト）の書込みデータ
   （２０５）を、前記第１のデータ単位数（Ｋバイト）を
   前記第４のデータ単位数（Ｓバイト）で除した数又はこ
   れ以下の数の前記メモリ群（２０１）の何れかに割り付
   ける割付け手段と、 前記書込みデータバッファ手段（２０２）に前記第４の
   データ単位数（Ｓバイト）の書込みデータ（２０５）が
   格納された時点で、該格納された前記第４のデータ単位
   数（Ｓバイト）の書込みデータ（２０５）を、前記第１
   のクロック（２０６）に同期して、連続アクセスモード
   の下で読み出して、前記割付け手段によって割付けが行
   われたメモリ群（２０１）に転送する書込みデータ読出
   し制御手段（２０４）と、 を有することを特徴とするメモリ制御方式。
4. 【請求項４】 前記書込みデータバッファ手段（２０
   ２）を２組有し、 前記書込みデータ格納制御手段（２０３）に対して一方
   の前記書込みデータバッファ手段（２０２）への前記第
   ４のデータ単位数（Ｓバイト）の書込みデータ（２０
   ５）の格納動作を実行せると共に、前記書込みデータ読
   出し制御手段（２０４）に対して他方の前記書込みデー
   タバッファ手段（２０２）から前記メモリ群（２０１）
   への前記第４のデータ単位数（Ｓバイト）の書込みデー
   タ（２０５）の読出し動作を実行させ、前記書込みデー
   タ格納制御手段（２０３）及び前記書込みデータ読出し
   制御手段（２０４）がそれぞれ前記第４のデータ単位数
   （Ｓバイト）の書込みデータ（２０５）に対する処理を
   終了した時点で、前記書込みデータ格納制御手段（２０
   ３）及び前記書込みデータ読出し制御手段（２０４）が
   それぞれ処理を行う前記書込みデータバッファ手段（２
   ０２）を切り替える切替え手段を有する、 ことを特徴とする請求項２又は３の何れか１項に記載の
   メモリ制御方式。
5. 【請求項５】 前記メモリ装置に接続されるデータバス
   が、読出しデータの転送と前記書込みデータ（２０５）
   の転送に共通に使用される双方向バスであって、 前記第２のクロック（２０７）の変化時点において前記
   第１のクロック（２０６）に同期してアクティブとなる
   タイミング信号を生成するタイミング信号生成手段を更
   に有し、 前記書込みデータバッファ手段（２０２）は、データの
   格納を前記第１のクロック（２０６）に同期して行うデ
   ータバッファ手段によって構成され、 前記書込みデータ格納制御手段（２０３）は、前記書込
   み命令に基づいて、前記第２のクロック（２０７）に同
   期して前記データバス上を転送されてくる書込みデータ
   （２０５）を、前記タイミング信号生成手段が生成する
   タイミング信号に同期して前記データバッファ手段に順
   次格納し、 前記書込みデータバッファ手段（２０２）を構成する前
   記データバッファ手段は、前記第１のクロック（２０
   ６）に同期して前記メモリ群（２０１）から読み出され
   た読出しデータが前記第２のクロック（２０７）に同期
   して前記データバスに読み出される際の読出しデータバ
   ッファ手段として共通に使用される、 ことを特徴とする請求項３又は４の何れか１項に記載の
   メモリ制御方式。
6. 【請求項６】 前記第２のクロック（２０７）の変化時
   点において前記第１のクロック（２０６）に同期してア
   クティブとなるタイミング信号を生成するタイミング信
   号生成手段を更に有し、 前記書込みデータ格納制御手段（２０３）は、前記書込
   み命令に基づいて、前記第２のクロック（２０７）に同
   期して前記データバス上を転送されてくる書込みデータ
   （２０５）を、前記タイミング信号生成手段が生成する
   タイミング信号に同期して前記書込みデータバッファ手
   段（２０２）に順次格納する、 ことを特徴とする請求項２乃至４の何れか１項に記載の
   メモリ制御方式。
7. 【請求項７】 第２のクロック（３０８）に同期した読
   出し命令で起動されて、動作状態において停止すること
   のない第１のクロック（３０７）に同期して連続アクセ
   スモードの下でメモリ装置を構成する複数のメモリ群
   （３０１）のうちの何れかより読み出された複数の読出
   しデータ（３０５）を、読出しデータバッファ手段（３
   ０２）に格納した後、該読出しデータバッファ手段（３
   ０２）に格納された複数の読出しデータ（３０５）を前
   記第２のクロック（３０８）に同期してデータバス（３
   ０６）に出力するメモリ制御方式において、 前記読出しデータバッファ手段（３０２）を、少なくと
   も、１つの前記読出し命令が発行された後、前記メモリ
   群（３０１）から連続的に出力された複数の読出しデー
   タ（３０５）の全てが前記読出しデータバッファ手段
   （３０２）から前記データバス（３０６）に出力され終
   わるまでの期間に前記メモリ装置に入力する可能性のあ
   る読出し命令の数以上の組数だけ有し、かつ前記読出し
   データバッファ手段（３０２）の各組は、１回の読出し
   命令で起動される連続アクセスモードによって前記メモ
   リ群（３０１）から連続的に出力された複数の読出しデ
   ータ（３０５）を格納できる長さを有し、 前記読出し命令のそれぞれに対応して前記複数のメモリ
   群（３０１）のうちの何れかより読み出された読出しデ
   ータ（３０５）の組のそれぞれを、前記第１のクロック
   （３０７）に同期して、前記読出しデータバッファ手段
   （３０２）の組のそれぞれに順次格納する読出しデータ
   格納制御手段（３０３）と、 前記読出し命令のそれぞれに対応して前記読出しデータ
   バッファ手段（３０２）の組のそれぞれに順次格納され
   た前記読出しデータ（３０５）の組のそれぞれを、前記
   第２のクロック（３０８）に同期して、前記データバス
   （３０６）に順次出力する読出しデータ読出し制御手段
   （３０４）と、 を更に有することを特徴とするメモリ制御方式。
8. 【請求項８】 前記メモリ装置において前記読出し命令
   が起動され又はその実行が終了する毎に、前記起動され
   た読出し命令に対応する読出しデータ（３０５）又は前
   記実行が終了した読出し命令の次に起動された読出し命
   令に対応する読出しデータ（３０５）が前記メモリ群
   （３０１）から読み出されるのに同期して、前記複数組
   の読出しデータバッファ手段（３０２）を順次循環的に
   選択する第１のバッファ組選択手段と、 １組の前記読出しデータバッファ手段（３０２）におい
   て該読出しデータバッファ手段（３０２）に格納された
   全ての読出しデータ（３０５）の前記データバス（３０
   ６）への出力が終了する毎に、前記第１のバッファ組選
   択手段が前記読出しデータバッファ手段（３０２）を選
   択した順で、前記複数組の読出しデータバッファ手段
   （３０２）を順次循環的に選択する第２のバッファ組選
   択手段と、 を更に有し、 前記読出しデータ格納制御手段（３０３）は、前記第１
   のバッファ組選択手段が選択した読出しデータバッファ
   手段（３０２）に対して、前記読出しデータ（３０５）
   の格納動作を実行し、 前記読出しデータ読出し制御手段（３０４）は、前記第
   ２のバッファ組選択手段が選択した読出しデータバッフ
   ァ手段（３０２）に対して、前記読出しデータ（３０
   ５）の前記データバス（３０６）への出力動作を実行す
   る、 ことを特徴とするメモリ制御方式。
9. 【請求項９】 前記メモリ装置において前記読出し命令
   が起動され又はその実行が終了する毎に、前記複数組の
   読出しデータバッファ手段（３０２）を順次循環的に指
   定するカウンタ手段を更に有し、 前記第１のバッファ組選択手段は、前記カウンタ手段の
   出力を、前記メモリ装置において前記読出し命令が起動
   され又はその実行が終了された時点から前記起動された
   読出し命令に対応する読出しデータ（３０５）又は前記
   実行が終了した読出し命令の次に起動された読出し命令
   に対応する読出しデータ（３０５）の前記メモリ群（３
   ０１）からの読出しが開始される時点までの時間だけ遅
   延させるための、前記第１のクロック（３０７）に同期
   して動作する第１のシフトレジスタ手段と、該第１のシ
   フトレジスタ手段から出力される前記カウンタ手段の出
   力に基づいて、前記メモリ群（３０１）から読み出され
   た読出しデータ（３０５）の組のそれぞれを前記複数組
   の読出しデータバッファ手段（３０２）のそれぞれに順
   次循環的に入力させる第１のスイッチ手段とから構成さ
   れ、 前記第２のバッファ組選択手段は、前記カウンタ手段の
   出力を、前記メモリ装置において前記読出し命令が起動
   され又はその実行が終了された時点から前記起動された
   読出し命令に対応する読出しデータ（３０５）又は前記
   実行が終了した読出し命令の次に起動された読出し命令
   に対応する読出しデータ（３０５）の何れかの前記読出
   しデータバッファ手段（３０２）からの読出しが開始さ
   れる時点までの時間だけ遅延させるための、前記第２の
   クロック（３０８）に同期して動作する第２のシフトレ
   ジスタ手段と、該第２のシフトレジスタ手段から出力さ
   れる前記カウンタ手段の出力に基づいて、前記複数組の
   読出しデータバッファ手段（３０２）のそれぞれを順次
   循環的に選択し、該選択した読出しデータバッファ手段
   （３０２）に格納された前記読出しデータ（３０５）を
   前記データバス（３０６）へ出力させる第２のスイッチ
   手段とから構成される、 ことを特徴とする請求項８に記載のメモリ制御方式。