JP2002082813A - プログラムロジック装置 - Google Patents
プログラムロジック装置Info
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- JP2002082813A JP2002082813A JP2000202833A JP2000202833A JP2002082813A JP 2002082813 A JP2002082813 A JP 2002082813A JP 2000202833 A JP2000202833 A JP 2000202833A JP 2000202833 A JP2000202833 A JP 2000202833A JP 2002082813 A JP2002082813 A JP 2002082813A
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- reference clock
- value
- control
- control processor
- logic device
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-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B19/00—Programme-control systems
- G05B19/02—Programme-control systems electric
- G05B19/04—Programme control other than numerical control, i.e. in sequence controllers or logic controllers
- G05B19/05—Programmable logic controllers, e.g. simulating logic interconnections of signals according to ladder diagrams or function charts
- G05B19/054—Input/output
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Automation & Control Theory (AREA)
- Executing Machine-Instructions (AREA)
- Programmable Controllers (AREA)
- Microcomputers (AREA)
- Information Transfer Systems (AREA)
Abstract
(57)【要約】
【課題】基準クロックに同期して動作する制御用プロセ
ッサに接続された論理構成との情報のやりとりを正しく
行うことができるプログラマブルロジック装置を提供す
ることにある。 【解決手段】基準クロックを逓倍した高速クロックによ
り動作する制御用プロセッサと、制御用プロセッサに信
号情報を入力するための入力手段と、制御用プロセッサ
の信号情報を信号として出力するための出力手段とを備
え、制御用プロセッサが高速クロックにより複数の処理
を実行している間に、基準クロックの１サイクル内に、
入力手段が基準クロックに同期して取り込んだ信号の値
により制御を決定し、制御により出力手段の値を変更す
ることを特徴とする。
ッサに接続された論理構成との情報のやりとりを正しく
行うことができるプログラマブルロジック装置を提供す
ることにある。 【解決手段】基準クロックを逓倍した高速クロックによ
り動作する制御用プロセッサと、制御用プロセッサに信
号情報を入力するための入力手段と、制御用プロセッサ
の信号情報を信号として出力するための出力手段とを備
え、制御用プロセッサが高速クロックにより複数の処理
を実行している間に、基準クロックの１サイクル内に、
入力手段が基準クロックに同期して取り込んだ信号の値
により制御を決定し、制御により出力手段の値を変更す
ることを特徴とする。
Description
【０００１】
【発明の属する技術分野】本発明は、プログラムによっ
て外部の信号を入出力可能なプログラムロジック装置に
関する。
て外部の信号を入出力可能なプログラムロジック装置に
関する。
【０００２】
【従来の技術】従来より、制御用プロセッサとしてのマ
イクロプロセッサが各種電子装置に組み込まれ、装置全
体の制御を行うための組み込み制御装置として多く利用
されている。マイクロプロセッサは、装置内部でプログ
ラマブルなシーケンスを実行している。
イクロプロセッサが各種電子装置に組み込まれ、装置全
体の制御を行うための組み込み制御装置として多く利用
されている。マイクロプロセッサは、装置内部でプログ
ラマブルなシーケンスを実行している。
【０００３】こうしたマイクロプロセッサには、ＰＩＯ
（peripheral input-output）と呼ばれる入出力端子を
持っている。マイクロプロセッサがＰＩＯを制御するた
めのレジスタやメモリマップの変更を行うことで、外部
と接続された入出力ピンから、デジタル情報を取り込ん
だり出力したりすることができる。即ち、マイクロプロ
セッサはＰＩＯを通して外部の信号状態を取り込んだ
り、外部に信号及び信号パターンを出力することができ
る。また、ＰＩＯは、マイクロプロセッサの制御によ
り、プログラマブルに入力端子又は出力端子に変更する
ことができる。
（peripheral input-output）と呼ばれる入出力端子を
持っている。マイクロプロセッサがＰＩＯを制御するた
めのレジスタやメモリマップの変更を行うことで、外部
と接続された入出力ピンから、デジタル情報を取り込ん
だり出力したりすることができる。即ち、マイクロプロ
セッサはＰＩＯを通して外部の信号状態を取り込んだ
り、外部に信号及び信号パターンを出力することができ
る。また、ＰＩＯは、マイクロプロセッサの制御によ
り、プログラマブルに入力端子又は出力端子に変更する
ことができる。
【０００４】マイクロプロセッサは、そのプロセッサの
ために作られたクロックを基に動作している。それに対
し、ＰＩＯ等の制御すべき入出力ピンの先で発生する事
象は、マイクロプロセッサのクロックには同期していな
い。
ために作られたクロックを基に動作している。それに対
し、ＰＩＯ等の制御すべき入出力ピンの先で発生する事
象は、マイクロプロセッサのクロックには同期していな
い。
【０００５】
【発明が解決しようとする課題】しかしながら、マイク
ロプロセッサにおけるＰＩＯの入出力制御には、入出力
ピンに接続されている外部の論理を決定する時間単位の
基準クロックと同期をとるための機構が用意されていな
い。このため、マイクロプロセッサの制御の分岐は、マ
イクロプロセッサの処理結果に基づく内部条件で発生し
ており基準クロックに同期することができず、入出力ピ
ンを介した基準クロックに同期した外部の論理構成との
情報のやりとりを正しく行うことは困難である。
ロプロセッサにおけるＰＩＯの入出力制御には、入出力
ピンに接続されている外部の論理を決定する時間単位の
基準クロックと同期をとるための機構が用意されていな
い。このため、マイクロプロセッサの制御の分岐は、マ
イクロプロセッサの処理結果に基づく内部条件で発生し
ており基準クロックに同期することができず、入出力ピ
ンを介した基準クロックに同期した外部の論理構成との
情報のやりとりを正しく行うことは困難である。
【０００６】また、割り込みにより入力ピンの情報をプ
ログラムの動作に反映させることはできるものの、割り
込みジャンプ機能は、割り込み要求を受け付ける入力信
号の変化に対して非同期で反応し、命令実行アドレスを
変更するものである。このため、該クロックとは非同期
であり、割り込みタイミングを用いて、基準クロックに
同期した外部の論理構成との情報のやりとりを正しく行
うことは困難である。また、複合的な条件による割り込
みが困難で、入力させる事ができたとしても、割り込み
発生後原因特定作業が必要であり、プログラムの処理が
煩雑で遅延の原因になる。
ログラムの動作に反映させることはできるものの、割り
込みジャンプ機能は、割り込み要求を受け付ける入力信
号の変化に対して非同期で反応し、命令実行アドレスを
変更するものである。このため、該クロックとは非同期
であり、割り込みタイミングを用いて、基準クロックに
同期した外部の論理構成との情報のやりとりを正しく行
うことは困難である。また、複合的な条件による割り込
みが困難で、入力させる事ができたとしても、割り込み
発生後原因特定作業が必要であり、プログラムの処理が
煩雑で遅延の原因になる。
【０００７】本発明は、このような事情に鑑みてなされ
たもので、基準クロックに同期して動作する制御用プロ
セッサに接続された論理構成との情報のやりとりを正し
く行うことができるプログラムロジック装置を提供する
ことにある。
たもので、基準クロックに同期して動作する制御用プロ
セッサに接続された論理構成との情報のやりとりを正し
く行うことができるプログラムロジック装置を提供する
ことにある。
【０００８】
【課題を解決するための手段】請求項１記載のプログラ
ムロジック装置は、基準クロックを逓倍した高速クロッ
クにより動作する制御用プロセッサと、制御用プロセッ
サに信号情報を入力するための入力手段と、制御用プロ
セッサの信号情報を信号として出力するための出力手段
とを備え、制御用プロセッサが高速クロックにより複数
の処理を実行している間に、基準クロックの１サイクル
内に、入力手段が基準クロックに同期して取り込んだ信
号の値により制御を決定し、制御により出力手段の値を
変更することを特徴とする。
ムロジック装置は、基準クロックを逓倍した高速クロッ
クにより動作する制御用プロセッサと、制御用プロセッ
サに信号情報を入力するための入力手段と、制御用プロ
セッサの信号情報を信号として出力するための出力手段
とを備え、制御用プロセッサが高速クロックにより複数
の処理を実行している間に、基準クロックの１サイクル
内に、入力手段が基準クロックに同期して取り込んだ信
号の値により制御を決定し、制御により出力手段の値を
変更することを特徴とする。
【０００９】請求項２記載のプログラムロジック装置
は、基準クロックを逓倍した高速クロックにより動作す
る制御用プロセッサと、制御用プロセッサに信号情報を
入力するための入力手段と、制御用プロセッサの信号情
報を信号として出力するための出力手段とを備え、制御
用プロセッサが高速クロックにより複数の処理を実行し
ている間に、基準クロックの所定の複数サイクル内に、
入力手段が基準クロックに同期して取り込んだ信号の値
により制御を決定し、制御により出力手段の値を変更す
ることを特徴とする。
は、基準クロックを逓倍した高速クロックにより動作す
る制御用プロセッサと、制御用プロセッサに信号情報を
入力するための入力手段と、制御用プロセッサの信号情
報を信号として出力するための出力手段とを備え、制御
用プロセッサが高速クロックにより複数の処理を実行し
ている間に、基準クロックの所定の複数サイクル内に、
入力手段が基準クロックに同期して取り込んだ信号の値
により制御を決定し、制御により出力手段の値を変更す
ることを特徴とする。
【００１０】請求項３記載のプログラムロジック装置
は、基準クロックに同期して出力手段の値を変更するこ
とを特徴とする。
は、基準クロックに同期して出力手段の値を変更するこ
とを特徴とする。
【００１１】請求項４記載のプログラムロジック装置
は、制御用プロセッサが基準クロックに同期するための
遅延機能を有し、基準クロックの所定の遷移を待って次
の制御を行うことを特徴とする。
は、制御用プロセッサが基準クロックに同期するための
遅延機能を有し、基準クロックの所定の遷移を待って次
の制御を行うことを特徴とする。
【００１２】請求項５記載のプログラムロジック装置
は、入力手段が基準クロックに同期して取り込んだ信号
の値により、制御用プロセッサの制御を決定することを
特徴とする。尚、請求項５に示す制御とは、請求項１示
す出力手段の値を変更するための制御とは異るものとす
る。
は、入力手段が基準クロックに同期して取り込んだ信号
の値により、制御用プロセッサの制御を決定することを
特徴とする。尚、請求項５に示す制御とは、請求項１示
す出力手段の値を変更するための制御とは異るものとす
る。
【００１３】請求項６記載のプログラムロジック装置
は、あらかじめ所定の比較値を記憶しておくための比較
値記憶手段と、比較値と入力手段が基準クロックに同期
して取り込んだ信号の値とを比較する比較器とを有する
比較手段を備え、比較器の比較結果により、制御用プロ
セッサの制御内容を決定することを特徴とする。
は、あらかじめ所定の比較値を記憶しておくための比較
値記憶手段と、比較値と入力手段が基準クロックに同期
して取り込んだ信号の値とを比較する比較器とを有する
比較手段を備え、比較器の比較結果により、制御用プロ
セッサの制御内容を決定することを特徴とする。
【００１４】請求項７記載のプログラムロジック装置
は、あらかじめ所定の比較値を記憶しておくための比較
値記憶手段と、入力手段が基準クロックに同期して取り
込んだ信号の値を演算してセットする前処理手段と、比
較値と前処理手段がセットした値とを比較する比較器と
を有する比較手段を備え、比較器の比較結果により、制
御用プロセッサの制御内容を決定することを特徴とす
る。
は、あらかじめ所定の比較値を記憶しておくための比較
値記憶手段と、入力手段が基準クロックに同期して取り
込んだ信号の値を演算してセットする前処理手段と、比
較値と前処理手段がセットした値とを比較する比較器と
を有する比較手段を備え、比較器の比較結果により、制
御用プロセッサの制御内容を決定することを特徴とす
る。
【００１５】請求項８記載のプログラムロジック装置
は、入力手段が基準クロックに同期して取り込んだ信号
の値が所定の値になるまで待って、該所定の値により定
めた制御を行うことを特徴とする。
は、入力手段が基準クロックに同期して取り込んだ信号
の値が所定の値になるまで待って、該所定の値により定
めた制御を行うことを特徴とする。
【００１６】請求項９記載のプログラムロジック装置
は、基準クロックのサイクル数が待ち状態以降所定個数
以上に達したことにより待ち状態を解除することを特徴
とする。
は、基準クロックのサイクル数が待ち状態以降所定個数
以上に達したことにより待ち状態を解除することを特徴
とする。
【００１７】請求項１０記載のプログラムロジック装置
は、制御用プロセッサが自らの制御で待ち状態を解除す
ることを特徴とする。
は、制御用プロセッサが自らの制御で待ち状態を解除す
ることを特徴とする。
【００１８】請求項１１記載のプログラムロジック装置
は、入力手段が取り込んだ信号の値が所定の値になった
ことにより待ち状態を解除することを特徴とする。
は、入力手段が取り込んだ信号の値が所定の値になった
ことにより待ち状態を解除することを特徴とする。
【００１９】請求項１２記載のプログラムロジック装置
は、入力手段が基準クロックに同期して取り込んだ信号
の値により、制御用プロセッサに対し、基準クロックに
同期した割り込みを発生することを特徴とする。
は、入力手段が基準クロックに同期して取り込んだ信号
の値により、制御用プロセッサに対し、基準クロックに
同期した割り込みを発生することを特徴とする。
【００２０】請求項１３記載のプログラムロジック装置
は、あらかじめ所定の比較値を記憶しておくための比較
値記憶手段と、比較値と入力手段が基準クロックに同期
して取り込んだ信号の値とを比較する比較器とを有する
比較手段を備え、比較器の比較結果により、制御用プロ
セッサに対し、基準クロックに同期した割り込みを発生
することを特徴とする。
は、あらかじめ所定の比較値を記憶しておくための比較
値記憶手段と、比較値と入力手段が基準クロックに同期
して取り込んだ信号の値とを比較する比較器とを有する
比較手段を備え、比較器の比較結果により、制御用プロ
セッサに対し、基準クロックに同期した割り込みを発生
することを特徴とする。
【００２１】請求項１４記載のプログラムロジック装置
は、あらかじめ所定の比較値を記憶しておくための比較
値記憶手段と、入力手段が基準クロックに同期して取り
込んだ信号の値を演算してセットする前処理手段と、比
較値と前処理手段がセットした値とを比較する比較器と
を有する比較手段を備え、比較器の比較結果により、制
御用プロセッサに対し、基準クロックに同期した割り込
みを発生することを特徴とする。
は、あらかじめ所定の比較値を記憶しておくための比較
値記憶手段と、入力手段が基準クロックに同期して取り
込んだ信号の値を演算してセットする前処理手段と、比
較値と前処理手段がセットした値とを比較する比較器と
を有する比較手段を備え、比較器の比較結果により、制
御用プロセッサに対し、基準クロックに同期した割り込
みを発生することを特徴とする。
【００２２】請求項１５記載のプログラムロジック装置
は、比較器の比較結果により、制御用プロセッサへの割
り込み先を変えることを特徴とする。
は、比較器の比較結果により、制御用プロセッサへの割
り込み先を変えることを特徴とする。
【００２３】
【発明の実施の形態】以下、本発明の形態について図面
を参照しながら具体的に説明する。図１〜図６は第１の
実施の形態を示す図面であり、図７は第２の実施の形態
を示す図面であり、図８及び図９は第３の実施の形態を
示す図面であり、図１０は第４の実施の形態を示す図面
である。
を参照しながら具体的に説明する。図１〜図６は第１の
実施の形態を示す図面であり、図７は第２の実施の形態
を示す図面であり、図８及び図９は第３の実施の形態を
示す図面であり、図１０は第４の実施の形態を示す図面
である。
【００２４】（実施の形態１）図１は本発明に係わるプ
ログラムロジック装置の第１の実施の形態を示す構成図
である。図２は同クロック図、図３は同要部フローチャ
ート、図４は同タイミング図である。図５は同第１の実
施の形態の別の例を示す要部フローチャート、図６は同
第１の実施の形態の別の例を示すタイミング図である。
ログラムロジック装置の第１の実施の形態を示す構成図
である。図２は同クロック図、図３は同要部フローチャ
ート、図４は同タイミング図である。図５は同第１の実
施の形態の別の例を示す要部フローチャート、図６は同
第１の実施の形態の別の例を示すタイミング図である。
【００２５】図１〜図４において、プロセッサ１０は、
各種電子装置の制御を行う制御用プロセッサとしてのマ
イクロプロセッサである。プロセッサ１０は、ソフトウ
ェアによるプログラマブルなシーケンス（制御）を実行
する。プロセッサ１０が具体的に実行するプログラム
（制御の具体的内容の記述）は、プロセッサ１０内部に
設けられた記憶手段又はバス１１を介して接続されたメ
モリ等の記憶手段（図示せず）に格納されており、プロ
セッサ１０はそれら記憶手段から随時プログラムを読み
出して制御を実行していく。
各種電子装置の制御を行う制御用プロセッサとしてのマ
イクロプロセッサである。プロセッサ１０は、ソフトウ
ェアによるプログラマブルなシーケンス（制御）を実行
する。プロセッサ１０が具体的に実行するプログラム
（制御の具体的内容の記述）は、プロセッサ１０内部に
設けられた記憶手段又はバス１１を介して接続されたメ
モリ等の記憶手段（図示せず）に格納されており、プロ
セッサ１０はそれら記憶手段から随時プログラムを読み
出して制御を実行していく。
【００２６】ＰＩＯ２０は、peripheral input-output
の略であり、プロセッサ１０の外部の論理構成との信号
（デジタル情報）をやりとりするための入力手段であり
出力手段である。ここで言う論理構成とは、ＰＩＯ２０
の外部に接続可能な電子回路を一般的に指しており、Ｐ
ＩＯ２０との間で電子的に信号のやりとりができれば、
その形態に限りがあるものではない。論理構成の具体例
としては、各種論理デバイス及び論理装置、各種パラレ
ルインターフェース及びパラレルバス、各種シリアルイ
ンターフェース及びシリアルバス、各種デジタル表示機
器等がある。各種論理デバイス及び論理装置の例として
は、ＡＳＩＣ、外部マイクロプロセッサ、ＦＰＧＡ、Ｐ
ＬＤ等がある。各種パラレルインターフェース及びパラ
レルバスの例としては、ＰＣＩバス、ＳＣＳＩバス、Ａ
ＴＡバス、ＰＣカードバス、ＩＥＥＥ１２８４等があ
る。各種シリアルインターフェース及びシリアルバスの
例としては、Ｉ２Ｃバス、ＭＵＳＥバス、３ｗｉｒｅ−
ｓｅｒｉａｌ、４ｗｉｒｅ−ｓｅｒｉａｌ等がある。各
種デジタル表示機器の例としては、ＬＣＤ、ＰＤＰ等が
ある。
の略であり、プロセッサ１０の外部の論理構成との信号
（デジタル情報）をやりとりするための入力手段であり
出力手段である。ここで言う論理構成とは、ＰＩＯ２０
の外部に接続可能な電子回路を一般的に指しており、Ｐ
ＩＯ２０との間で電子的に信号のやりとりができれば、
その形態に限りがあるものではない。論理構成の具体例
としては、各種論理デバイス及び論理装置、各種パラレ
ルインターフェース及びパラレルバス、各種シリアルイ
ンターフェース及びシリアルバス、各種デジタル表示機
器等がある。各種論理デバイス及び論理装置の例として
は、ＡＳＩＣ、外部マイクロプロセッサ、ＦＰＧＡ、Ｐ
ＬＤ等がある。各種パラレルインターフェース及びパラ
レルバスの例としては、ＰＣＩバス、ＳＣＳＩバス、Ａ
ＴＡバス、ＰＣカードバス、ＩＥＥＥ１２８４等があ
る。各種シリアルインターフェース及びシリアルバスの
例としては、Ｉ２Ｃバス、ＭＵＳＥバス、３ｗｉｒｅ−
ｓｅｒｉａｌ、４ｗｉｒｅ−ｓｅｒｉａｌ等がある。各
種デジタル表示機器の例としては、ＬＣＤ、ＰＤＰ等が
ある。
【００２７】ＰＩＯ２０の構成は、ＯＮ／ＯＦＦ可能な
出力のためのバッファ２０ａ、入力のためのバッファ２
０ｂ、入出力端子であるＰＩＯピン２４により構成され
ている。プロセッサ１０は、ＰＩＯ２０とバス１１を介
して接続されており、ＰＩＯ２０との情報のやりとり
は、ＰＩＯ方向レジスタ２１、ＰＩＯ出力レジスタ２
２、ＰＩＯ入力レジスタ２３を介して行う。ＰＩＯ入力
レジスタ２３は、バッファ２０ｂの状態を反映してい
る。ＰＩＯ出力レジスタ２２は、バッファ２０ａの状態
を反映しており、ＰＩＯ方向レジスタ２１は、バッファ
２０ａのＯＮ／ＯＦＦ制御用の端子に接続されている。
尚、レジスタとは、情報をいったん記憶し、適時その内
容が利用できるように構成したもので、メモリマップ上
のアドレス領域にマッピングされたものであってもよ
い。
出力のためのバッファ２０ａ、入力のためのバッファ２
０ｂ、入出力端子であるＰＩＯピン２４により構成され
ている。プロセッサ１０は、ＰＩＯ２０とバス１１を介
して接続されており、ＰＩＯ２０との情報のやりとり
は、ＰＩＯ方向レジスタ２１、ＰＩＯ出力レジスタ２
２、ＰＩＯ入力レジスタ２３を介して行う。ＰＩＯ入力
レジスタ２３は、バッファ２０ｂの状態を反映してい
る。ＰＩＯ出力レジスタ２２は、バッファ２０ａの状態
を反映しており、ＰＩＯ方向レジスタ２１は、バッファ
２０ａのＯＮ／ＯＦＦ制御用の端子に接続されている。
尚、レジスタとは、情報をいったん記憶し、適時その内
容が利用できるように構成したもので、メモリマップ上
のアドレス領域にマッピングされたものであってもよ
い。
【００２８】プロセッサ１０は、ＰＩＯ２０を介して信
号を読みとる場合は、レジスタ上の情報を読み出す命令
によりＰＩＯ入力レジスタ２３の内容を読み出すこと
で、入力された信号を読むことができる。ＰＩＯ入力レ
ジスタ２３には、基準クロックＳＣＬＫが接続されてお
り、ＰＩＯ入力レジスタ２３は、基準クロックＳＣＬＫ
に同期して確定される。本実施例においては、基準クロ
ックＳＣＬＫの立ち上がりで確定されるものとするがこ
れに限られるものではない。また、ＰＩＯ出力レジスタ
２２に直接基準クロックＳＣＬＫを接続してもよい。プ
ロセッサ１０が、ＰＩＯ２０を介して信号を出力する場
合には、まず、レジスタ上に情報を書き込む命令によ
り、ＰＩＯ方向レジスタ２１にバッファ２０ａをＯＮす
るための情報を書き込む。次に、レジスタ上に情報を書
き込む命令により、ＰＩＯ出力レジスタ２２に出力する
情報を書き込み、ＰＩＯピン２４に所定の出力を行わせ
る。尚、ＰＩＯピン２４、バッファ２０ａ，２０ｂは複
数用意され、１ビット毎又は複数ビット毎に入出力可能
である。
号を読みとる場合は、レジスタ上の情報を読み出す命令
によりＰＩＯ入力レジスタ２３の内容を読み出すこと
で、入力された信号を読むことができる。ＰＩＯ入力レ
ジスタ２３には、基準クロックＳＣＬＫが接続されてお
り、ＰＩＯ入力レジスタ２３は、基準クロックＳＣＬＫ
に同期して確定される。本実施例においては、基準クロ
ックＳＣＬＫの立ち上がりで確定されるものとするがこ
れに限られるものではない。また、ＰＩＯ出力レジスタ
２２に直接基準クロックＳＣＬＫを接続してもよい。プ
ロセッサ１０が、ＰＩＯ２０を介して信号を出力する場
合には、まず、レジスタ上に情報を書き込む命令によ
り、ＰＩＯ方向レジスタ２１にバッファ２０ａをＯＮす
るための情報を書き込む。次に、レジスタ上に情報を書
き込む命令により、ＰＩＯ出力レジスタ２２に出力する
情報を書き込み、ＰＩＯピン２４に所定の出力を行わせ
る。尚、ＰＩＯピン２４、バッファ２０ａ，２０ｂは複
数用意され、１ビット毎又は複数ビット毎に入出力可能
である。
【００２９】尚、本実施例においては、いずれの実施の
形態においてもＰＩＯ２０を用いた場合について記載し
ている。しかしながらプロセッサ１０が情報のやりとり
をするために使用する入出力インターフェースとしては
ＰＩＯ２０に限られるものではない。他の形態として
は、ＰＩＯピン２４のように入出力の両方を兼ねた端子
ではなく入力又は出力を単独で行うピンを備えた入出力
インターフェースであってもいいし、入出力インターフ
ェースを用いることなく、プロセッサ１０に設けられた
入出力ピンを用いるものであってもよい。
形態においてもＰＩＯ２０を用いた場合について記載し
ている。しかしながらプロセッサ１０が情報のやりとり
をするために使用する入出力インターフェースとしては
ＰＩＯ２０に限られるものではない。他の形態として
は、ＰＩＯピン２４のように入出力の両方を兼ねた端子
ではなく入力又は出力を単独で行うピンを備えた入出力
インターフェースであってもいいし、入出力インターフ
ェースを用いることなく、プロセッサ１０に設けられた
入出力ピンを用いるものであってもよい。
【００３０】プロセッサ１０の動作するためのクロック
は、ＰＩＯ入力レジスタ２３に接続され、また外部の論
理構成の動作の基準となっている基準クロックＳＣＬＫ
を元に生成された高速クロックＨＣＬＫが使用される。
高速クロックＨＣＬＫは、図２に示すように、本実施例
においては基準クロックＳＣＬＫを６逓倍している。逓
倍は、プロセッサ１０内部で行う他に、プロセッサ１０
の外部でハード的に行ってもよい。
は、ＰＩＯ入力レジスタ２３に接続され、また外部の論
理構成の動作の基準となっている基準クロックＳＣＬＫ
を元に生成された高速クロックＨＣＬＫが使用される。
高速クロックＨＣＬＫは、図２に示すように、本実施例
においては基準クロックＳＣＬＫを６逓倍している。逓
倍は、プロセッサ１０内部で行う他に、プロセッサ１０
の外部でハード的に行ってもよい。
【００３１】次に、実施の形態１におけるプログラムロ
ジック装置の動作を説明する。尚、プログラムロジック
装置とは、プログラムによって外部の信号を入出力可能
な装置全体を指しており、本実施例の場合はプロセッサ
１０、ＰＩＯ２０、バス１１等により構成されている。
また、プログラムロジック装置をステートマシンとして
見ることも可能である。ここでいうステートマシンと
は、論理回路により構成される装置（システム）におけ
る制御回路全般に用いられるもので、一連の定義された
シーケンス（制御）を実行するための回路である。
ジック装置の動作を説明する。尚、プログラムロジック
装置とは、プログラムによって外部の信号を入出力可能
な装置全体を指しており、本実施例の場合はプロセッサ
１０、ＰＩＯ２０、バス１１等により構成されている。
また、プログラムロジック装置をステートマシンとして
見ることも可能である。ここでいうステートマシンと
は、論理回路により構成される装置（システム）におけ
る制御回路全般に用いられるもので、一連の定義された
シーケンス（制御）を実行するための回路である。
【００３２】まず、プロセッサ１０は、図４に示すよう
に、基準クロックＳＣＬＫに同期して１サイクル目の命
令実行ＣＯＭＭＡＮＤを行い、基準クロックＳＣＬＫに
同期してＰＩＯ２０のデータの取り込みを行う。これに
よりＰＩＯ入力ＩＮＰＵＴがプロセッサ１０の内部で確
定される（図３におけるＳ１０１）。次に、プロセッサ
１０は、２サイクル目の動作として、確定されたＰＩＯ
入力ＩＮＰＵＴの値によりあらかじめ定められた演算を
選択し実行する（図３におけるＳ１０２）。次に、プロ
セッサ１０は、３サイクル目の動作として、演算結果を
基にＰＩＯ出力ＯＵＴＰＵＴをセットし、ＰＩＯピン２
４から、演算結果を出力させる（図３におけるＳ１０
３）。この場合には、図４に示すように、ＰＩＯ出力Ｏ
ＵＴＰＵＴは、確定入力（基準クロックＳＣＬＫに同
期）があってから、見かけ上のディレイを伴って確定出
力となる。
に、基準クロックＳＣＬＫに同期して１サイクル目の命
令実行ＣＯＭＭＡＮＤを行い、基準クロックＳＣＬＫに
同期してＰＩＯ２０のデータの取り込みを行う。これに
よりＰＩＯ入力ＩＮＰＵＴがプロセッサ１０の内部で確
定される（図３におけるＳ１０１）。次に、プロセッサ
１０は、２サイクル目の動作として、確定されたＰＩＯ
入力ＩＮＰＵＴの値によりあらかじめ定められた演算を
選択し実行する（図３におけるＳ１０２）。次に、プロ
セッサ１０は、３サイクル目の動作として、演算結果を
基にＰＩＯ出力ＯＵＴＰＵＴをセットし、ＰＩＯピン２
４から、演算結果を出力させる（図３におけるＳ１０
３）。この場合には、図４に示すように、ＰＩＯ出力Ｏ
ＵＴＰＵＴは、確定入力（基準クロックＳＣＬＫに同
期）があってから、見かけ上のディレイを伴って確定出
力となる。
【００３３】また、図５及び図６に示すように、ＰＩＯ
出力ＯＵＴＰＵＴの確定出力を基準クロックＳＣＬＫに
同期させることも可能である（図５におけるＳ１１
３）。本実施例においては、基準クロックＳＣＬＫを６
逓倍することにより、基準クロックＳＣＬＫの１サイク
ルの中で、入力の確定と出力の確定を可能としている。
しかしながら、外部の論理構成との関係で、基準クロッ
クＳＣＬＫの１サイクル以内に出力の確定を行うことが
適切ではない場合も存在する。この場合は、任意に定め
た数の基準クロックＳＣＬＫを待って、出力の確定を行
ってもよい。プロセッサ１０は、出力の確定のための演
算を終えてしまえば、他の制御に移行することが可能で
ある。
出力ＯＵＴＰＵＴの確定出力を基準クロックＳＣＬＫに
同期させることも可能である（図５におけるＳ１１
３）。本実施例においては、基準クロックＳＣＬＫを６
逓倍することにより、基準クロックＳＣＬＫの１サイク
ルの中で、入力の確定と出力の確定を可能としている。
しかしながら、外部の論理構成との関係で、基準クロッ
クＳＣＬＫの１サイクル以内に出力の確定を行うことが
適切ではない場合も存在する。この場合は、任意に定め
た数の基準クロックＳＣＬＫを待って、出力の確定を行
ってもよい。プロセッサ１０は、出力の確定のための演
算を終えてしまえば、他の制御に移行することが可能で
ある。
【００３４】本実施の形態によれば、プロセッサ１０が
高速クロックＨＣＬＫにより複数の処理を実行している
間に、基準クロックＳＣＬＫの１サイクル内に、ＰＩＯ
２０が基準クロックＳＣＬＫに同期して取り込んだ信号
の値により制御を決定し、該制御によりＰＩＯ２０の出
力の値を変更することができる。このため、基準クロッ
クＳＣＬＫに同期した論理を確定させることができる。
すなわち、基準クロックＳＣＬＫに同期して動作するプ
ロセッサ１０に接続された論理構成との情報のやりとり
を正しく行うことができる。
高速クロックＨＣＬＫにより複数の処理を実行している
間に、基準クロックＳＣＬＫの１サイクル内に、ＰＩＯ
２０が基準クロックＳＣＬＫに同期して取り込んだ信号
の値により制御を決定し、該制御によりＰＩＯ２０の出
力の値を変更することができる。このため、基準クロッ
クＳＣＬＫに同期した論理を確定させることができる。
すなわち、基準クロックＳＣＬＫに同期して動作するプ
ロセッサ１０に接続された論理構成との情報のやりとり
を正しく行うことができる。
【００３５】また、基準クロックＳＣＬＫに同期してＰ
ＩＯ２０の出力の値を変更することができることから、
基準クロックＳＣＬＫに同期して動作するプロセッサ１
０に接続された論理構成との情報のやりとりをより確実
に行うことができる。
ＩＯ２０の出力の値を変更することができることから、
基準クロックＳＣＬＫに同期して動作するプロセッサ１
０に接続された論理構成との情報のやりとりをより確実
に行うことができる。
【００３６】また、プロセッサ１０は、基準クロックの
１サイクル内に少なくとも１つの命令からなるシーケン
スを記述できるため、アセンブラ、Ｃ、Ｃ＋＋、ＪＡＶ
Ａ（登録商標）等の逐次実行用言語を使用して接続され
た論理構成との情報のやりとりをより確実に行うことが
できる。また、これらの言語表現により、ステートマシ
ンを構築することができる。
１サイクル内に少なくとも１つの命令からなるシーケン
スを記述できるため、アセンブラ、Ｃ、Ｃ＋＋、ＪＡＶ
Ａ（登録商標）等の逐次実行用言語を使用して接続され
た論理構成との情報のやりとりをより確実に行うことが
できる。また、これらの言語表現により、ステートマシ
ンを構築することができる。
【００３７】（実施の形態２）図７は、本発明に係わる
プログラムロジック装置の第２の実施の形態を示す要部
フローチャートである。
プログラムロジック装置の第２の実施の形態を示す要部
フローチャートである。
【００３８】プロセッサ１０は、基準クロックＳＣＬＫ
に同期するための遅延機能を有し、基準クロックＳＣＬ
Ｋの所定の遷移を待って次の制御を行うことが可能な構
成を有している。具体的な遅延機能としては、例えばプ
ログラムにより遅延機能を達成する方法がある。図７の
Ｓ２０２に示すような、基準クロックＳＣＬＫに同期し
た遅延分岐命令ｗａｉｔ＿ｃｌｋをプログラムで実現さ
せる。処理（１）Ｓ２０１を終了した後、次の基準クロ
ックＳＣＬＫの立ち上がりが来るまで、遅延分岐命令ｗ
ａｉｔ＿ｃｌｋはループを繰り返し（Ｓ２０２）、立ち
上がりが来たところで次の制御である処理（２）Ｓ２０
３に移る。尚、遅延のためのループから抜けるための基
準クロックＳＣＬＫの遷移は、立ち上がりだけに限られ
ず、立ち下がりであってもいい。また、立ち上がり及び
立ち下がりが何回かあった後に、基準クロックＳＣＬＫ
の遷移に同期して、ループを抜けてもよい。
に同期するための遅延機能を有し、基準クロックＳＣＬ
Ｋの所定の遷移を待って次の制御を行うことが可能な構
成を有している。具体的な遅延機能としては、例えばプ
ログラムにより遅延機能を達成する方法がある。図７の
Ｓ２０２に示すような、基準クロックＳＣＬＫに同期し
た遅延分岐命令ｗａｉｔ＿ｃｌｋをプログラムで実現さ
せる。処理（１）Ｓ２０１を終了した後、次の基準クロ
ックＳＣＬＫの立ち上がりが来るまで、遅延分岐命令ｗ
ａｉｔ＿ｃｌｋはループを繰り返し（Ｓ２０２）、立ち
上がりが来たところで次の制御である処理（２）Ｓ２０
３に移る。尚、遅延のためのループから抜けるための基
準クロックＳＣＬＫの遷移は、立ち上がりだけに限られ
ず、立ち下がりであってもいい。また、立ち上がり及び
立ち下がりが何回かあった後に、基準クロックＳＣＬＫ
の遷移に同期して、ループを抜けてもよい。
【００３９】尚、ループ中にプロセッサ１０は真に待機
状態であってもいいし、他の制御を遅延の裏側で並行し
て行っていてもよい。処理（２）Ｓ２０３で実行される
制御は、ループに入る以前又はループ内で行われた制御
とは異なる制御が選択され実行される場合が標準的であ
る。
状態であってもいいし、他の制御を遅延の裏側で並行し
て行っていてもよい。処理（２）Ｓ２０３で実行される
制御は、ループに入る以前又はループ内で行われた制御
とは異なる制御が選択され実行される場合が標準的であ
る。
【００４０】本実施の形態２によれば、プロセッサ１０
が基準クロックＳＣＬＫに同期するための遅延機能を有
し、基準クロックＳＣＬＫの遷移を待って次の制御を行
うように構成することにより、基準クロックＳＣＬＫに
同期した制御ができる。また、ＰＩＯ２０が基準クロッ
クＳＣＬＫに同期して取り込んだ信号の値により、プロ
セッサ１０の制御内容を決定する。このため、基準クロ
ックＳＣＬＫに同期して制御の分岐が可能である。
が基準クロックＳＣＬＫに同期するための遅延機能を有
し、基準クロックＳＣＬＫの遷移を待って次の制御を行
うように構成することにより、基準クロックＳＣＬＫに
同期した制御ができる。また、ＰＩＯ２０が基準クロッ
クＳＣＬＫに同期して取り込んだ信号の値により、プロ
セッサ１０の制御内容を決定する。このため、基準クロ
ックＳＣＬＫに同期して制御の分岐が可能である。
【００４１】（実施の形態３）図８は本発明に係わるプ
ログラムロジック装置の第３の実施の形態を示す構成
図、図９は同要部フローチャートである。
ログラムロジック装置の第３の実施の形態を示す構成
図、図９は同要部フローチャートである。
【００４２】図８において、比較器３０はＰＩＯ入力レ
ジスタ２３を介してＰＩＯ２０から入力された値と、あ
らかじめプロセッサ１０により、比較値記憶手段である
比較レジスタ３２に格納された値を比較するための比較
手段である。ＰＩＯ入力レジスタ２３に確定入力された
値は、比較のために条件設定レジスタ３１に格納され
る。比較器３０はＰＩＯ２０により取り込まれた値を、
条件設定レジスタ３１を介して読むことになる。比較器
３０は、条件設定レジスタ３１の値と比較レジスタ３２
の値とを比較して、その結果を条件フラグ３３に格納す
る。条件設定レジスタ３１、比較レジスタ３２及び条件
フラグ３３は、ＰＩＯ方向レジスタ２１等のレジスタ同
様に、バス１１を介してプロセッサ１０により参照・変
更等のアクセスが可能である。
ジスタ２３を介してＰＩＯ２０から入力された値と、あ
らかじめプロセッサ１０により、比較値記憶手段である
比較レジスタ３２に格納された値を比較するための比較
手段である。ＰＩＯ入力レジスタ２３に確定入力された
値は、比較のために条件設定レジスタ３１に格納され
る。比較器３０はＰＩＯ２０により取り込まれた値を、
条件設定レジスタ３１を介して読むことになる。比較器
３０は、条件設定レジスタ３１の値と比較レジスタ３２
の値とを比較して、その結果を条件フラグ３３に格納す
る。条件設定レジスタ３１、比較レジスタ３２及び条件
フラグ３３は、ＰＩＯ方向レジスタ２１等のレジスタ同
様に、バス１１を介してプロセッサ１０により参照・変
更等のアクセスが可能である。
【００４３】次に、本実施の形態３におけるプログラム
ロジック装置の動作を説明する。まず、図９に示すよう
に、プロセッサ１０は比較対象となるＰＩＯピン２４を
選択する（Ｓ３０１）。選択するＰＩＯピン２４は、１
つであってもいいし複数であってもいい。次に条件の対
象となるＰＩＯピン２４を指定する（Ｓ３０２）。この
指定では、対象を選び出すだけでなく、選び出したビッ
トの列びを条件設定レジスタ３１に整理して配置し、連
続したビットパターンとして比較しやすくする機能を備
えてもよい。整理して配置する場合には、所定の論理演
算器を通してパターンを作り出し、列びを条件設定レジ
スタ３１に格納することもできる。すなわち、条件設定
レジスタ３１は前処理手段としての機能を備えている。
該論理演算器は固定的ハードウェアロジックであっても
いいし、演算内容を変更できるＰＬＤであってもよい。
条件設定レジスタ３１に格納される情報は、ＰＩＯ入力
レジスタ２３を介していることから、基準クロックＳＣ
ＬＫに同期した値となる。
ロジック装置の動作を説明する。まず、図９に示すよう
に、プロセッサ１０は比較対象となるＰＩＯピン２４を
選択する（Ｓ３０１）。選択するＰＩＯピン２４は、１
つであってもいいし複数であってもいい。次に条件の対
象となるＰＩＯピン２４を指定する（Ｓ３０２）。この
指定では、対象を選び出すだけでなく、選び出したビッ
トの列びを条件設定レジスタ３１に整理して配置し、連
続したビットパターンとして比較しやすくする機能を備
えてもよい。整理して配置する場合には、所定の論理演
算器を通してパターンを作り出し、列びを条件設定レジ
スタ３１に格納することもできる。すなわち、条件設定
レジスタ３１は前処理手段としての機能を備えている。
該論理演算器は固定的ハードウェアロジックであっても
いいし、演算内容を変更できるＰＬＤであってもよい。
条件設定レジスタ３１に格納される情報は、ＰＩＯ入力
レジスタ２３を介していることから、基準クロックＳＣ
ＬＫに同期した値となる。
【００４４】次に、比較の元の条件対象となる値を比較
レジスタ３２に書き込む（Ｓ３０３）。尚、条件設定レ
ジスタ３１に格納される値は、ＰＩＯ入力レジスタ２３
から直接格納される場合に限られるものではなく、ＰＩ
Ｏ入力レジスタ２３の値を元にプロセッサ１０が演算を
行い、演算の結果を条件設定レジスタ３１に格納しても
よい。また、条件設定レジスタ３１により加工されたパ
ターンは、バス１１を通してＰＩＯ２０の出力パターン
とすることも可能である。
レジスタ３２に書き込む（Ｓ３０３）。尚、条件設定レ
ジスタ３１に格納される値は、ＰＩＯ入力レジスタ２３
から直接格納される場合に限られるものではなく、ＰＩ
Ｏ入力レジスタ２３の値を元にプロセッサ１０が演算を
行い、演算の結果を条件設定レジスタ３１に格納しても
よい。また、条件設定レジスタ３１により加工されたパ
ターンは、バス１１を通してＰＩＯ２０の出力パターン
とすることも可能である。
【００４５】条件設定レジスタ３１及び比較レジスタ３
２からの値により、比較器３０は比較演算を行い、結果
を条件フラグ３３に反映させる。プロセッサ１０は、条
件フラグ３３の条件を利用した制御の変更を行うまで
（Ｓ３０５）に他の処理（１）Ｓ３０４を行っていても
よく、条件フラグ３３の所望の変化によりＣＪ＿ＣＬＫ
（Ｓ３０５）のループを抜け、処理（２）Ｓ３０６に制
御を移行させる。
２からの値により、比較器３０は比較演算を行い、結果
を条件フラグ３３に反映させる。プロセッサ１０は、条
件フラグ３３の条件を利用した制御の変更を行うまで
（Ｓ３０５）に他の処理（１）Ｓ３０４を行っていても
よく、条件フラグ３３の所望の変化によりＣＪ＿ＣＬＫ
（Ｓ３０５）のループを抜け、処理（２）Ｓ３０６に制
御を移行させる。
【００４６】尚、条件フラグ３３のフラグの形態は、ビ
ットパタンが完全に一致した場合の一致フラグに限ら
ず、その部分的一致又は大小による比較であってもいい
し、比較の方法により限定されるものではない。
ットパタンが完全に一致した場合の一致フラグに限ら
ず、その部分的一致又は大小による比較であってもいい
し、比較の方法により限定されるものではない。
【００４７】また、条件フラグ３３のセットされる値に
より、次に行う制御を変えることが可能である。すなわ
ち、ＰＩＯ２０の基準クロックＳＣＬＫに同期した入力
の値の具体的なパターンにより、基準クロックＳＣＬＫ
に同期して制御を切り替えることが可能である。
より、次に行う制御を変えることが可能である。すなわ
ち、ＰＩＯ２０の基準クロックＳＣＬＫに同期した入力
の値の具体的なパターンにより、基準クロックＳＣＬＫ
に同期して制御を切り替えることが可能である。
【００４８】本実施の形態３によれば、条件設定レジス
タ３１及び比較器３０を備えることから、例えばプロセ
ッサ１０では基準クロックＳＣＬＫの１サイクル内に処
理しきれないような複雑な比較演算であっても、高速に
処理可能な条件設定レジスタ３１や比較器３０を用いて
比較演算することで、プロセッサ１０は限られた高速ク
ロックＨＣＬＫのクロック数で基準クロックＳＣＬＫに
同期して定めた制御を行うことができる。
タ３１及び比較器３０を備えることから、例えばプロセ
ッサ１０では基準クロックＳＣＬＫの１サイクル内に処
理しきれないような複雑な比較演算であっても、高速に
処理可能な条件設定レジスタ３１や比較器３０を用いて
比較演算することで、プロセッサ１０は限られた高速ク
ロックＨＣＬＫのクロック数で基準クロックＳＣＬＫに
同期して定めた制御を行うことができる。
【００４９】ＣＪ＿ＣＬＫ（Ｓ３０５）のループにいっ
たん入った後、いつまでたっても期待する条件フラグ３
３がセットされない場合には、フラグ待ち状態を続ける
ことになってしまう。これに対処する方法がいくつか考
えられる。第１は、プロセッサ１０が自分自身による制
御により、待ち状態を解除する方法である。具体的に
は、待ち状態になった後にプロセッサ１０内部でカウン
タをスタートさせ、カウントアップにより、待ち状態を
解除する方法等が考えられる。
たん入った後、いつまでたっても期待する条件フラグ３
３がセットされない場合には、フラグ待ち状態を続ける
ことになってしまう。これに対処する方法がいくつか考
えられる。第１は、プロセッサ１０が自分自身による制
御により、待ち状態を解除する方法である。具体的に
は、待ち状態になった後にプロセッサ１０内部でカウン
タをスタートさせ、カウントアップにより、待ち状態を
解除する方法等が考えられる。
【００５０】第２は、待ち状態になった後の基準クロッ
クＳＣＬＫの個数をカウントしておき、所定の数に達し
た後に待ち状態を解除する方法である。
クＳＣＬＫの個数をカウントしておき、所定の数に達し
た後に待ち状態を解除する方法である。
【００５１】第３は、待っているＰＩＯ２０のビットパ
ターンがある条件を満たした場合に待ち状態を解除する
方法である。ここで、ある条件とは、該ビットパターン
が所定の形になるか、所定の範囲内になるか、又はそれ
らが入力される回数が所定以上になるか等がある。尚、
ビットパターンを構成するＰＩＯピン２４は、どのピン
であってもかまわない。いずれの場合においても、エラ
ー処理の高速化に寄与するものである。また、第２及び
第３の方法によれば、エラー処理の起点をハードにより
発生させることができることから、処理が高速であると
共に、プログラムの複雑化を回避し、制御の負担を軽減
させることができる。
ターンがある条件を満たした場合に待ち状態を解除する
方法である。ここで、ある条件とは、該ビットパターン
が所定の形になるか、所定の範囲内になるか、又はそれ
らが入力される回数が所定以上になるか等がある。尚、
ビットパターンを構成するＰＩＯピン２４は、どのピン
であってもかまわない。いずれの場合においても、エラ
ー処理の高速化に寄与するものである。また、第２及び
第３の方法によれば、エラー処理の起点をハードにより
発生させることができることから、処理が高速であると
共に、プログラムの複雑化を回避し、制御の負担を軽減
させることができる。
【００５２】（実施の形態４）図１０は、本発明に係わ
るプログラムロジック装置の第４の実施の形態を示す構
成図である。
るプログラムロジック装置の第４の実施の形態を示す構
成図である。
【００５３】図１０において、条件割込先テーブル３５
には、比較器３０による比較結果により選択される割込
先の情報が格納されている。条件割込先テーブル３５に
対して、比較器３０から所定の割込を発生させるべき結
果が送られて来た場合、条件割込先テーブル３５はその
結果に該当する割込を発生する。尚、割込先はプロセッ
サ１０であってもいいし、バス１１上に接続された他の
デバイス（他のプロセッサ）であっても構わない。比較
器３０から所定の割込を発生させるべき結果は、実施の
形態３と同様に、ビットパタンが完全に位置した場合の
一致フラグに限らず、その部分的一致又は大小による比
較であってもいいし、比較の方法により限定されるもの
ではない。尚、条件設定レジスタ３１及び比較レジスタ
３２は実施の形態３と同様なので説明を省略する。
には、比較器３０による比較結果により選択される割込
先の情報が格納されている。条件割込先テーブル３５に
対して、比較器３０から所定の割込を発生させるべき結
果が送られて来た場合、条件割込先テーブル３５はその
結果に該当する割込を発生する。尚、割込先はプロセッ
サ１０であってもいいし、バス１１上に接続された他の
デバイス（他のプロセッサ）であっても構わない。比較
器３０から所定の割込を発生させるべき結果は、実施の
形態３と同様に、ビットパタンが完全に位置した場合の
一致フラグに限らず、その部分的一致又は大小による比
較であってもいいし、比較の方法により限定されるもの
ではない。尚、条件設定レジスタ３１及び比較レジスタ
３２は実施の形態３と同様なので説明を省略する。
【００５４】本実施の形態４によれば、ＰＩＯ２０が基
準クロックＳＣＬＫに同期して取り込んだ信号の値によ
り、プロセッサ１０に対し、基準クロックＳＣＬＫに同
期した割り込みを発生する。このため、基準クロックＳ
ＣＬＫに同期した割り込みのタイミングを用いて、基準
クロックＳＣＬＫに同期した論理構成との情報のやりと
りを正しく行うことができる。
準クロックＳＣＬＫに同期して取り込んだ信号の値によ
り、プロセッサ１０に対し、基準クロックＳＣＬＫに同
期した割り込みを発生する。このため、基準クロックＳ
ＣＬＫに同期した割り込みのタイミングを用いて、基準
クロックＳＣＬＫに同期した論理構成との情報のやりと
りを正しく行うことができる。
【００５５】また、ＰＩＯ２０が基準クロックＳＣＬＫ
に同期して取り込んだ信号の値により、プロセッサ１０
への割り込み先を変えることにより、同期して確定した
入力パターンにより割り込み先の制御を選択できると共
に、プログラムによる割り込み発生原因特定作業を行う
ことなく容易に所定の制御に移行することができ、プロ
グラムの高速化を容易に実現することができる。
に同期して取り込んだ信号の値により、プロセッサ１０
への割り込み先を変えることにより、同期して確定した
入力パターンにより割り込み先の制御を選択できると共
に、プログラムによる割り込み発生原因特定作業を行う
ことなく容易に所定の制御に移行することができ、プロ
グラムの高速化を容易に実現することができる。
【００５６】また、条件設定レジスタ３１及び比較器３
０を備えることから、例えばプロセッサ１０では基準ク
ロックＳＣＬＫの１サイクル内に処理しきれないような
複雑な比較演算であっても、高速に処理可能な条件設定
レジスタ３１や比較器３０を用いて比較演算すること
で、プロセッサ１０は限られた高速クロックＨＣＬＫの
クロック数で基準クロックＳＣＬＫに同期して定めた制
御を行うことができ、割込に対する対処が可能である。
０を備えることから、例えばプロセッサ１０では基準ク
ロックＳＣＬＫの１サイクル内に処理しきれないような
複雑な比較演算であっても、高速に処理可能な条件設定
レジスタ３１や比較器３０を用いて比較演算すること
で、プロセッサ１０は限られた高速クロックＨＣＬＫの
クロック数で基準クロックＳＣＬＫに同期して定めた制
御を行うことができ、割込に対する対処が可能である。
【００５７】尚、実施の形態１〜４における、プロセッ
サ１０、バス１１、ＰＩＯ２０、比較器３０等を１つの
パッケージの中に収納し、プログラムロジック装置の小
型化を図ることも可能である。
サ１０、バス１１、ＰＩＯ２０、比較器３０等を１つの
パッケージの中に収納し、プログラムロジック装置の小
型化を図ることも可能である。
【００５８】また、プログラムロジック装置内のプロセ
ッサ１０は、１つに限られるものではなく、複数のプロ
セッサを備えていてもよい。
ッサ１０は、１つに限られるものではなく、複数のプロ
セッサを備えていてもよい。
【００５９】
【発明の効果】請求項１記載の発明によれば、制御用プ
ロセッサが高速クロックにより複数の処理を実行してい
る間に、基準クロックの１サイクル内に、入力手段が基
準クロックに同期して取り込んだ信号の値により制御を
決定し、該制御により出力手段の値を変更することがで
きる。このため、基準クロックに同期した論理を確定さ
せることができる。すなわち、基準クロックに同期して
動作する制御用プロセッサに接続された論理構成との情
報のやりとりを正しく行うことができる。また、制御用
プロセッサは、基準クロックの１サイクル内に少なくと
も１つの命令からなるシーケンスを記述できるため、逐
次実行用言語を使用することも可能である。
ロセッサが高速クロックにより複数の処理を実行してい
る間に、基準クロックの１サイクル内に、入力手段が基
準クロックに同期して取り込んだ信号の値により制御を
決定し、該制御により出力手段の値を変更することがで
きる。このため、基準クロックに同期した論理を確定さ
せることができる。すなわち、基準クロックに同期して
動作する制御用プロセッサに接続された論理構成との情
報のやりとりを正しく行うことができる。また、制御用
プロセッサは、基準クロックの１サイクル内に少なくと
も１つの命令からなるシーケンスを記述できるため、逐
次実行用言語を使用することも可能である。
【００６０】請求項３記載の発明によれば、基準クロッ
クに同期して出力手段の値を変更することができること
から、基準クロックに同期して動作する制御用プロセッ
サに接続された論理構成との情報のやりとりをより確実
に行うことができる。
クに同期して出力手段の値を変更することができること
から、基準クロックに同期して動作する制御用プロセッ
サに接続された論理構成との情報のやりとりをより確実
に行うことができる。
【００６１】請求項４記載の発明によれば、制御用プロ
セッサが基準クロックに同期するための遅延機能を有
し、基準クロックの遷移を待って次の制御を行うように
構成することにより、基準クロックに同期した制御がで
きる。
セッサが基準クロックに同期するための遅延機能を有
し、基準クロックの遷移を待って次の制御を行うように
構成することにより、基準クロックに同期した制御がで
きる。
【００６２】請求項５記載の発明によれば、入力手段が
基準クロックに同期して取り込んだ信号の値により、制
御用プロセッサの制御内容を決定する。このため、基準
クロックに同期して制御の分岐が可能である。
基準クロックに同期して取り込んだ信号の値により、制
御用プロセッサの制御内容を決定する。このため、基準
クロックに同期して制御の分岐が可能である。
【００６３】請求項６記載の発明によれば、比較値と入
力手段が基準クロックに同期して取り込んだ信号の値と
を比較する比較器を備えることから、複雑な比較演算を
制御用プロセッサが行う必要がなく、限られたクロック
数で基準クロックに同期して、定めた制御を行うことが
できる。
力手段が基準クロックに同期して取り込んだ信号の値と
を比較する比較器を備えることから、複雑な比較演算を
制御用プロセッサが行う必要がなく、限られたクロック
数で基準クロックに同期して、定めた制御を行うことが
できる。
【００６４】請求項７記載の発明によれば、入力手段が
基準クロックに同期して取り込んだ信号の値を演算して
セットする前処理手段と、比較値と入力手段が基準クロ
ックに同期して取り込んだ信号の値とを比較する比較器
を備えることから、より複雑な比較演算を制御用プロセ
ッサが行う必要がなく、限られたクロック数で基準クロ
ックに同期して、定めた制御を行うことができる。
基準クロックに同期して取り込んだ信号の値を演算して
セットする前処理手段と、比較値と入力手段が基準クロ
ックに同期して取り込んだ信号の値とを比較する比較器
を備えることから、より複雑な比較演算を制御用プロセ
ッサが行う必要がなく、限られたクロック数で基準クロ
ックに同期して、定めた制御を行うことができる。
【００６５】請求項８記載の発明によれば、入力手段が
基準クロックに同期して取り込んだ信号の値が所定の値
になるまで待って、該所定の値により定めた制御を行う
ことにより、基準クロックに同期して該所定の値により
定めた制御を行うことができる。
基準クロックに同期して取り込んだ信号の値が所定の値
になるまで待って、該所定の値により定めた制御を行う
ことにより、基準クロックに同期して該所定の値により
定めた制御を行うことができる。
【００６６】請求項９記載の発明によれば、基準クロッ
クのサイクル数が待ち状態以降所定個数以上に達したこ
とにより待ち状態を解除することにより、入力手段が基
準クロックに同期して取り込んだ信号の値がいつまで経
っても所定の値に一致しない場合であっても、制御用プ
ロセッサが次の制御に移行でき、高速でエラー対処が可
能である。
クのサイクル数が待ち状態以降所定個数以上に達したこ
とにより待ち状態を解除することにより、入力手段が基
準クロックに同期して取り込んだ信号の値がいつまで経
っても所定の値に一致しない場合であっても、制御用プ
ロセッサが次の制御に移行でき、高速でエラー対処が可
能である。
【００６７】請求項１０記載の発明によれば、制御用プ
ロセッサが自らの制御で待ち状態を解除することによ
り、入力手段が基準クロックに同期して取り込んだ信号
の値がいつまで経っても所定の値に一致しない場合であ
っても、制御用プロセッサが次の制御に移行でき、高速
でエラー対処が可能である。
ロセッサが自らの制御で待ち状態を解除することによ
り、入力手段が基準クロックに同期して取り込んだ信号
の値がいつまで経っても所定の値に一致しない場合であ
っても、制御用プロセッサが次の制御に移行でき、高速
でエラー対処が可能である。
【００６８】請求項１１記載の発明によれば、入力手段
が取り込んだ信号の値が所定の値になったことにより待
ち状態を解除することにより、入力手段が基準クロック
に同期して取り込んだ信号の値がいつまで経っても所定
の値に一致しない場合であっても、制御用プロセッサが
次の制御に移行でき、高速でエラー対処が可能である。
が取り込んだ信号の値が所定の値になったことにより待
ち状態を解除することにより、入力手段が基準クロック
に同期して取り込んだ信号の値がいつまで経っても所定
の値に一致しない場合であっても、制御用プロセッサが
次の制御に移行でき、高速でエラー対処が可能である。
【００６９】請求項１２記載の発明によれば、入力手段
が基準クロックに同期して取り込んだ信号の値により、
制御用プロセッサに対し、基準クロックに同期した割り
込みを発生する。このため、基準クロックに同期した割
り込みのタイミングを用いて、基準クロックに同期した
論理構成との情報のやりとりを正しく行うことができ
る。
が基準クロックに同期して取り込んだ信号の値により、
制御用プロセッサに対し、基準クロックに同期した割り
込みを発生する。このため、基準クロックに同期した割
り込みのタイミングを用いて、基準クロックに同期した
論理構成との情報のやりとりを正しく行うことができ
る。
【００７０】請求項１３記載の発明によれば、比較値と
入力手段が基準クロックに同期して取り込んだ信号の値
とを比較する比較器を備えることから、複雑な比較演算
を制御用プロセッサが行う必要がなく、限られたクロッ
ク数で基準クロックに同期して、定めた制御を行うこと
ができる。
入力手段が基準クロックに同期して取り込んだ信号の値
とを比較する比較器を備えることから、複雑な比較演算
を制御用プロセッサが行う必要がなく、限られたクロッ
ク数で基準クロックに同期して、定めた制御を行うこと
ができる。
【００７１】請求項１４記載の発明によれば、入力手段
が基準クロックに同期して取り込んだ信号の値を演算し
てセットする前処理手段と、比較値と入力手段が基準ク
ロックに同期して取り込んだ信号の値とを比較する比較
器を備えることから、より複雑な比較演算を制御用プロ
セッサが行う必要がなく、限られたクロック数で基準ク
ロックに同期して、定めた制御を行うことができる。
が基準クロックに同期して取り込んだ信号の値を演算し
てセットする前処理手段と、比較値と入力手段が基準ク
ロックに同期して取り込んだ信号の値とを比較する比較
器を備えることから、より複雑な比較演算を制御用プロ
セッサが行う必要がなく、限られたクロック数で基準ク
ロックに同期して、定めた制御を行うことができる。
【００７２】請求項１５記載の発明によれば、入力手段
が基準クロックに同期して取り込んだ信号の値により、
制御用プロセッサへの割り込み先を変えることにより、
同期して確定した入力パターンにより割り込み先の制御
を選択できると共に、プログラムによる割り込み発生原
因特定作業を行うことなく容易に所定の制御に移行する
ことができ、プログラムの高速化を容易に実現すること
ができる。
が基準クロックに同期して取り込んだ信号の値により、
制御用プロセッサへの割り込み先を変えることにより、
同期して確定した入力パターンにより割り込み先の制御
を選択できると共に、プログラムによる割り込み発生原
因特定作業を行うことなく容易に所定の制御に移行する
ことができ、プログラムの高速化を容易に実現すること
ができる。
【図１】本発明に係わるプログラムロジック装置の第１
の実施の形態を示す構成図である。
の実施の形態を示す構成図である。
【図２】同クロック図である。
【図３】同要部フローチャートである。
【図４】同タイミング図である。
【図５】同第１の実施の形態の別の例を示す要部フロー
チャートである。
チャートである。
【図６】同第１の実施の形態の別の例を示すタイミング
図である。
図である。
【図７】本発明に係わるプログラムロジック装置の第２
の実施の形態を示す要部フローチャートである。
の実施の形態を示す要部フローチャートである。
【図８】本発明に係わるプログラムロジック装置の第３
の実施の形態を示す構成図である。
の実施の形態を示す構成図である。
【図９】同要部フローチャートである。
【図１０】本発明に係わるプログラムロジック装置の第
４の実施の形態を示す構成図である。
４の実施の形態を示す構成図である。
１０・・・・・・・・・プロセッサ ２０・・・・・・・・・ＰＩＯ ２１・・・・・・・・・ＰＩＯ方向レジスタ ２２・・・・・・・・・ＰＩＯ出力レジスタ ２３・・・・・・・・・ＰＩＯ入力レジスタ ２４・・・・・・・・・ＰＩＯピン ３０・・・・・・・・・比較器 ３１・・・・・・・・・条件設定レジスタ ３２・・・・・・・・・比較レジスタ ３３・・・・・・・・・条件フラグ ３５・・・・・・・・・条件割込先テーブル ＳＣＬＫ・・・・・・・基準クロック ＨＣＬＫ・・・・・・・高速クロック ＣＯＭＭＡＮＤ・・・・命令実行 ＩＮＰＵＴ・・・・・・ＰＩＯ入力 ＯＵＴＰＵＴ・・・・・ＰＩＯ出力
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｇ０６Ｆ 15/78 ５１０ Ｇ０５Ｂ 19/05 Ｌ
Claims (15)
- 【請求項１】基準クロックを逓倍した高速クロックによ
り動作する制御用プロセッサと、該制御用プロセッサに
信号情報を入力するための入力手段と、該制御用プロセ
ッサの信号情報を信号として出力するための出力手段と
を備え、該制御用プロセッサが該高速クロックにより複
数の処理を実行している間に、該基準クロックの１サイ
クル内に、該入力手段が該基準クロックに同期して取り
込んだ信号の値により制御を決定し、該制御により該出
力手段の値を変更することを特徴とするプログラムロジ
ック装置。 - 【請求項２】基準クロックを逓倍した高速クロックによ
り動作する制御用プロセッサと、該制御用プロセッサに
信号情報を入力するための入力手段と、該制御用プロセ
ッサの信号情報を信号として出力するための出力手段と
を備え、該制御用プロセッサが該高速クロックにより複
数の処理を実行している間に、該基準クロックの所定の
複数サイクル内に、該入力手段が該基準クロックに同期
して取り込んだ信号の値により制御を決定し、該制御に
より該出力手段の値を変更することを特徴とするプログ
ラムロジック装置。 - 【請求項３】前記基準クロックに同期して前記出力手段
の値を変更することを特徴とする請求項１又は請求項２
記載のプログラムロジック装置。 - 【請求項４】前記制御用プロセッサが前記基準クロック
に同期するための遅延機能を有し、該基準クロックの所
定の遷移を待って次の制御を行うことを特徴とする請求
項１〜請求項３記載のプログラムロジック装置。 - 【請求項５】前記入力手段が前記基準クロックに同期し
て取り込んだ信号の値により、前記制御用プロセッサの
制御を決定することを特徴とする請求項１〜請求項４記
載のプログラムロジック装置。 - 【請求項６】あらかじめ所定の比較値を記憶しておくた
めの比較値記憶手段と、該比較値と前記入力手段が前記
基準クロックに同期して取り込んだ信号の値とを比較す
る比較器とを有する比較手段を備え、該比較器の比較結
果により、前記制御用プロセッサの制御内容を決定する
ことを特徴とする請求項１〜請求項５記載のプログラム
ロジック装置。 - 【請求項７】あらかじめ所定の比較値を記憶しておくた
めの比較値記憶手段と、前記入力手段が前記基準クロッ
クに同期して取り込んだ信号の値を演算してセットする
前処理手段と、該比較値と該前処理手段がセットした値
とを比較する比較器とを有する比較手段を備え、該比較
器の比較結果により、前記制御用プロセッサの制御内容
を決定することを特徴とする請求項１〜請求項５記載の
プログラムロジック装置。 - 【請求項８】前記入力手段が前記基準クロックに同期し
て取り込んだ信号の値が所定の値になるまで待って、該
所定の値により定めた制御を行うことを特徴とする請求
項１〜請求項４記載のプログラムロジック装置。 - 【請求項９】前記基準クロックのサイクル数が待ち状態
以降所定個数以上に達したことにより待ち状態を解除す
ることを特徴とする請求項８記載のプログラムロジック
装置。 - 【請求項１０】前記制御用プロセッサが自らの制御で待
ち状態を解除することを特徴とする請求項８記載のプロ
グラムロジック装置。 - 【請求項１１】前記入力手段が取り込んだ信号の値が所
定の値になったことにより待ち状態を解除することを特
徴とする請求項８記載のプログラムロジック装置。 - 【請求項１２】前記入力手段が前記基準クロックに同期
して取り込んだ信号の値により、前記制御用プロセッサ
に対し、該基準クロックに同期した割り込みを発生する
ことを特徴とする請求項１〜請求項４記載のプログラム
ロジック装置。 - 【請求項１３】あらかじめ所定の比較値を記憶しておく
ための比較値記憶手段と、該比較値と前記入力手段が前
記基準クロックに同期して取り込んだ信号の値とを比較
する比較器とを有する比較手段を備え、該比較器の比較
結果により、前記制御用プロセッサに対し、該基準クロ
ックに同期した割り込みを発生することを特徴とする請
求項１〜請求項４記載のプログラムロジック装置。 - 【請求項１４】あらかじめ所定の比較値を記憶しておく
ための比較値記憶手段と、前記入力手段が前記基準クロ
ックに同期して取り込んだ信号の値を演算してセットす
る前処理手段と、該比較値と該前処理手段がセットした
値とを比較する比較器とを有する比較手段を備え、該比
較器の比較結果により、前記制御用プロセッサに対し、
該基準クロックに同期した割り込みを発生することを特
徴とする請求項１〜請求項４記載のプログラムロジック
装置。 - 【請求項１５】前記比較器の比較結果により、前記制御
用プロセッサへの割り込み先を変えることを特徴とする
請求項１２〜請求項１４記載のプログラムロジック装
置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000202833A JP2002082813A (ja) | 2000-06-26 | 2000-07-04 | プログラムロジック装置 |
| EP01114645A EP1168123A1 (en) | 2000-06-26 | 2001-06-19 | Program logic device |
| US09/891,651 US7024577B2 (en) | 2000-06-26 | 2001-06-25 | Program logic device for synchronous operation with multiple clock signals |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000-191025 | 2000-06-26 | ||
| JP2000191025 | 2000-06-26 | ||
| JP2000202833A JP2002082813A (ja) | 2000-06-26 | 2000-07-04 | プログラムロジック装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002082813A true JP2002082813A (ja) | 2002-03-22 |
Family
ID=26594666
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000202833A Pending JP2002082813A (ja) | 2000-06-26 | 2000-07-04 | プログラムロジック装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US7024577B2 (ja) |
| EP (1) | EP1168123A1 (ja) |
| JP (1) | JP2002082813A (ja) |
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| KR100662873B1 (ko) * | 2006-01-03 | 2007-01-02 | 삼성전자주식회사 | 루프가속기 및 이를 포함하는 데이터 처리 시스템 |
| JP2008257549A (ja) * | 2007-04-06 | 2008-10-23 | Nec Electronics Corp | マイクロコンピュータの制御回路及び制御方法 |
| JP2010003041A (ja) * | 2008-06-19 | 2010-01-07 | Koyo Electronics Ind Co Ltd | プログラマブルコントローラシステム |
| JP2017085786A (ja) * | 2015-10-28 | 2017-05-18 | ファナック株式会社 | 低レイテンシと高スループットのデータ通信を両立するモータ制御装置 |
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| US4831573A (en) | 1987-03-06 | 1989-05-16 | Altera Corporation | Programmable integrated circuit micro-sequencer device |
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| US5448715A (en) * | 1992-07-29 | 1995-09-05 | Hewlett-Packard Company | Dual clock domain interface between CPU and memory bus |
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| JP3531225B2 (ja) | 1994-09-09 | 2004-05-24 | 富士通株式会社 | データ処理装置 |
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| DE69827589T2 (de) | 1997-12-17 | 2005-11-03 | Elixent Ltd. | Konfigurierbare Verarbeitungsanordnung und Verfahren zur Benutzung dieser Anordnung, um eine Zentraleinheit aufzubauen |
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-
2000
- 2000-07-04 JP JP2000202833A patent/JP2002082813A/ja active Pending
-
2001
- 2001-06-19 EP EP01114645A patent/EP1168123A1/en not_active Withdrawn
- 2001-06-25 US US09/891,651 patent/US7024577B2/en not_active Expired - Fee Related
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Also Published As
| Publication number | Publication date |
|---|---|
| EP1168123A1 (en) | 2002-01-02 |
| US7024577B2 (en) | 2006-04-04 |
| US20010054912A1 (en) | 2001-12-27 |
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|---|---|---|---|
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Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050705 |
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| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20060104 |