JP2008257549A - マイクロコンピュータの制御回路及び制御方法 - Google Patents

Abstract

【課題】複数の入力信号の組み合わせとその入力タイミングとに基づいて制御を行うことは困難であるという問題があった。
【解決手段】マイクロコンピュータの制御回路は、複数の入力信号をラッチするとともに、所定のタイミングで前記ラッチした値をクリアする入力保持部（保持回路５１−１〜５１−ｎ）と、前記ラッチした複数の値に基づいて、起動信号を生成する制御信号生成部（論理回路群５２）と、を備える。入力保持部は、入力信号が変化するタイミングでラッチする。
【選択図】図２

Description

本発明は、スタンバイ機能を有し、特に、スタンバイ時からの復帰を外部からの入力信号に起因する仕組みを有するマイクロコンピュータの制御回路及び制御方法に関する。

近年、自動車電装分野では、電子化が進み、車両には、多くの電子制御ユニットが搭載されている。また、高性能化も進み、電子制御ユニットにはマイクロコンピュータも搭載されている。従って、既存のバッテリでは、電力供給が賄いきれず、バッテリの短寿命化、メンテナンスの短期間化が懸念されており、当然ながら、バッテリの長寿命化及び電子制御ユニットの低消費電力化が重要となっている。特に、自動車ボディ制御分野の電子制御ユニットは、エンジン停止時においてもキーレス送信機からの信号受信や盗難防止システム等を動作させるため、動作を完全に停止させることができず、しかしながら、低消費電力を実現するため、マイクロコンピュータのスタンバイ機能を駆使し、低消費電力を実現する必要があった。

特許文献１に低消費電力を図ることを目的としたマイクロコンピュータのサンプリング回路が開示されている。図７に特許文献１に開示されている、サンプリング回路の構成例を示す。特許文献１では、具体的には、マイクロコンピュータの低消費電力モード（スタンバイモード）時に、動作可能なタイマを用いて一定時間を生成し、このタイマで生成される時間を元に外部端子状態のサンプリングを行う。図８に、特許文献１に開示されている、マイクロコンピュータ内部のタイマ構成及びサンプリング制御回路構成を示す。図８には、サンプリングを行う端子の有効レベルの設定、サンプリング時間を生成するタイマとサンプリング制御回路との接続が記載されている。図９に、特許文献１に開示されているタイミング・チャートを示す。図９では、外部端子状態のサンプリングにより、端子変化が有効の場合には、マイクロコンピュータを低消費電力モードから通常モードへ起動し、端子変化が無効の場合には、そのまま低消費電力モードを継続している。その結果、低消費電力が実現できる技術が記載されている。

また、特許文献２には、キーボードのいずれかが入力されると、待機状態を解除する技術が開示されている。さらに、特許文献３には、受信信号をレジスタに保存し、受信状態（受信エラー、複数の受信）に応じて、ＣＰＵ（Central Processing Unit）に割り込み信号を出すという技術が開示されている。
特開２０００−１９７２６４号公報（特許第３０８８４０２号公報） 特開昭６３−７０３６５号公報 特開平１１−２１２９０９号公報

しかしながら、特許文献１に開示された技術では、一定周期で、一定パルス幅のサンプリング出力信号に基づいて、マイクロコンピュータの処理を必要とする状態であるかを判断し、必要な場合に割り込みを発生してスタンバイ状態を解除するものであり、複数の信号の組み合わせと入力された信号のタイミングとに基づいて制御をしていなかった。

また、特許文献２の技術では、キー入力があった場合に、無条件に待機状態を解除してしまうため、複数の入力に基づいて制御を行うことができなかった。さらに、特許文献３の技術では、入力された信号をレジスタに保持しているものの、複数の信号の組み合わせと入力された信号のタイミングとに基づいて制御をしていなかった。

このように、複数の入力信号の組み合わせとその入力タイミングとに基づいて行う制御は、単にサンプリングする（信号をラッチする）タイミングを短縮するだけでは実現することができなかった。また、入力信号をサンプリングしたタイミングを指示して判定するための回路が必要となりオーバヘッドが発生していた。さらに、サンプリングのタイミングを短くした場合は消費電力の増加を招いていた。従って、複数の入力信号の組み合わせとその入力タイミングとに基づいて制御を行うことは困難であるという問題があった。

本発明に係るマイクロコンピュータの制御回路の一態様は、複数の入力信号をラッチするとともに、所定のタイミングで前記ラッチした値をクリアする入力保持部（例えば、図２の保持回路５１−１〜５１−ｎ）と、前記ラッチした複数の値に基づいて、起動信号を生成する制御信号生成部（例えば、図２の論理回路群５２）と、を備える。

また、本発明に係るマイクロコンピュータの制御方法の一態様は、複数の入力信号をラッチするとともに、クリア信号の入力に伴って前記ラッチした値をクリアし、前記クリア信号が入力するまでの間において、前記ラッチした複数の値に基づいて、起動信号を生成して出力する。

本発明に係るマイクロコンピュータの制御方法の別の一態様は、マイクロコンピュータをスタンバイ状態から起動状態へ制御する方法であって、複数の起動制御信号を入力する入力ステップと、前記入力された複数の起動制御信号が所定の周期内で入力されているかどうかを検出してマイクロコンピュータを起動させる起動ステップと、を備える。

本発明によれば、複数の入力信号の組み合わせとその入力タイミングとに基づいて制御を行うことが可能となる。

以下、本発明の実施形態について、図面を参照しながら説明する。説明の明確化のため、以下の記載及び図面は、適宜、省略、及び簡略化がなされている。各図面において同一の構成または機能を有する構成要素および相当部分には、同一の符号を付し、その説明は省略する。また、本明細書では、同じ構成要素が複数存在し、それぞれを区別する場合に、符号に接尾辞を付加して、複数の構成要素それぞれを区別するものとする。例えば、図２では、複数の保持回路５１−１〜５１−ｎを示している。図２を用いて説明する場合、保持回路５１は、複数の保持回路５１−１〜５１−ｎのいずれか一つまたは複数を示すものとし、保持回路５１−１（あるいは、５１−２のように接尾辞を付加した符号を用いる場合）は、複数の保持回路それぞれを区別して示すものとする。

（実施形態１）
図１は本発明に係るマイクロコンピュータと周辺回路の一例を示す構成図である。図１に示す通り、マイクロコンピュータ１は、サンプリング制御回路２を備える。実際には、マイクロコンピュータ１は、ＣＰＵ、ＲＯＭ（Read Only Memory）、ＲＡＭ（Random Access Memory）、サンプリング制御回路２、及び各種周辺回路で構成される。これら各ブロックのうち、サンプリング制御回路２が本発明の特徴部分を含む構成要素である。図１では、サンプリング制御回路２以外の構成要素を省略している。また、マイクロコンピュータ１は、周辺回路３と接続している。

サンプリング制御回路２は、タイマ４、サンプリング回路５、及びＩＮＴＣ（割り込み制御回路）６で構成される。
周辺回路３は、各種ＳＷ入力端子、ＳＷ出力端子、機能回路で構成される。
タイマ４は、スタンバイモードにおいても動作を継続できるタイマで構成される。また、カウントクロックもスタンバイモードにおいて停止しない回路から生成し、カウントを行う。
ＩＮＴＣ６は、割り込み制御回路ともいい、信号のエッジもしくはレベル検出を行う。また、スタンバイモードにおいても、その検出を行うことができる構成要素である。

図２は、実施形態１のサンプリング制御回路の一例を示す構成図である。図２は、サンプリング制御回路２における、タイマ４、サンプリング回路５、ＩＮＴＣ６の各構成及び接続の一例を示したものである。また、図１では、入力端子ＳＭＰ１〜ＳＭＰｎをマイクロコンピュータ１の境界に配置していたが、以降では説明を分かりやすくするため、サンプリング回路５の境界に配置して説明する。

タイマ４は、スタンバイモードにおいても動作を継続できるクロック発生回路４１で構成される。図２に示すタイマ４は、クロック発生回路４１、タイマ・カウンタ４２、及びコンペア・レジスタ４３を備える。また、タイマ・カウンタ４２もスタンバイモードにおいて停止しない回路から生成し、カウントを行う。タイマ・カウンタ４２は、カウントイネーブルフラグ、カウンタを備える。タイマ・カウンタ４２は、カウントイネーブルフラグがＯＮのときにカウント動作を行い、カウンタをカウントアップし、カウントイネーブルフラグがＯＦＦ、カウント動作を停止し、カウンタをクリアする。

サンプリング回路５は入力端子ＳＭＰ１〜ＳＭＰｎ、保持回路５１−１〜保持回路５１−ｎ（入力保持部）、論理回路群５２（制御信号生成部）、ＩＮＴＰ５１〜ＩＮＴＰ５ｎ出力端子、ＩＮＴＰ５ａ〜ＩＮＴＰ５ｘ出力端子から構成される。

ＳＭＰ１〜ＳＭＰｎ入力端子は、周辺回路３からの出力信号をマイクロコンピュータ１内部に伝達するための入力端子である。入力された信号はそのまま出力端子ＩＮＴＰ５１〜ＩＮＴＰ５ｎから出力信号としてＩＮＴＣ６へ出力されるか、保持回路５１−１〜保持回路５１−ｎを通じて、出力端子ＩＮＴＰ５ａ〜ＩＮＴＰ５ｎから出力信号として出力される。

保持回路５１−１〜５１−ｎは、入力端子ＳＭＰ１〜ＳＭＰｎから入力される各信号の値を保持する。保持回路５１は、例えば、ＲＳラッチを用いる。Ｓ（セット端子）に入力端子ＳＭＰ１〜ＳＭＰｎからの入力信号が入り、Ｒ（リセット端子）には、クリア信号が入る。
ＩＮＴＣ６は、割り込み制御回路ともいい、信号のエッジもしくはレベル検出を行う。また、スタンバイモードにおいても、その検出を行うことができる構成要素である。

図２に示すサンプリング制御回路２は、所定時間内（クリア信号が出力されるタイミング）に二以上の有効入力がない場合は、保持回路５１−１〜５１−ｎは、保持している値を初期化する。所定時間内に二以上の有効入力がある場合は、論理回路群５２からの出力（割り込み有効出力）を出力端子ＩＮＴＰ５ａ〜ＩＮＴＰ５ｘのいずれかから出力する。これにより、マイクロコンピュータ１を起動し、入力端子ＳＭＰ１〜ＳＭＰｎからの入力に基づいた処理を実行する。有効入力がいくつ以上ある場合に有効出力となるかは、論理回路群５２によって特定されることになる。

なお、図２において、入力端子ＳＭＰ１〜ＳＭＰｎから入力された各信号は、論理回路群５２を経由しないで出力端子ＩＮＴＰ５１〜ＩＮＴＰ５ｎを介してＩＮＴＣ６へ出力されている例を示している。しかしながらこれに限らず、論理回路群５２を経由してＩＮＴＣ６へ入力しても良い。図２及び図３、図５では、入力端子ＳＭＰ１〜ＳＭＰｎから入力される信号について、論理回路群５２を経由してＩＮＴ６へ出力される信号を、論理回路群５２を経由しないでＩＴＣ６へ出力される信号より太い矢印で示している。図３に具体的なサンプリング制御回路２の一例を示す。

図３は、実施形態１のサンプリング制御回路の具体例を示す構成図である。図３のサンプリング制御回路２ａは、タイマ４、サンプリング回路５ａ、ＩＮＴＣ６ａの接続を示している。サンプリング回路５ａは保持回路５１を４つ備え、論理回路群５２の具体的な一例を示している。

サンプリング回路５ａは入力端子ＳＭＰ１〜ＳＭＰ４、保持回路５１−１〜保持回路５１−４、ＡＮＤ（ＡＮＤ回路）５２０〜５２２、出力端子ＩＮＴＰ５１〜ＩＮＴＰ５４、出力端子ＩＮＴＰ５ａ〜ＩＮＴＰ５ｃから構成される。

保持回路５１−１〜５１−４は入力端子ＳＭＰ１〜ＳＭＰ４から入力された信号が示す値を保持する回路である。保持回路５１−１〜５１−４は、保持するタイミングを入力信号レベル変化とし、タイマ４のクリア信号で保持内容をクリアする。

ＡＮＤ５２０〜５２２は、図２の論理回路群５２の具体例である。ＡＮＤ５２０は保持回路５１−１と保持回路５１−２の信号を伝播する論理回路である。ＡＮＤ５２１は保持回路５１−３と保持回路５１−４の信号を伝播する論理回路である。ＡＮＤ５２２はＡＮＤ５２０とＡＮＤ５２１の信号を伝播する論理回路である。

図３に示すサンプリング制御回路２ａは、所定時間内（クリア信号が出力されるタイミング）に四つ以上の有効入力がない場合は、保持回路５１−１〜５１−４は、保持している値を初期化する。所定時間内に四つの有効入力がある場合は、ＡＮＤ５２２からの出力（割り込み有効出力）を出力端子ＩＮＴＰ５ｃから出力する。これにより、マイクロコンピュータ１を起動し、入力端子ＳＭＰ１〜ＳＭＰ４からの入力に基づいた処理を実行する。

図４は、図３に示すサンプリング制御回路の動作例を示すタイミング・チャートである。図４のタイミング・チャートでは、Ｈｉｇｈ＝有効で記載している。また、図４のタイミング・チャートではＩＮＴＰ５ｃの発生を有効とする動作を記載している。図３では、ＩＮＴＰ５１−５４、ＩＮＴＰ５ａ、ＩＮＴＰ５ｂから出力される信号は、ＩＮＴＣ６ａにおいてマスクされ、ＩＮＴＣ６ａは、それらの信号が発生しても無効とする設定を行っている。以下に、図４に示すタイミング・チャートに従ってサンプリング制御回路２の動作の説明を行う。なお、入力端子ＳＭＰ１、ＳＭＰ２、ＳＭＰ３、ＳＭＰ４それぞれから出力される信号をＩＮＴＰ１、ＩＮＴＰ２、ＩＮＴＰ３、ＩＮＴＰ４として説明する。

（１）スタンバイモードに移行すると、タイマ４のカウントが開始される。
（２）入力端子ＳＭＰ１に有効信号が入力され、保持回路５１−１に有効信号が発生したことを保持する。
（３）入力端子ＳＭＰ２及びＳＭＰ４に有効信号が入力され、保持回路５１−１及び保持回路５１−４に有効信号が発生したことを保持する。
（４）タイマ一致信号が発生し、保持回路５１−１及び保持回路５１−４に保持された有効信号がクリアされる。
（５）入力端子ＳＭＰ１に有効信号が入力され、保持回路５１−１に有効信号が発生したことを保持する。
（６）入力端子ＳＭＰ２に有効信号が入力され、保持回路５１−２に有効信号が発生したことを保持する。
（７）入力端子ＳＭＰ３に有効信号が入力され、保持回路５１−３に有効信号が発生したことを保持する。
（８）入力端子ＳＭＰ４に有効信号が入力され、保持回路５１−４に有効信号が発生したことを保持すると同時に出力端子ＩＮＴ５ｃから制御信号（起動信号）が発生し、スタンバイ状態を解除し、起動状態へ移行する。起動状態において、期待する通常動作を行う。また、タイマ４のカウントイネーブルフラグをＯＦＦにし、カウント動作を停止し、カウンタをクリアする。

（８）〜（９）起動処理を実施後、保持回路５１−１〜５１−４に保持された有効信号をクリアし、起動状態を終了（通常動作を終了）する。
（９）カウントイネーブルフラグをＯＮにしてタイマカウント動作をＯＮにし、カウント動作を開始して、スタンバイ状態へ移行する。
（１０）入力端子ＳＭＰ１に有効信号が入力され、保持回路５１−１に有効信号が発生したことを保持する。
（１１）入力端子ＳＭＰ３に有効信号が入力され、保持回路５１−３に有効信号が発生したことを保持する。
（１２）タイマ一致信号が発生し、保持回路５１−１及び保持回路５１−３に保持された有効信号がクリアされる。
（１３）入力端子ＳＭＰ１、ＳＭＰ２及びＳＭＰ３に有効信号が入力され、保持回路５１−１、保持回路５１−２及び保持回路５１−３に有効信号が発生したことを保持する。
以下（４）以降の動作もしくは（８）以降の動作を実行する。

図４に示すように、保持回路５１に入力保持があった箇所の処理のみを行うことにより、動作時間を短縮し、消費電力を低減させることができる。また、割り込み処理では複数の入力があった場合には多重割り込みとなり処理時間が長くなり、また、割り込み処理ではノイズによる起動も考えられ誤作動の原因になっていたがこれらを避けることができる。

図３のサンプリング制御回路２ａは、例えば、次に示すような自動車の制御に用いることができる。サンプリング回路５ａの入力として、入力端子ＳＭＰ１は、ドアロック解除信号、例えば、キーレスや直接キー押し込み等による信号を入力する。入力端子ＳＭＰ２は、ドア空き信号、例えば、ドアが開いたことを示す信号を入力する。入力端子ＳＭＰ３は、乗員検知信号、例えば、運転席に乗員が座ったかを示す信号を入力する。入力端子ＳＭＰ４は、キー押し込み信号、例えば、正規のキーによるキーシリンダへのキー押し込みを示す信号を入力する。これらの一連の動作が所定の時間内に実行された場合に、自動車のエンジンが始動するように制御することができる。

以上説明したように、本実施形態では、サンプリング回路５に保持回路５１及び論理回路群５２を設けた。サンプリング回路５は、スタンバイモード時の有効入力信号を保持する保持回路及び論理回路を組み合わせ、任意の時間以内に２つ以上の有効入力信号を認識した場合、スタンバイモードを解除するための有効信号を生成する。また、任意の時間以内に２つ以上の有効入力信号が入力されない場合、タイマの一致信号でクリアしている。これにより、任意の時間設定を長時間設定することができ、かつ、スタンバイモードを長時間継続することができる。従って、従来技術のサンプリング時間を生成するタイマのサンプリング時間を長くすることができないという問題を解決することができる。

（実施形態２）
実施形態２では、図２に示すサンプリング制御回路２の別の具体例を説明する。
図５は、実施形態２のサンプリング制御回路の具体例を示す構成図である。図５に示すサンプリング制御回路２ｂは、タイマ４、サンプリング回路５ｂ、ＩＮＴＣ６ｂの接続を示している。サンプリング回路５ｂは、図３の保持回路及び論理回路を縮小した基本構成である。

サンプリング回路５ｂは入力端子ＳＭＰ１〜ＳＭＰ２、保持回路５１−１〜保持回路５１−２、ＡＮＤ５２０、出力端子ＩＮＴＰ５１〜ＩＮＴＰ５２、出力端子ＩＮＴＰ５ａから構成される。各構成要素の機能は、図３と同様であるため説明を省略する。

図５に示すサンプリング制御回路２ｂは、所定時間内（クリア信号が出力されるタイミング）に二つ以上の有効入力がない場合は、保持回路５１−１、５１−２は、保持している値を初期化する。所定時間内に二つ以上の有効入力がある場合は、ＡＮＤ５２０からの出力（割り込み有効出力）を出力端子ＩＮＴＰ５ａから出力する。これにより、マイクロコンピュータ１を起動し、入力端子ＳＭＰ１、ＳＭＰ２からの入力に基づいた処理を実行する。

図６は、図５に示すサンプリング制御回路の動作例を示すタイミング・チャートである。なお、本タイミング・チャートでは、Ｈｉｇｈ＝有効で記載している。また、本タイミング・チャートではＩＮＴＰ５ａの発生を有効とする動作を記載している。図５では、ＮＴＰ５１、ＩＮＴＰ５２から出力される信号は、ＩＮＴＣ６ｂにおいてマスクされ、ＩＮＴＣ６ｂは、それらの信号が発生しても無効とする設定を行っている。

（１）スタンバイモードに移行すると、タイマ４のカウントが開始される。
（２）入力端子ＳＭＰ１に有効信号が入力され、保持回路５１−１に有効信号が発生したことを保持する。
（３）タイマ一致信号が発生し、保持回路５１−１に保持された有効信号がクリアされる。
（４）入力端子ＳＭＰ１に有効信号が入力され、保持回路５１−１に有効信号が発生したことを保持する。
（５）入力端子ＳＭＰ２に有効信号が入力され、保持回路５１−２に有効信号が発生したことを保持すると同時にＩＮＴ５ａが発生し、スタンバイ状態を解除し、起動状態へ移行する。起動状態において、期待する通常動作を行う。また、タイマ４のカウントイネーブルフラグをＯＦＦにし、カウント動作を停止し、カウンタをクリアする。

（５）〜（６）起動処理を実施後、保持回路５１−１、５１−２に保持された有効信号をクリアし、起動状態を終了（通常動作を終了）する。
（６）カウントイネーブルフラグをＯＮにしてタイマカウント動作をＯＮにし、カウント動作を開始して、スタンバイ状態へ移行する。
（７）入力端子ＳＭＰ１に有効信号が入力され、保持回路５１−１に有効信号が発生したことを保持する。
（８）タイマ一致信号が発生し、保持回路５１−１及び保持回路５１−２に保持された有効信号がクリアされる。
（９）入力端子ＳＭＰ２に有効信号が入力され、保持回路５１−２に有効信号が発生したことを保持する。
以下（３）以降の動作もしくは（８）以降の動作を実行する。

このように、本実施形態によれば、実施形態１同様、サンプリング時間を生成するタイマのサンプリング時間を長くすることができる。

以上のように、本発明に係る好適な実施形態によれば、サンプリング制御回路２は、外部周辺回路３からのサンプリングを行う入力端子ＳＭＰ１〜ＳＭＰｎを保持する保持回路と保持した保持値を論理演算する論理回路とを設けた。また、サンプリング時間を設定するために、保持回路が保持する保持値をクリアすることによってサンプリング時間を生成するようにした。これらの手段により、サンプリング時間（上記各実施形態では保持回路のクリア信号）を生成するタイマのカウントクロックを低周期（高周波）に設定できる。

これにより、サンプリング時間を長くすることができることによって、消費電力を低減することができる。それとともに、非サンプリング時間に発生した外部周辺回路３からの有信号入力を捉えることができる。また、サンプリングタイミングを生成するタイマのカウントクロックを高周期（低周波数）に設定できることによって、消費電力を低減することができる。さらに、有効信号が発生した後の処理は論理回路を通過した信号のため、起動した後の処理内容を簡素化することができる。また、起動した後の処理内容を簡素化できることにより、処理実行時間を短縮することができ、消費電力を低減することができる。

また、本発明の好適な実施形態によれば、消費電力の低減機能を有するマイクロコンピュータにおいて、サンプリング制御回路内に入力保持回路を有し、低消費電力モード（スタンバイモード）時に入力されたサンプリング信号を保持することができる。また、サンプリング制御回路内に論理回路を有し、有効サンプリング信号を制御することができる。さらに、サンプリング制御回路と低消費電力モード（スタンバイモード）時でも動作可能なタイマを有し、タイマによって生成される一定時間間隔信号でサンプリング制御回路に保持された有効入力をクリアすることができる。

なお、本発明は上記に示す実施形態に限定されるものではない。本発明の範囲において、上記実施形態の各要素を、当業者であれば容易に考えうる内容に変更、追加、変換することが可能である。

本発明に係るマイクロコンピュータと周辺回路の一例を示す構成図である 実施形態１のサンプリング制御回路の一例を示す構成図である。 実施形態１のサンプリング制御回路の具体例を示す構成図である。 図３に示すサンプリング制御回路の動作例を示すタイミング・チャートである。 実施形態２のサンプリング制御回路の具体例を示す構成図である。 図５に示すサンプリング制御回路の動作例を示すタイミング・チャートである。 特許文献１に開示されている、サンプリング回路の構成例を示す図である。 特許文献１に開示されている、マイクロコンピュータ内部のタイマ構成及びサンプリング制御回路構成を示す図である 特許文献１に開示されているタイミング・チャートである。

符号の説明

１ マイクロコンピュータ
２、２ａ、２ｂ サンプリング制御回路
３ 周辺回路
４ タイマ
５、５ａ、５ｂ サンプリング回路
６、６ａ、６ｂ ＩＮＴＣ（割り込み制御回路）
４１ クロック発生回路
４２ タイマ・カウンタ
４３ コンペア・レジスタ
５１−１〜５１−ｎ 保持回路
５２ 論理回路群
５２０〜５２２ ＡＮＤ（ＡＮＤ回路）
ＳＭＰ１〜ＳＭＰｎ、ＩＮＴＰ６１〜ＩＮＴＰ６ｎ、ＩＮＴＰ６ａ〜ＩＮＴＰ６ｘ 入力端子、
ＩＮＴＰ５１〜ＩＮＴＰ５ｎ、ＩＮＴＰ５ａ〜ＩＮＴＰ５ｘ 出力端子

Claims (6)

1. 複数の入力信号をラッチするとともに、所定のタイミングで前記ラッチした値をクリアする入力保持部と、
   前記ラッチした複数の値に基づいて、起動信号を生成する制御信号生成部と、を備えるマイクロコンピュータの制御回路。
2. 前記入力保持部は、前記複数の入力信号それぞれについて、値が変化したタイミングでラッチし、前記クリア信号が入力されるまで保持することを特徴とする請求項１記載のマイクロコンピュータの制御回路。
3. 前記制御信号生成部は、前記ラッチした複数の値のうち少なくとも二つの値の組み合わせで前記起動信号を生成することを特徴とする請求項１記載のマイクロコンピュータの制御回路。
4. 所定の周期でクリア信号を生成するタイマ回路を更に備え、
   前記入力保持部は、前記クリア信号に基づいて前記ラッチした値をクリアすることを特徴とする請求項１記載のマイクロコンピュータの制御回路。
5. 複数の入力信号をラッチするとともに、クリア信号の入力に伴って前記ラッチした値をクリアし、
   前記クリア信号が入力するまでの間において、前記ラッチした複数の値に基づいて、起動信号を生成して出力するマイクロコンピュータの制御方法。
6. マイクロコンピュータをスタンバイ状態から起動状態へ制御する制御方法であって、
   複数の起動制御信号を入力する入力ステップと、
   前記入力された複数の起動制御信号が所定の周期内で入力されているかどうかを検出してマイクロコンピュータを起動させる起動ステップと、を備える制御方法。

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