CN117492547A - 一种芯片中模块复位状态确定方法、装置、系统和介质 - Google Patents

Abstract

本申请提供一种芯片中模块复位状态确定方法、装置、系统和介质，生成第一时钟信号和第一复位信号发送给被复位模块；生成第二时钟信号和第二复位信号发送给模拟同步复位模块；模拟同步复位模块的时钟域释放周期大于或等于被复位模块的时钟域释放周期；当检测到被复位模块的寄存器被写入解复位信号时，控制模拟同步复位模块的寄存器进行同步写入；对模拟同步复位模块的寄存器进行预设逻辑运算，当检测到预设逻辑运算的结果与预设结果一致时，则认为被复位模块解复位成功。设置模拟同步复位模块模拟被复位模块的解复位情况，根据对模拟同步复位模块的逻辑运算即可准确快速的判断得到被复位模块的解复位结果，提高效率和便捷性，增强用户使用体验。

Description

一种芯片中模块复位状态确定方法、装置、系统和介质

技术领域

本申请涉及集成电路技术领域，特别涉及一种芯片中模块复位状态确定方法、装置、系统和介质。

背景技术

在SoC(Systemon Chip，片上系统)芯片中，有统一的时钟复位产生模块，用来生成多个时钟和复位信号，分别输出给芯片的不同模块使用，当模块收到自己的时钟和复位信号后，模块内部使用工作时钟将对应的复位信号同步释放后作为最终使用的复位信号。

在相关技术中，芯片中的模块复位可以由寄存器控制。一种方法是向对应模块复位寄存器写入1，该寄存器自清零，模块自动完成复位解复位过程。另一种方法是向对应模块复位寄存器写1后，模块进入复位态，写0后，模块就开始解复位。

通常CPU(中央处理器，Central Processing Unit)判断模块解复位完成的方法是CPU用主频时钟计时等待一定的时间，然后读取相关模块对应的工作状态寄存器，确认模块解复位是否完成。针对不同的模块，CPU用主频时钟计时等待的时间不同。

然而，当模块工作时钟频率有变化时，CPU计时等待的时间就要对应调整。当芯片中集成有多时钟工作的模块时，这个时间计算起来就更繁琐，需要按最慢的时钟解除复位完成后，才能认为模块已经最终完成解复位。

即当模块工作在不同时钟频率时，CPU计时等待的时间要随时钟的不同进行频繁调整，用户使用上比较繁琐。

发明内容

有鉴于此，提供该发明内容部分以便以简要的形式介绍构思，这些构思将在后面的具体实施方式部分被详细描述。该发明内容部分并不旨在标识要求保护的技术方案的关键特征或必要特征，也不旨在用于限制所要求的保护的技术方案的范围。

本申请的目的在于提供一种芯片中模块复位状态确定方法、装置、系统和介质，可以提高芯片中模块复位状态确定的效率和便捷性，增强用户的使用体验。

为实现上述目的，本申请有如下技术方案：

第一方面，本申请实施例提供了一种芯片中模块复位状态确定方法，包括：

控制时钟复位产生模块生成芯片被复位模块的第一时钟信号和第一复位信号，并发送给所述被复位模块；

控制所述时钟复位产生模块生成模拟同步复位模块的第二时钟信号和第二复位信号，并发送给所述模拟同步复位模块；所述模拟同步复位模块的时钟域释放周期大于或等于所述被复位模块的时钟域释放周期；

当检测到所述被复位模块的寄存器被写入解复位信号时，控制所述模拟同步复位模块的寄存器进行同步写入；

对所述模拟同步复位模块的寄存器进行预设逻辑运算，当检测到所述预设逻辑运算的结果与预设结果一致时，则认为所述被复位模块解复位成功。

在一种可能的实现方式中，在所述对所述模拟同步复位模块的寄存器进行预设逻辑运算之后，所述当检测到所述预设逻辑运算的结果与预设结果一致时之前，还包括：

将所述预设逻辑运算的结果存储在时钟复位寄存器模块；

从所述时钟复位寄存器模块中调用所述预设逻辑运算的结果与所述预设结果进行比对。

在一种可能的实现方式中，还包括：

当定时从所述时钟复位寄存器模块中调用所述预设逻辑运算的结果与所述预设结果比对不一致时，则认为所述被复位模块解复位未成功。

在一种可能的实现方式中，所述被复位模块包括控制局域网模块，所述控制局域网模块的时钟域包括总线时钟域和工作时钟域。

第二方面，本申请实施例提供了一种芯片中模块复位状态确定装置，包括：

第一控制单元，用于控制时钟复位产生模块生成芯片被复位模块的第一时钟信号和第一复位信号，并发送给所述被复位模块；

第二控制单元，用于控制所述时钟复位产生模块生成模拟同步复位模块的第二时钟信号和第二复位信号，并发送给所述模拟同步复位模块；所述模拟同步复位模块的时钟域释放周期大于或等于所述被复位模块的时钟域释放周期；

第三控制单元，用于当检测到所述被复位模块的寄存器被写入解复位信号时，控制所述模拟同步复位模块的寄存器进行同步写入；

第一判定单元，用于对所述模拟同步复位模块的寄存器进行预设逻辑运算，当检测到所述预设逻辑运算的结果与预设结果一致时，则认为所述被复位模块解复位成功。

在一种可能的实现方式中，还包括：

存储单元，用于将所述预设逻辑运算的结果存储在时钟复位寄存器模块；

调用单元，用于从所述时钟复位寄存器模块中调用所述预设逻辑运算的结果与所述预设结果进行比对。

在一种可能的实现方式中，还包括：

第二判定单元，用于当定时从所述时钟复位寄存器模块中调用所述预设逻辑运算的结果与所述预设结果比对不一致时，则认为所述被复位模块解复位未成功。

在一种可能的实现方式中，所述被复位模块包括控制局域网模块，所述控制局域网模块的时钟域包括总线时钟域和工作时钟域。

第三方面，本申请实施例提供了一种芯片中模块复位状态确定系统，包括：

存储器，用于存储计算机程序；

处理器，用于执行所述计算机程序时实现如上述所述芯片中模块复位状态确定方法的步骤。

第四方面，本申请实施例提供了一种计算机可读介质，所述计算机可读介质上存储有计算机程序，所述计算机程序被处理执行时实现如上述所述芯片中模块复位状态确定方法的步骤。

与现有技术相比，本申请实施例具有以下有益效果：

本申请实施例提供了一种芯片中模块复位状态确定方法、装置、系统和介质，该方法包括：控制时钟复位产生模块生成芯片被复位模块的第一时钟信号和第一复位信号，并发送给被复位模块；控制时钟复位产生模块生成模拟同步复位模块的第二时钟信号和第二复位信号，并发送给模拟同步复位模块；模拟同步复位模块的时钟域释放周期大于或等于被复位模块的时钟域释放周期；当检测到被复位模块的寄存器被写入解复位信号时，控制模拟同步复位模块的寄存器进行同步写入；对模拟同步复位模块的寄存器进行预设逻辑运算，当检测到预设逻辑运算的结果与预设结果一致时，则认为被复位模块解复位成功。本申请通过设置模拟同步复位模块来模拟同步被复位模块的复位和解复位情况，根据对模拟同步复位模块的逻辑运算即可准确快速的判断得到被复位模块的解复位结果，提高了芯片中模块复位状态确定的效率和便捷性，增强了用户的使用体验。

附图说明

为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它的附图。

结合附图并参考以下具体实施方式，本公开各实施例的上述和其他特征、优点及方面将变得更加明显。贯穿附图中，相同或相似的附图标记表示相同或相似的元素。应当理解附图是示意性的，原件和元素不一定按照比例绘制。

图1示出了本申请实施例提供的一种芯片中模块复位状态确定方法的流程图；

图2示出了本申请实施例提供的一种芯片中模块复位状态确定方法对应的各个模块结构的示意图；

图3示出了本申请实施例提供的又一种芯片中模块复位状态确定方法对应的各个模块结构的示意图；

图4示出了本申请实施例提供的一种芯片中模块复位状态确定装置的示意图。

具体实施方式

为使本申请的上述目的、特征和优点能够更加明显易懂，下面结合附图对本申请的具体实施方式做详细的说明。

在下面的描述中阐述了很多具体细节以便于充分理解本申请，但是本申请还可以采用其它不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本申请内涵的情况下做类似推广，因此本申请不受下面公开的具体实施例的限制。

正如背景技术中的描述，经申请人研究发现，在SoC(System on Chip，片上系统)芯片中，有统一的时钟复位产生模块，用来生成多个时钟和复位信号，分别输出给芯片的不同模块使用，当模块收到自己的时钟和复位信号后，模块内部使用工作时钟将对应的复位信号同步释放后作为最终使用的复位信号。

在相关技术中，芯片中的模块复位可以由寄存器控制。一种方法是向对应模块复位寄存器写入1，该寄存器自清零，模块自动完成复位解复位过程。另一种方法是向对应模块复位寄存器写1后，模块进入复位态，写0后，模块就开始解复位。

通常CPU(中央处理器，Central Processing Unit)判断模块解复位完成的方法是CPU用主频时钟计时等待一定的时间，然后读取相关模块对应的工作状态寄存器，确认模块解复位是否完成。针对不同的模块，CPU用主频时钟计时等待的时间不同。

然而，当模块工作时钟频率有变化时，CPU计时等待的时间就要对应调整。当芯片中集成有多时钟工作的模块时，这个时间计算起来就更繁琐，需要按最慢的时钟解除复位完成后，才能认为模块已经最终完成解复位。

即当模块工作在不同时钟频率时，CPU计时等待的时间要随时钟的不同进行频繁调整，用户使用上比较繁琐。

为了解决以上技术问题，本申请实施例提供了一种芯片中模块复位状态确定方法、装置、系统和介质，该方法包括：控制时钟复位产生模块生成芯片被复位模块的第一时钟信号和第一复位信号，并发送给被复位模块；控制时钟复位产生模块生成模拟同步复位模块的第二时钟信号和第二复位信号，并发送给模拟同步复位模块；模拟同步复位模块的时钟域释放周期大于或等于被复位模块的时钟域释放周期；当检测到被复位模块的寄存器被写入解复位信号时，控制模拟同步复位模块的寄存器进行同步写入；对模拟同步复位模块的寄存器进行预设逻辑运算，当检测到预设逻辑运算的结果与预设结果一致时，则认为被复位模块解复位成功。本申请通过设置模拟同步复位模块来模拟同步被复位模块的复位和解复位情况，根据对模拟同步复位模块的逻辑运算即可准确快速的判断得到被复位模块的解复位结果，提高了芯片中模块复位状态确定的效率和便捷性，增强了用户的使用体验。

示例性方法

参见图1所示，为本申请实施例提供的一种芯片中模块复位状态确定方法的流程图，包括：

S101：控制时钟复位产生模块生成芯片被复位模块的第一时钟信号和第一复位信号，并发送给所述被复位模块。

S102：控制所述时钟复位产生模块生成模拟同步复位模块的第二时钟信号和第二复位信号，并发送给所述模拟同步复位模块；所述模拟同步复位模块的时钟域释放周期大于或等于所述被复位模块的时钟域释放周期。

在本申请实施例中，参见图2所示，为本申请实施例提供的一种芯片中模块复位状态确定方法对应的各个模块结构的示意图。

具体的，本申请实施例可以通过CPU实现对各个结构的控制，即CPU可以与时钟复位管理模块连接，以实现对各个结构的控制。可选的，也可以直接由时钟复位管理模块实现对各个结构的控制。

本申请实施例提供的时钟复位管理模块可以包括时钟复位产生模块，为了实现被复位模块和模拟同步复位模块(即图2中的复位状态处理模块)之间的状态同步，发送给被复位模块的第一时钟信号和发送给模拟同步复位模块的第二时钟信号可以相同，发送给被复位模块的第一复位信号和发送给模拟同步复位模块的第二复位信号可以相同。

举例来说，参见图2所示，时钟复位产生模块既可以产生复位，也可以产生时钟，第一时钟信号和第二时钟信号都可以包括CLK_A、CLK_B和CLK_C，第一复位信号和第二复位信号都可以包括RST_M。同步发送到被复位模块M，以及复位状态处理模块中的复位同步释放模块A、B和C。

此外，在本申请实施例中，为了保证模拟同步复位模块可以有效同步模拟被复位模块的解复位状态，可以设置模拟同步复位模块的时钟域释放周期大于或等于被复位模块的时钟域释放周期。

举例来说，若被复位模块的时钟域释放周期为两个周期，那么可以设置模拟同步复位模块的时钟域释放周期为三个周期，从而保证当被复位模块解复位完成后模拟同步复位模块才解复位，在检测到模拟同步复位模块解复位的时候，被复位模块必然已经完成了解复位，可以实现利用模拟同步复位模块对被复位模块状态的准确检测。

S103：当检测到所述被复位模块的寄存器被写入解复位信号时，控制所述模拟同步复位模块的寄存器进行同步写入；

S104：对所述模拟同步复位模块的寄存器进行预设逻辑运算，当检测到所述预设逻辑运算的结果与预设结果一致时，则认为所述被复位模块解复位成功。

在本申请实施例中，参见图3所示，为本申请实施例提供的又一种芯片中模块复位状态确定方法对应的各个模块结构的示意图。

可选的，本申请实施例提供的被复位模块可以包括控制局域网模块(controllerarea network，控制局域网)，控制局域网模块的时钟域可以包括总线时钟域(PeripheralBus Clock，PCLK))和工作时钟域(Work Clock，WCLK)。

即对于控制局域网模块，有两个工作时钟，工作时钟域的频率可以为20MHz或40MHz，具体可以根据使用场景可配置，控制局域网模块内部将输入复位信号分别用两个时钟做了2个周期的同步释放。

举例来说，当写控制局域网模块复位寄存器为1时，控制局域网模块立刻进入复位态，当写控制局域网模块复位寄存器为0时，控制局域网模块解复位。即可以将1作为被复位模块的复位信号，0作为被复位模块的解复位信号。

由于控制局域网模块有两个时钟，总线时钟域和工作时钟域，这两个时钟的频率关系不确定，不确定复位信号最终释放是在哪个时钟最晚，控制局域网模块解复位完成的时刻不确定。

通常情况下，在传统的方法中，CPU需要确定总线时钟域和工作时钟域哪个时钟频率更低，然后用更低的频率计算出控制局域网模块内部同步释放了几个周期，CPU用主时钟计时等待对应的时间后，结合读取控制局域网模块内部相关寄存器进一步判定，从而判断控制局域网模块是否已经解复位完成。从而导致CPU计时等待的时间需要根据模块时钟频率的不同频繁调整，用户使用上比较繁琐。

因此，在本申请实施例中，为了实现模拟同步复位模块能够同步模拟被复位模块的状态，可以当检测到被复位模块的寄存器被写入解复位信号时，控制模拟同步复位模块的寄存器进行同步写入。

举例来说，参见图3所示，当对CAN模块中的PCLK写入解复位信号0时，也对复位状态处理模块中的PCLK写入解复位信号0，要完成对CAN模块的全部解复位，还需要对CAN模块中的WCLK写入解复位信号0，同步对复位状态处理模块中的WCLK写入解复位信号0。

然后，本申请实施例可以对模拟同步复位模块的寄存器进行预设逻辑运算。即在本申请实施例中，参见图2所示，可以对复位同步释放模块A对应的寄存器、复位同步释放模块B对应的寄存器和复位同步释放模块C对应的寄存器进行逻辑或运算，参见图3所示，可以对复位同步释放模块PCLK域对应的寄存器和复位同步释放模块WCLK域对应的寄存器进行逻辑或运算。

举例来说，以解复位信号为0为例，只有当所有时钟域全部置0后，才认为整个被复位模块解复位成功，若任意一个时钟域未解复位，则其状态为1，经过或运算后，0和1经过或运算后仍为1，因此，只有当当所有时钟域全部置0后的或运算结果才为0，认为整个被复位模块解复位成功。即此时，可以设置预设结果为0，认为被复位模块解复位成功。

即在本申请实施例中，通过设置模拟同步复位模块来模拟同步被复位模块的复位和解复位情况，根据对模拟同步复位模块的逻辑运算即可准确快速的判断得到被复位模块的解复位结果，提高了芯片中模块复位状态确定的效率和便捷性，增强了用户的使用体验。

在一种可能的实现方式中，本申请实施例提供的方法在对模拟同步复位模块的寄存器进行预设逻辑运算之后，当检测到预设逻辑运算的结果与预设结果一致时之前，还可以包括：

将预设逻辑运算的结果存储在时钟复位寄存器模块，从时钟复位寄存器模块中调用预设逻辑运算的结果与预设结果进行比对。

即在本申请实施例中，参见图2和图3所示，本申请实施例提供的时钟复位管理模块中还可以包括时钟复位寄存器模块，时钟复位寄存器模块可以与CPU连接，CPU可以通过总线读取时钟复位寄存器模块中存储的预设逻辑运算的结果。

本申请实施例将预设逻辑运算的结果存储在时钟复位寄存器模块，方便后续的及时调用，可以直接从时钟复位寄存器模块中调用预设逻辑运算的结果与预设结果进行比对，可以提高比对效率。

在一种可能的实现方式中，本申请实施例提供的方法还可以包括：

当定时从时钟复位寄存器模块中调用预设逻辑运算的结果与预设结果比对不一致时，则认为被复位模块解复位未成功。

具体的，本申请实施例可以采取CPU定时轮询的方式，通过总线从时钟复位寄存器模块中读取预设逻辑运算的结果，若CPU轮询到预设逻辑运算的结果与预设结果比对不一致，则认为被复位模块解复位未成功。

举例来说，若存储在时钟复位寄存器模块中的预设逻辑运算的结果为1时，然而预设结果为0，则此时认为被复位模块解复位未成功。

同时，本申请实施例采取定时轮询的方式进行获取运算结果进行比对，无需如传统的方法中对CPU及时等待时间进行频繁调整，提高了芯片中模块复位状态确定的效率和便捷性，增强了用户的使用体验。

本申请实施例提供了一种芯片中模块复位状态确定方法，该方法包括：控制时钟复位产生模块生成芯片被复位模块的第一时钟信号和第一复位信号，并发送给被复位模块；控制时钟复位产生模块生成模拟同步复位模块的第二时钟信号和第二复位信号，并发送给模拟同步复位模块；模拟同步复位模块的时钟域释放周期大于或等于被复位模块的时钟域释放周期；当检测到被复位模块的寄存器被写入解复位信号时，控制模拟同步复位模块的寄存器进行同步写入；对模拟同步复位模块的寄存器进行预设逻辑运算，当检测到预设逻辑运算的结果与预设结果一致时，则认为被复位模块解复位成功。本申请通过设置模拟同步复位模块来模拟同步被复位模块的复位和解复位情况，根据对模拟同步复位模块的逻辑运算即可准确快速的判断得到被复位模块的解复位结果，提高了芯片中模块复位状态确定的效率和便捷性，增强了用户的使用体验。

示例性装置

参见图4所示，为本申请实施例提供的一种芯片中模块复位状态确定装置的示意图，包括：

第一控制单元201，用于控制时钟复位产生模块生成芯片被复位模块的第一时钟信号和第一复位信号，并发送给所述被复位模块；

第二控制单元202，用于控制所述时钟复位产生模块生成模拟同步复位模块的第二时钟信号和第二复位信号，并发送给所述模拟同步复位模块；所述模拟同步复位模块的时钟域释放周期大于或等于所述被复位模块的时钟域释放周期；

第三控制单元203，用于当检测到所述被复位模块的寄存器被写入解复位信号时，控制所述模拟同步复位模块的寄存器进行同步写入；

第一判定单元204，用于对所述模拟同步复位模块的寄存器进行预设逻辑运算，当检测到所述预设逻辑运算的结果与预设结果一致时，则认为所述被复位模块解复位成功。

在一种可能的实现方式中，还包括：

存储单元，用于将所述预设逻辑运算的结果存储在时钟复位寄存器模块；

调用单元，用于从所述时钟复位寄存器模块中调用所述预设逻辑运算的结果与所述预设结果进行比对。

在一种可能的实现方式中，还包括：

第二判定单元，用于当定时从所述时钟复位寄存器模块中调用所述预设逻辑运算的结果与所述预设结果比对不一致时，则认为所述被复位模块解复位未成功。

在一种可能的实现方式中，所述被复位模块包括控制局域网模块，所述控制局域网模块的时钟域包括总线时钟域和工作时钟域。

本申请实施例提供了一种芯片中模块复位状态确定装置，应用于该装置的方法包括：控制时钟复位产生模块生成芯片被复位模块的第一时钟信号和第一复位信号，并发送给被复位模块；控制时钟复位产生模块生成模拟同步复位模块的第二时钟信号和第二复位信号，并发送给模拟同步复位模块；模拟同步复位模块的时钟域释放周期大于或等于被复位模块的时钟域释放周期；当检测到被复位模块的寄存器被写入解复位信号时，控制模拟同步复位模块的寄存器进行同步写入；对模拟同步复位模块的寄存器进行预设逻辑运算，当检测到预设逻辑运算的结果与预设结果一致时，则认为被复位模块解复位成功。本申请通过设置模拟同步复位模块来模拟同步被复位模块的复位和解复位情况，根据对模拟同步复位模块的逻辑运算即可准确快速的判断得到被复位模块的解复位结果，提高了芯片中模块复位状态确定的效率和便捷性，增强了用户的使用体验。

在上述实施例的基础上，本申请实施例提供了一种芯片中模块复位状态确定系统，包括：

存储器，用于存储计算机程序；

处理器，用于执行所述计算机程序时实现如上述芯片中模块复位状态确定方法的步骤。

在上述实施例的基础上，本申请实施例还提供了一种计算机可读介质，所述计算机可读介质上存储有计算机程序，所述计算机程序被处理执行时实现如上述芯片中模块复位状态确定方法的步骤。

需要说明的是，本公开上述的计算机可读介质可以是计算机可读信号介质或者计算机可读存储介质或者是上述两者的任意组合。计算机可读存储介质例如可以是——但不限于——电、磁、光、电磁、红外线、或半导体的系统、装置或器件，或者任意以上的组合。计算机可读存储介质的更具体的例子可以包括但不限于：具有一个或多个导线的电连接、便携式计算机磁盘、硬盘、随机访问存储器(RAM)、只读存储器(ROM)、可擦式可编程只读存储器(EPROM或闪存)、光纤、便携式紧凑磁盘只读存储器(CD-ROM)、光存储器件、磁存储器件、或者上述的任意合适的组合。在本公开中，计算机可读存储介质可以是任何包含或存储程序的有形介质，该程序可以被指令执行系统、装置或者器件使用或者与其结合使用。而在本公开中，计算机可读信号介质可以包括在基带中或者作为载波一部分传播的数据信号，其中承载了计算机可读的程序代码。这种传播的数据信号可以采用多种形式，包括但不限于电磁信号、光信号或上述的任意合适的组合。计算机可读信号介质还可以是计算机可读存储介质以外的任何计算机可读介质，该计算机可读信号介质可以发送、传播或者传输用于由指令执行系统、装置或者器件使用或者与其结合使用的程序。计算机可读介质上包含的程序代码可以用任何适当的介质传输，包括但不限于：电线、光缆、RF(射频)等等，或者上述的任意合适的组合。

上述计算机可读介质可以是上述系统中所包含的；也可以是单独存在，而未装配入该系统中。

特别地，根据本公开的实施例，上文参考流程图描述的过程可以被实现为计算机软件程序。例如，本公开的实施例包括一种计算机程序产品，其包括承载在非暂态计算机可读介质上的计算机程序，该计算机程序包含用于执行流程图所示的方法的程序代码。

本说明书中的各个实施例均采用递进的方式描述，各个实施例之间相同相似的部分互相参见即可，每个实施例重点说明的都是与其它实施例的不同之处。尤其，对于装置实施例而言，由于其基本相似于方法实施例，所以描述得比较简单，相关之处参见方法实施例的部分说明即可。

以上所述仅是本申请的优选实施方式，虽然本申请已以较佳实施例披露如上，然而并非用以限定本申请。任何熟悉本领域的技术人员，在不脱离本申请技术方案范围情况下，都可利用上述揭示的方法和技术内容对本申请技术方案做出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本申请技术方案的内容，依据本申请的技术实质对以上实施例所做的任何的简单修改、等同变化及修饰，均仍属于本申请技术方案保护的范围内。

Claims (10)

1.一种芯片中模块复位状态确定方法，其特征在于，包括：

控制时钟复位产生模块生成芯片被复位模块的第一时钟信号和第一复位信号，并发送给所述被复位模块；

控制所述时钟复位产生模块生成模拟同步复位模块的第二时钟信号和第二复位信号，并发送给所述模拟同步复位模块；所述模拟同步复位模块的时钟域释放周期大于或等于所述被复位模块的时钟域释放周期；

当检测到所述被复位模块的寄存器被写入解复位信号时，控制所述模拟同步复位模块的寄存器进行同步写入；

对所述模拟同步复位模块的寄存器进行预设逻辑运算，当检测到所述预设逻辑运算的结果与预设结果一致时，则认为所述被复位模块解复位成功。

2.根据权利要求1所述的方法，其特征在于，在所述对所述模拟同步复位模块的寄存器进行预设逻辑运算之后，所述当检测到所述预设逻辑运算的结果与预设结果一致时之前，还包括：

将所述预设逻辑运算的结果存储在时钟复位寄存器模块；

从所述时钟复位寄存器模块中调用所述预设逻辑运算的结果与所述预设结果进行比对。

3.根据权利要求2所述的方法，其特征在于，还包括：

当定时从所述时钟复位寄存器模块中调用所述预设逻辑运算的结果与所述预设结果比对不一致时，则认为所述被复位模块解复位未成功。

4.根据权利要求1所述的方法，其特征在于，所述被复位模块包括控制局域网模块，所述控制局域网模块的时钟域包括总线时钟域和工作时钟域。

5.一种芯片中模块复位状态确定装置，其特征在于，包括：

第一控制单元，用于控制时钟复位产生模块生成芯片被复位模块的第一时钟信号和第一复位信号，并发送给所述被复位模块；

第二控制单元，用于控制所述时钟复位产生模块生成模拟同步复位模块的第二时钟信号和第二复位信号，并发送给所述模拟同步复位模块；所述模拟同步复位模块的时钟域释放周期大于或等于所述被复位模块的时钟域释放周期；

第三控制单元，用于当检测到所述被复位模块的寄存器被写入解复位信号时，控制所述模拟同步复位模块的寄存器进行同步写入；

第一判定单元，用于对所述模拟同步复位模块的寄存器进行预设逻辑运算，当检测到所述预设逻辑运算的结果与预设结果一致时，则认为所述被复位模块解复位成功。

6.根据权利要求5所述的装置，其特征在于，还包括：

存储单元，用于将所述预设逻辑运算的结果存储在时钟复位寄存器模块；

调用单元，用于从所述时钟复位寄存器模块中调用所述预设逻辑运算的结果与所述预设结果进行比对。

7.根据权利要求6所述的装置，其特征在于，还包括：

第二判定单元，用于当定时从所述时钟复位寄存器模块中调用所述预设逻辑运算的结果与所述预设结果比对不一致时，则认为所述被复位模块解复位未成功。

8.根据权利要求5所述的装置，其特征在于，所述被复位模块包括控制局域网模块，所述控制局域网模块的时钟域包括总线时钟域和工作时钟域。

9.一种芯片中模块复位状态确定系统，其特征在于，包括：

存储器，用于存储计算机程序；

处理器，用于执行所述计算机程序时实现如权利要求1-4任意一项所述芯片中模块复位状态确定方法的步骤。

10.一种计算机可读介质，其特征在于，所述计算机可读介质上存储有计算机程序，所述计算机程序被处理执行时实现如权利要求1-4任意一项所述芯片中模块复位状态确定方法的步骤。