KR19980066705A - 노이즈 차단 기능을 갖는 리셋 회로 - Google Patents

Abstract

노이즈 차단 기능을 갖는 리셋 회로가 개시된다. 입력한 신호를 임의의 회로의 내부 상태를 초기화시키는 리셋 신호로서 출력하는 이 노이즈 차단 기능을 갖는 리셋 회로는, 입력한 신호와 반전상태인 분주 제어신호에 응답하여 기준 클럭을 입력하고, 소정 분주시간만큼 기준 클럭을 입력하면 소정수로 분주하는 분주수단, 입력한 신호와 분주기로부터 출력된 신호를 부정 논리곱하는 부정 논리곱, 부정 논리곱으로부터 출력된 신호를 반전시키는 인버터 및 인버터로부터 출력된 신호에 상응하는 신호를 리셋 신호로서 출력하는 래치를 구비하는 것을 특징으로 한다. 따라서, 본 발명에 의한 리셋 회로는 회로 설계의 초기 단계에 정의한 리셋 입력의 유효시간을 분주기에 따라 결정할 수 있으므로 입력 노이즈에 의한 오동작을 방지할 수 있고, RS 래치를 사용하여 플릭(flick)에 의한 오동작 가능성도 배제하는 효과가 있다.

Description

노이즈 차단 기능을 갖는 리셋 회로

본 발명은 리셋(Reset) 회로에 관한 것이며, 특히 노이즈 차단 기능을 갖는 리셋 회로에 관한 것이다.

일반적으로, 리셋 회로는 하드웨어적 또는 소프트웨어적인 입력을 받아 관련 회로의 내부 상태를 소정 상태로 초기화시키는 리셋 신호를 출력하는 회로이다. 더욱이, 문자형 액정 디스플레이(LCD:Liquid Crystal Display) 드라이버 및 컨트롤러 시스템에서 사용되는 리셋 회로는 사용자의 필요에 따라 임의의 순간에 강제적으로 회로의 내부 상태를 소정 상태로 초기화 시키도록 구성되어 있다.

이하, 종래의 리셋 회로의 구성 및 동작을 첨부한 도면들을 참조하여 다음과 같이 설명한다.

도 1은 종래의 리셋 회로의 블럭도로서, 버퍼(10)로 구성된다. 도 1에 도시된 바와 같이 버퍼(10)만을 이용하여 소정 입력신호를 일시 저장하고, 저장된 신호를 관련 회로의 리셋 신호로서 출력한다.

도 2의 (a) 및 도 2의 (b)는 도 1에 도시된 리셋 회로의 동작을 설명하기 위한 타이밍도들로서, 도 2의 (a)는 버퍼(10)로 입력되는 신호의 타이밍도이고, 도 2의 (b)는 버퍼(10)로부터 출력되는 신호의 타이밍도이다.

도 2의 (a)에 도시된 입력신호에서 펄스 R1은 일시적인 노이즈성 신호이고 펄스 R2는 실제 리셋 입력신호이다. 여기에서, 펄스 R1은 리셋 신호(RESET)로서 출력되지 말아야 한다. 그러나, 종래의 리셋 회로는 버퍼(10)만으로 구성되어 있기 때문에 도 2의 (b)에 도시된 바와 같이 노이즈성 신호인 펄스 R1을 걸러내지 못하고 그대로 출력한다.

즉, 종래의 LCD 컨트롤러에서 사용되던 리셋 회로는 리셋 입력으로서 들어오는 신호가 어느 정도의 짧은 입력 조건이더라도 리셋 신호로서 출력하여 관련 회로의 내부 상태를 리셋시키는 구성을 가졌다. 이러한 구성의 리셋 회로는 시스템의 외부에서 어느 정도의 길이를 가지는 노이즈에도 동작하게 되는 오동작의 소지가 있었다.

따라서, 종래의 리셋 회로는 사용자가 원하지 않는 순간에 내부 회로의 상태를 초기화시키고, 내부 회로에 에러를 제공하는 문제점이 있었다.

본 발명이 이루고자 하는 기술적 과제는, 사용자가 원하는 조건일 경우에 리셋 신호를 출력하는 노이즈 차단 기능을 갖는 리셋 회로를 제공하는데 있다.

도 1은 종래의 리셋 회로의 블럭도이다.

도 2의 (a) 및 도 2의 (b)는 도 1에 도시된 리셋 회로의 동작을 설명하기 위한 타이밍도들이다.

도 3은 본 발명에 따른 리셋 회로의 블럭도이다.

도 4의 (a) 내지 도 4의 (d)는 도 3에 도시된 회로 각 부의 타이밍도들이다.

상기 과제를 이루기 위하여, 입력한 신호를 임의의 회로의 내부 상태를 초기화시키는 리셋 신호로서 출력하는 본 발명에 의한 노이즈 차단 기능을 갖는 리셋 회로는, 입력한 신호와 반전상태인 분주 제어신호에 응답하여 기준 클럭을 입력하고, 소정 분주시간만큼 기준 클럭을 입력하면 소정수로 분주하는 분주수단, 입력한 신호와 분주기로부터 출력된 신호를 부정 논리곱하는 부정 논리곱, 부정 논리곱으로부터 출력된 신호를 반전시키는 인버터 및 인버터로부터 출력된 신호에 상응하는 신호를 리셋 신호로서 출력하는 래치로 구성되는 것이 바람직하다.

이하, 본 발명의 노이즈 차단 기능을 갖는 리셋 회로의 구성 및 동작을 첨부한 도면들을 참조하여 다음과 같이 설명한다.

도 3은 본 발명에 따른 리셋 회로의 블럭도로서, 분주기(20), 부정 논리곱(30), 인버터(40) 및 RS 래치(50)로 구성된다.

도 3에 도시된 분주기(20)는 내부 클럭(CLK)을 입력하고, 분주 제어신호(SETB)에 응답하여 내부 클럭(CLK)을 소정수로 분주한다. 여기에서, 분주 제어신호(SETB)는 입력단자 IN을 통해 입력된 신호의 반전된 신호로서, 초기에 하이상태로 설정된다. 만일, 입력단자 IN을 통해 하이레벨의 신호가 입력되면, 분주 제어신호(SETB)는 로우상태로 전이되어 분주기(20)를 구동시킨다. 이때 분주기(20)는 입력한 내부 클럭(CLK)이 소정 분주시간만큼 지속되면 내부 클럭(CLK)을 소정수로 분주하고, 소정 주기를 가지지 않으면 내부 클럭(CLK)을 분주하지 않는다.

부정 논리곱(30)은 분주기(20)로부터 출력된 신호와 입력단자 IN을 통해 입력한 신호를 부정 논리곱하고, 인버터(40)는 부정 논리곱(30)으로부터 출력된 신호를 반전시킨다. RS 래치(50)는 부정 논리곱(30) 및 인버터(40)로부터의 출력을 각각 리셋 입력(R) 및 세트 입력(S)으로서 입력하고, R 및 S에 상응하는 출력(Q)을 본 발명의 리셋 회로에 대한 출력 신호로서 출력한다.

도 4의 (a) 내지 도 4의 (d)는 도 3에 도시된 회로 각 부의 타이밍도들로서, 도 4의 (a)는 내부 클럭(CLK), 도 4의 (b)는 입력단자 IN을 통해 입력한 신호, 도 4의 (c)는 분주기(20)로부터 출력된 신호, 도 4의 (d)는 RS 래치(50)로부터 출력된 신호를 각각 나타내는 타이밍도들이다.

도 4의 (b)에 도시된 입력신호에서 펄스 R3는 일시적인 노이즈성 신호이고 펄스 R4는 실제 리셋 입력신호이다. 먼저, 펄스 R3가 입력될 때, 전술한 분주기(20)는 펄스 R3의 반전상태인 분주 제어신호(SETB)에 응답하여 내부 클럭(CLK)을 입력하지만, 내부 클럭(CLK)을 소정 분주시간만큼 입력하지 못한다. 따라서, 도 4의 (c)와 같이 분주기(20)는 펄스 R3에 상응하는 신호를 출력하지 않는다.

그러나, 펄스 R4가 입력될 때, 전술한 분주기(20)는 펄스 R4의 반전상태인 분주 제어신호(SETB)에 응답하여 내부 클럭(CLK)을 소정 분주시간만큼 입력한다. 예컨대, 도 4의 (a) 및 도 4의 (b)에서 점선으로 표시된 부분이 소정 분주시간 구간이다. 따라서, 도 4의 (c)와 같이 분주기(20)는 소정 분주시간 후에 펄스 R4에 상응하는 신호를 출력한다. 그리고, RS 래치(50)는 분주기(20)로부터 출력이 생기면 그에 상응하는 신호를 도 4의 (d)와 같이 출력한다.

결국, 본 발명의 리셋 회로는 임의의 순간에 노이즈성 입력신호가 들어오더라도 분주기의 분주시간만큼 지속되는 실제 입력신호가 아니라면, 모든 노이즈성 신호를 차단한다.

이상에서 설명한 바와 같이, 본 발명에 의한 리셋 회로는 회로 설계의 초기 단계에 정의한 리셋 입력의 유효시간을 분주기에 따라 결정할 수 있으므로 입력 노이즈에 의한 오동작을 방지할 수 있고, RS 래치를 사용하여 플릭에 의한 오동작 가능성도 배제하는 효과가 있다.

Claims (1)

1. 입력한 신호를 임의의 회로의 내부 상태를 초기화시키는 리셋 신호로서 출력하는 노이즈 차단 기능을 갖는 리셋 회로에 있어서,

   상기 입력한 신호와 반전상태인 분주 제어신호에 응답하여 기준 클럭을 입력하고, 소정 분주시간만큼 기준 클럭을 입력하면 소정수로 분주하는 분주수단;

   상기 입력한 신호와 상기 분주기로부터 출력된 신호를 부정 논리곱하는 부정 논리곱;

   상기 부정 논리곱으로부터 출력된 신호를 반전시키는 인버터; 및

   상기 인버터로부터 출력된 신호에 상응하는 신호를 상기 리셋 신호로서 출력하는 래치를 구비하는 것을 특징으로 하는 노이즈 차단 기능을 갖는 리셋 회로.