JPS6019223A - デ−タ処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の属する技術分野〕 本発明は、マイクロコンピュータ等のデータ処理装置に
関し、特に消費電力の低減化された相補ｇＭＯ８ＦＥＴ
（以下［ＣＭＯ８Ｊ　という。）回路で半導体集積回路
として形成されたデータ処理装置に関する。

〔従来技術〕

近年、マイクロコンピータ等の半導体集積回路化された
データ処理装置は、各種の機器に応用されているが、こ
れらの電源が切断したシ、電圧が低下した場合などに、
小容量の電池やコンデンサを用いてバク〉アップする場
合は、電源の容量に限界があシ、できる限シ長時間にわ
たυ正常動作させるためには、消費電力の低電力化が必
須である。

一般に、ＣＭＯＳデバイスの動作時の消費電力ＩＰｏｐ
は、動作層、波数ｆ１負荷容量Ｃ及び供給電圧■と、Ｐ
ｏＰｃｃｆ・Ｃ＠■２　・・・・・・・・・（１）の関
係がある。また、静止状態での消費電力１８社、リーク
電流■Ｌ　によって、 Ｐ、　＝＝＝　Ｉ、Ｖ　町・・・・噛）と表わされ、Ｐ
ｏＰとＰ８　の関係は Ｐｏｐ　＞　Ｐｓ　−−−（３） である。このようにＣＭＯＳデバイスの消費電力は、動
作時は動作周波数に比例し、静止時には非常に少々い。

従来、このと表を利用して低消費電力化された種々のデ
ータ処理装置が発表されてきている。例えば、データ処
理装置中の所定の動作の行なわれない回路へのクロック
の供給を制御信号にょシ選択的に停止させるようにした
装置、あるいはすべてのクロックを停止させ、例えば、
データ・メモリ等の所定の回路をそのまま保持するよう
にした装置、あるいはＣＢ、発振器を用いて、凡の値を
変えて発振周波数を変化させるようにした装置等がある
。

一般ニ、マイクロコンピュータでは、応用システムの処
理時間を一定に保つ必要があるため、クロックの発生に
は水晶発振器が用いられる。従って、クロックの供給を
停止させたシ、発振を停止させたシするようにした装置
では、回路の動作が停止してしまい、装置の正常動作が
継続できない。

また、選択的に停止させるようにした装置では、高速の
発振器は発振し続けるため（１）式かられかるように、
十分な省電力にはならない。さらに、Ｃ８発振器を用い
ると、周波数の精度のよい安定したクロックが得られず
、処理時間が一定に保てないので、マイクロコンピュー
タには適さない。すなわち、従来技術には十分な消費電
力の低電力化対策が施されていないという問題点がある
。

〔発明の目的〕

本発明の目的は、かかる従来技術の問題点を、（１）式
かられかるように動作時の消費電力が動作周波数に比例
する。ことに注目して、高速と低速の二つの発振部を用
い、小容量の電池やコンデンサを用いてバックアップす
る場合などは低速のクロックを用いて動作させ、高速の
発振は停止させることにより解消し、消費電力の低電力
化を図り、かつ長時間にわたシ正常動作できるところの
データ処理装置を提供するととにある。

〔発明の構成〕

本発明のデータ処理装置は、異なる周波数で発振する二
つの発振部と、該二つの発振部の発生するいずれかのク
ロックに同期して動作する中央処理部と、プログラムを
記憶しいいるメモリ部とを少くとも備えているデータ処
理装置において、前送出する検出部と、該検出部からの
検出信号と前記メモリ部に記憶されているプログラムに
基づいて前記中央処理部の発生するクロック選択信号と
によシ前記中央処理部を動作させている一方のクロック
を他方のクロックに切シ換えるクロック制御部とを備え
ることがら構成される。

〔実施例の説明〕

以下、本発明の実施例について図面を参照して詳細に駅
間するわ 第１図は、本発明の一実施例を示すブロック図である。

異なる周波数で発振する第１の発振部１−２及び第２の
発振部１−４の二つの発振部と、この二つの発振部１−
２及び！−４の発生するいずれかのクロックに同期して
動作する中央処理部１−８と、プログラムを記憶してい
るメモリ部１−９と、二つの発振部１−２及び１−４が
それぞれ発生するクロックの論理レベルが続けて２回一
致することを検出し検出信号１−１４を送出する検出部
１−６と、この検出部１−６からの検出信号１−１４と
メモリ部１−９に記憶されているプログラムに基づいて
中央処理部１−８の発生するクロック選択信号１−１６
とにより中央処理部１−８を動作させている一方のクロ
ックを他方のクロックに切シ換えるクロック制御部１−
７とを備えることから本実施例は構成されている。

なお、第１図において、ｌ−１は第１の発振部１−２に
付随する第１の水晶発振子、１−３は第２の発振部１−
４に付随する第２の水晶発振子、１−５は第１の発振部
１−２の発振周波数が発振開始してから安定状態に至る
までの時間の設定値を確認しカウンタ出力信号１−１３
を送出するためのカウンタ部である。

第１の発振部１−２は、第１の発振子１−１の固有共振
周波数で発振を行い、第１の基本クロック１−１１奪出
力する。第２の発振部１−４は、第２の発振子１−３の
固有共振周波数で発振を行い、第２の基本クロック１−
１２を出方する。第１の基本クロック１−１１はカウン
タ部１−５、検出部１−６及びクロック制御部１−７に
入力される。第２の基本クロック１−１２は、検出部１
−６及びクロック制御部１−７に入力される。々お、第
１の基本クロック１−１１は周波数の高い方である。

カウンタ部１−５は、発振制御信号１−１７が論理値”
０″から”１＃になった瞬間から、すなわち第１の発振
部・　１−２の発振が開始した瞬間から、第１の基本り
四ツク１−１１をカウントし始め、カウント数が設定値
に等しくなると、カウンタ出力信号１−１３として論理
値″ＩＮを出力し続ける。この設定値は第１の発振子１
−１が発振開始稜、発振安定期間を経過した後にカウン
タ出力信号が１１＃になるような値にする。これは水晶
発振子が安定状態になるまで時間がかかるため、カウン
タで発振安定時間をカウントする必要があるためである
。４発振が停止しているときは、カウンタはクリアされ
、カウント値は零でカウントも停止する。

検出部１−６は、第１の基本クロック１−１１と第２の
基本クロック１−１２の論理レベルが一致（論理値″１
”と°゛１”又は′０″と０″）した瞬間をまず検出し
、再びこれと同じレベルでの一致を検出すると、論理値
″１”を検出信号１−１４として出力する。上記の場合
以外のときは常に検出信号１−１４はＯＮにする。この
ように検出信号１−１４が１″となるためには、周波数
の低い方のクロックの半周期中に、周波数の高い方のク
ロックとのレベルの一致が２回以上なければならない。

クロック制御部１−７は、中央処理部１−８がメモリ部
１−９から読み出した命令に基づいて発生するクロック
選択信号１−１６が論理値”１″のときは第１の基本ク
ロック１−１１を、０”のときは第２の基本り四ツク１
−１２を選択する。

次に、クロックの切換方法について説明する。

初めに、周波数の高い方のクロック（第１の基本クロッ
ク１−ｉＢがら周波数の低い方のクロック（第２の基本
クロック１−１２）に切シ換える場合を説明する。クロ
ック選択信号１−１６が′１＃から０″に変わると、検
出信号１−１４が発生するのを待ち、検出信号１−１４
が発生した瞬間に、クロック制御部１−７は第１の基本
クロック１−１１から第２の基本クロック１−１２に切
シ換えられる。そして、切シ換えが完了すると発振制御
信４１−１７は６ｏ”となシ、第１の発振部１−２の発
振は停止し、カウンタ部１−５のカウンタはクリアされ
て停止する。

次に、周波数の低いクロック（第２の基本クロックｒ−
ｒ２）刀ムら周波数の高いグロック（〃１の基本クロッ
ク１−１１）に切り換える場合について説明する。クロ
ック選択信号１−１６が０”から６１＃に変化すると、
クロック制御部１−７はまず発振制御信号１−１７を１
”とし第１の発振部１−２の発振を開始させ、カウンタ
部１−５は第１の基本クロック１−１１をカウントし始
め、設定値までカウントした後、カウンタ出力１−１３
を１”とする。クロック制御部１−７は、カウンタ出力
１−１３及び検出信号１−１４が共に′１″になる瞬間
にクロックを、第２の基本クロック１−１２から第１の
基本クロック１−１１に切シ換える。

次に、カウンタ部１−５、検出部１−６及びクロック制
御部１−７について具体的回路を示し、さらに詳細に訝
明する。

第２図は、本発明の一実施例の要部を詳細に示した回路
図である。

まず、始めにカウンタ部１−５について説明する。２−
１はカウンタで、発振制御信号１−１７が論理値″１″
になるとカウントを開始し、あらかじめ設定した値まで
カウントするとパルスを１個出力し、そのパルスによっ
てセット・リセット７リツプフロツグ（以下几・５−１
ｉ’Ｆ　、！：いう。）２−２の出力Ｑ１すなわちカウ
ンタ出力信号１−１３を６１″にする。発振制御信号１
−１７が６０″になると、カウンタ２−１のカウント値
は零になシカラントが停止し、カウンタ出力信号１−１
３も０”になる。カウンタ出力信号１−１３は６１″の
とき、第１の発振部１−２の発振が安定であることを示
し、０″のとき発振が停止しているか又は発振が安定し
ていないことを示す。

次に、検出部１−６について説明する。２−３はＮＯＲ
回路、２−４．２−５はラッチ回路、２−６はＡＮＤ回
路である。ラッチ回路２−４はＮＯＲ回路２−３の出力
２−２１を第１の基本クロック１−１１が１０＃レベル
のときに取シ込み、゛１″ルベルのときに出力する。ラ
ッチ回路２−５は、ラッチ回路２−４の出力を第１の基
本り四ツク１−１１がＨ１′ルベルのときに取シ込み、
゛０″ルベルのときに信号２−２２として出力する。Ａ
ＮＤ回路２−６は、ＮＯＲ回路２−３の出力２−２１と
ラッチ回路２−５の出力２−２２のＡＮＤ論理をとって
、検出信号１−１４として出力する。

すなわち検出信号１−１４は、第２の基本クロック１−
１２がある論理レベルにある時に、第１の基本クロック
１−１１が第２の基本タロツク１−１２と同じ論理レベ
ルを続けて２回とった時に送出されることになる。

次に、クロック制御部１−７について説明する。

２−７．２−８はＡＮＤ回路で、２−８は一方の入力に
反転入力になっている。２−９はＲ８−ＦＦで、２−１
０．２−１１はＡＮＤ回路、２−１２はＯＲ回路、２−
１３．２−１４はラッチ回路、２−１５はＡＮＤ回路、
２−１６は几・５−ＦＦである。

クロック選択信号１−１６が論理値″１″になると、Ｒ
，５−ＦＦ２−１６　の出力可、すなわち、発振制御信
号、１−１７がｊ、″となシ、第１の発振部１−２の発
振が開始し、発掘安定時間が過ぎると、カウンタ出力信
号１−１３が１″′と外る。

そして、検出信号１−１４として論理値？ｌ　Ｉ　ＩＩ
が入力されると、ＡＮＤ回路２−７は論理値″′１”を
出力し、Ｒ−８−ＦＦ’２　９の出力Ｑを′１″に互を
０″にするので、ＡＮＤ回路２−１０の出方は１″に、
ＡＮＤ回路２−１１（Ｄ出力はＯＰＩとなシ、ＯＲ回路
２−１２の出方からは、第１の基本クロック１−１１が
選択され、クロック１−１５として出方される。

次に、クロック選択信号１−１６がｌｏ″′のとき、検
出信号１−１４としてパルスが入力されると、ＡＮＤ回
路２−８は論理値″１＃を出力して、Ｒ，Ｓ−Ｆ’Ｆ２
−９　Ｏ出力Ｑを６０”に、Ｑｔ−”１”に反転させる
。その結果、’ＡＮＤ回路２−１０の出力はＯ”、ＡＮ
Ｄ回路２−１１の出力は“１″となり、ＯＲ回路２−１
２の出方からは、第２の基本り四ツク１−１２が選択さ
れ、クロック１−１５として出力される。また、ラッチ
回路２−１３はＲ，８−ＦＦ’２−９の出力可を、第１
の基本クロック１−１１の″′０″レベルでラッチし、
その出力２−２５をラッチ回路２−１４が第１の基本ク
ロック１−１１の、　ＩＩレベルてラッチし、信号２−
２６として出力する。Ａ　Ｎ　Ｄ回路２−１５は４ａ号
２−２５と信号２−２６の反転信号のＡＮＤ論理をとり
、ｎ−５−ＦＦ２−１６　の出力可、すなわち、発振制
御信号１−１７を０″′にするため、第１の発振部１−
２の発振は停止する。

第３図は、以上の動作のタイミングを示すタイムチャー
トである。以下これに従いその要点を駅。

明する。

第２の基本クロック１−１２が選択さね、第１の発振部
１−２の発振が停止しているときに、メモリ部１−９に
記憶されたプログラムに基づいて中央処理部１−８がク
ロック１択信号１−１６を論理値＋＋　０　＋＋から１
″に変えると（図のｔＡ暗時間、第１の発振部１−２は
発振を妬め第１の基本り四ツク１−１１を出力し、カウ
ンタ部１−５はこの第１の基本クロック１−１１をカウ
ントし、設定値に達するとカウンタ出力信号１−１３を
論理値″′１″′とする（図のｔＢ時間）。検出部１−
６は、Ｎ　Ｏ１１回路２−３によって、第１の基本りロ
ック１−１１と第２の基本クロック１−１２の両方のレ
ベルが論理値″′０″である瞬間（図の１（時間）を検
出し信号２−２１を′１″とする。信号２−２１と、そ
れをラッチ回路２−４．２−５　でラッチし−Ｃ得られ
る信号２−２２とのＡＮＤ論理をＡＮＤ回路２−６でと
９、検出信号１−１４として出力する（図のｔＤ暗時間
。そして、カウンタ出力信号１−１３と検出信号１−１
４が共に論理値″′１″になった瞬間（図のｔＤ暗時間
に、クロック制御部１−７のＡ　Ｎ　Ｄ回路２−７は、
Ｒ，Ｓ−Ｆ’Ｆ２−９の出力Ｑ（信号２−２３）を１″
に、回（信号２−２４）を００″′にするので、クロッ
ク１−１５は、第２の基本クロック１−１２から第１の
基本クロック１−１１に切シ換わる。

クロック選択信号１−１６が論理値”１”から６０＃に
変わると（図のｔＢ時間）、クロック制御部１−７のＡ
ＮＤ回路２−８は検出信号１−１４が１１″になった瞬
間（図のｔＦ待時間に、Ｒ，８−ＦＦ２−９の出力Ｑ（
信号２−２３）をＯ＃に、互（信号２−２４）を１″に
するので、クロック１−１５は第１の基本クロック１−
１１から第２の基本クロック１−１２に切り扶わる。そ
してラッチ回路２−１３．２−１４　、ＡＮＤ回Ｐ８２
−１５によって、切シ換えの１４間から第１の基本クロ
ック１−１１の半周期分おくねたパルスが出力され（信
号２−２７’）、（図のｔＧ時間）、これによってＲ・
・Ｓ−Ｆ’Ｆ２−１６　の出力可すなわち、発振制御信
号１−１７が論理値″′０″になるのて、第１の発振部
１−２の発振は停止する。

以上欽明したとおシ、本実施例によると、正常時には高
速のクロックを使用し、バックアップ時などには低速の
クロックを使用できるので、装置の低消費電力化が達成
できる。さらに、本実施例ではタイマ部を備え高速クロ
ックの発振が安定状態に達した後にクロックの切り挨え
を行うようにしであるので、高信較のデータ処理装置ン
、得ることができる。

〔発明の効、果〕

以上、詳細に畝明したとおり、本発明のデータ処理装τ
は、上記の構成により、正常動作時には高速のクロック
を使用しデータ処理装置の高速化を実現し、バックアッ
プ時などには低速のクロックに切シ換えて乱速の発振を
停止させることができるので、消費軛岨低渡して、長時
間にわたシ正常動作さぜることができるデータ処理装置
が祠られる。例えば、正常動作時は４ＭＨｚ　のクロッ
クで高速動作させ、バックアップ時には３２ｋＨｚの低
速クロックに切り換え、時計機能だけは継続させておく
ということができるなど、その効果は太きい。

【図面の簡単な説明】

第１図は本発明の一実施例のブロック図、第２図は本発
明の一実１ｊ’＆例の要部を詳細に示した回路図、第３
図はその突ムＩｉ　１シ；Ｕの動作を説明するためのタ
イムチ、ヤードである。 １−１・・・・・・ａｌ）１の発振子、ｌ−２・・・・
・・蕗」の発振部、■−３・・・・・・第２の発振子、
１−４・・・・・・第２の発振部、ｌ−５・・・・・・
カウンタ部、１−６・・・・・・検出部、１−７・・・
・・・クロック制＠部、１−８・旧・・中央処理１）ｊ
！、、ｉ−９・・・・・・メモリ部、１−、ＩＪ・・・
・・・第１の基本クロック、１−１２・・・・・・紀２
の左本タロツク、１−１３・・・・・・カウンタ出１カ
信号、１−１４・・・・・・検出信号、１−１５・・・
・・・クロックイ＝８．１−１６・・・・・・クロック
選択信号、１−１７・・・・・・発振制御信号、２−１
・・・・・・カウンタ、２−２　、２−９　、２−１６
・・・・・・ＲΦ５−ＦＦ、２−３・・・・・・Ｎ　（
、Ｉ　Ｒ回路、２−４゜２−５　、２−４３　、２−１
４　・・・・・・ラッチ回路、２−６．２−７　、２−
８　、２−１０　、２−１１　、２−１５・・・・・・
ＡＮＩＪ回路、２−１２・・・・・・０　］、を回路。

Claims (1)

【特許請求の範囲】
1. 異なる周波数で発振する二つの発振部と、該二つの発振
   部の発生するいずれかのクロックに同期して動作する中
   央処理部と、プログラムを記憶しているメモリ部とを少
   くとも備えているデータ処理装慟において、前記二つの
   発振部かそれぞれ発生するクロックの論理レベルが続け
   て２回一致することを検出し検出イＢ号を送出する検出
   部と、該検出部からの検出信号と前記メモリ部に記憶さ
   れているプログラムに基づいて前記中央処理部の発生す
   るクロック選択信号とにより前記中央処理部を動作させ
   ている一方のクロックを他方のクロックに切シ換えるク
   ロック制御部とを備えることを特徴とするデータ処理装
   置。