JP2002314336A - 発振回路 - Google Patents

Abstract

(57)【要約】 【課題】 通常動作時には安定な発振出力を確保し、ス
タンバイ時から通常動作時への切り替え時間を短縮でき
る発振回路を提供する。 【解決手段】 スタンバイ時に電源供給を遮断されたセ
ラミック発振器３を、スタンバイ状態から通常動作状態
へ切り替える時、過渡的に第２の発振器１１の出力信号
を用いてＦＤＤのシステムを立ち上げる。セラミック発
振器３の発振出力をカウンタ１３で所定個数カウントし
て、セラミック発振器３が安定動作し始めた時点を見計
らって、第２発振器１１からセラミック発振器３の発振
出力に切り替えて出力する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は発振回路に係り、特
にスタンバイ時と通常動作時とで回路動作が切り替えら
れる発振回路に関するものである。

【０００２】

【従来の技術】近年、ＦＤＤ（フロッピー（登録商標）
・ディスク・ドライブの略称）に使用される発振回路
は、携帯パソコンでも使われることが多く、より低消費
電力で動作することが要求される。そこで、集積化した
全ての回路が必ずしも全てのタイミングで動作させる必
要がないことに着目し、動作状況に合わせて不要な回路
をスタンバイ状態に設定し、不要な回路を停止させ必要
な回路のみを動作させている。

【０００３】以下に従来の発振回路について説明する。
図５は従来の発振回路の構成図であり、１は発振制御端
子、２は発振出力端子、３は圧電発振器の一種であるセ
ラミック発振器、４は電源スイッチ回路、５はバッフ
ァ、６は抵抗、７はインバータ、８は圧電発振子の一種
であるセラミック発振子、９は容量値Ｃ１の容量、１０
は容量値Ｃ２の容量である。

【０００４】図５に示される発振回路は、圧電発振器の
一種であるセラミック発振器３であり、インバータ７の
入力端と出力端との間に、抵抗６とセラミック発振子８
との並列回路を接続し、インバータ７の入力端に容量９
を接続し、その出力端に容量１０を接続している。発振
出力はバッファ５を介して出力され、インバータ７への
電源供給は電源スイッチ回路４を介して行われる。その
電源スイッチ回路４は発振制御端子１から入力される発
振制御（以下、ＯＳＣＥＮと称す）信号によって制御さ
れ、スタンバイ時と通常動作時とで動作状態が切り替え
られる構成である。

【０００５】以上のように構成されたセラミック発振器
について、以下その動作を説明する。

【０００６】セラミック発振子８は、セラミック板（図
示せず）に電極（図示せず）をつけて構成され、その電
極に電圧を加えると固有の振動数で振動する。このセラ
ミック発振子８とインバータ７を用いると、セラミック
発振子８の固有振動数で決まる発振周波数で発振するセ
ラミック発振器３が構成され、ＣＲ発振器よりも安定な
発振器が実現できる。

【０００７】以下、図６を用いて従来の発振回路の回路
動作を説明する。図６は従来の発振回路のタイミングチ
ャートであり、横軸を時間ｔとして各部の動作波形を示
している。図６において、ｔ１時点までの期間は、発振
制御端子１に印加されるＯＳＣＥＮ信号がＬレベルであ
り、それに応じて電源スイッチ回路４はオフされ、イン
バータ７への電源供給が行われないため、セラミック発
振器３は動作しない。この状態がＦＤＤがスタンバイ状
態である。

【０００８】そして、ｔ１時点後にＯＳＣＥＮ信号がＨ
レベルに切り替わると、セラミック発振器３の電源スイ
ッチ回路４がＯＮに切り替わり、通常の動作状態とな
る。その後、セラミック発振器３の発振振幅が徐々に大
きくなり、それにつれて発振周波数も徐々に安定になっ
てくる。電源供給を開始してからセラミック発振器３の
発振出力が安定するまでに少々の起動時間（ｔ３−ｔ
１）を要する。

【０００９】

【発明が解決しようとする課題】しかしながら、上記従
来のセラミック発振器では、起動時間が数百ｍｓとな
り、セラミック発振器３をスタンバイ状態から通常動作
状態へ切り替えた時、発振出力が安定化するまでの起動
時間が長くなるという欠点を有していた。

【００１０】本発明は上記従来の問題点を解決するもの
で、スタンバイ時と通常動作時で作動すべき回路を選択
して低消費電力化を図ると共に、スタンバイ状態から通
常動作状態へ移行した時の発振出力が安定な状態に早く
切り替えられる発振回路を提供することを目的とする。

【００１１】

【課題を解決するための手段】この目的を達成するため
に本発明の発振回路は、スタンバイ時に電源供給が遮断
され、通常動作時の電源供給によって徐々に起動する一
方、所定周波数で安定に発振する第１の発振器と、スタ
ンバイ時に電源供給が遮断され、通常動作時の電源供給
によって短時間で起動する第２の発振器と、前記第１の
発振器の発振出力を所定個数カウントした後はカウント
動作がリセットされるカウンタと、スタンバイ時から通
常動作時に移行した当初は前記第２の発振器の発振出力
を選択する一方、前記カウンタが前記第１の発振器の発
振出力を所定個数カウントした後は前記第１の発振器の
発振出力を選択するように、前記カウンタの出力に応じ
て切替動作するセレクタとを具備した構成である。

【００１２】この構成により、スタンバイ時には第１，
第２の発振器への電源供給を遮断させ、通常の動作時に
のみ第１，第２の発振器に電源供給するため、消費電力
を低減することができる。通常動作状態に切り替わって
から第１の発振器の発振出力が安定化するまでの過渡期
には、第２の発振器の発振出力が出力されるため、モー
ド切り替え時の発振出力を素早く安定化できる。

【００１３】また、別の発明の発振回路は、上述の発明
の構成に加えて、カウンタが前記第１の発振器の発振出
力の所定数をカウントした後は、第１の発振器の発振出
力を選択して出力する一方、第２の発振器の回路動作を
停止する構成である。

【００１４】この構成により、通常動作状態に切り替わ
った後、第１の発振器の発振出力が安定化するまでの過
渡期には、第２の発振器の発振出力が代替として出力さ
れる。また、第１の発振器を起動する過渡期のみ第２の
発振器への電源供給を行うため、必要最小限の時間に限
って第２の発振器が起動され、回路全体の消費電力を最
小限にすることができる。

【００１５】また更に、別の発明の発振回路は、スタン
バイ時に電源供給が遮断され、通常動作時の電源供給に
よって起動する圧電発振器と、スタンバイ時に電源供給
が遮断され、通常動作時の電源供給によって短時間で起
動する一方、前記圧電発振器とほぼ同じ発振周波数で発
振する第２の発振器と、前記圧電発振器の発振出力を所
定個数カウントした後はカウント動作がリセットされる
カウンタと、スタンバイ時から通常動作時に移行した当
初は前記第２の発振器の発振出力を選択する一方、前記
カウンタが前記圧電発振器の発振出力を所定個数カウン
トした後は前記圧電発振器の発振出力を選択するよう
に、前記カウンタの出力に応じて切替動作するセレクタ
とを具備した構成である。

【００１６】この構成により、スタンバイ時には圧電発
振器および第２の発振器への電源供給を遮断させ、通常
動作時にのみ圧電発振器および第２の発振器を回路動作
させるため、消費電力を低減することができる。また、
通常動作時に切り替わってから圧電発振器の発振出力が
安定化するまでの過渡期には、第２の発振器の発振出力
が出力されるため、モード切り替え時の発振出力を安定
な状態に素早く近付けられる。

【００１７】

【発明の実施の形態】以下、本発明の一実施形態につい
て、図面を参照しながら説明する。

【００１８】（第１の実施形態）図１は本発明の第１の
実施形態における発振回路の構成図を示すものである。
図１において、１は発振制御端子、２は発振出力を外部
に出力するための発振出力端子、３はセラミック発振
器、４はセラミック発振器３の電源供給を切り替えるた
めの第１の電源スイッチ回路、５はセラミック発振器３
の発振出力を増幅するバッファ、６は抵抗、７はインバ
ータ、８は圧電発振子の一種であるセラミック発振子、
９は容量値Ｃ１の容量、１０は容量値Ｃ２の容量、１１
は起動時間の短い第２の発振器、１２はＡＮＤ回路、１
３はカウンタ、１４は第２の発振器１１の電源供給を切
り替えるための第２の電源スイッチ回路、１５は発振出
力を切り替えるためのセレクタ、１６はフリップフロッ
プである。

【００１９】発振制御端子１から入力される発振制御
（以下、ＯＳＣＥＮと称す）信号は、Ｈレベルの時に通
常動作状態に設定し、Ｌレベルの時にスタンバイ状態に
設定する制御信号として用いられる。

【００２０】圧電発振器の一種であるセラミック発振器
３は、セラミック発振子８と抵抗６との並列回路をイン
バータ７の入出力間に接続し、そのインバータ７の入力
端に容量９を接続し、出力端に容量１０を接続すること
によって主要部が構成される。発振出力はバッファ５で
増幅され、増幅された発振出力ＯＳＣ１は各回路に向け
て出力される。なお、発振周波数はセラミック発振子８
の固有振動数で決定され、通常の動作状態では極めて安
定な発振周波数で発振する。しかし、電源電圧を印加し
た後、発振周波数や出力振幅が過渡的に不安定であり、
安定化するまでに或る程度の時間が必要である。

【００２１】第１の電源スイッチ回路４は、インバータ
７に供給する電源電圧Ｖｃｃをスイッチするものであ
り、発振制御端子１に入力されるＯＳＣＥＮ信号がＨレ
ベルの時に閉成してインバータ７への電源供給を行い、
Ｌレベルの時に開成してインバータ７への電源供給を停
止する。

【００２２】なお、図１に示す第１の電源スイッチ回路
４は、インバータ７への電源供給のみを切り替えている
が、バッファ５への電源供給も同時に切り替えると、セ
ラミック発振器３の消費電力をより効果的に削減できる
ことは言うまでもない。また、セラミック発振子８を水
晶発振子に置き換えると、圧電発振器の一種である水晶
発振器が構成され、この実施形態と同様に機能すること
も言うまでもない。

【００２３】カウンタ１３は、クロック入力端子ＣＫに
セラミック発振器３の発振出力ＯＳＣ１が入力され、リ
セット端子ＲにＨレベルが入力される時にリセット機能
が解除され、クロック入力端子ＣＫに入力される信号
（ＯＳＣ１）を計数するカウント動作がなされる。ま
た、リセット端子ＲにＬレベルが入力されると、カウン
タ１３はカウント動作を停止し、そのＱ出力はＬレベル
になる。なお、この実施形態では、カウンタ１３として
１／８分周器を用いた事例で説明する。

【００２４】フリップフロップ（以下、ＤＦＦという）
１６は、データ入力に電源電圧Ｖｃｃ（Ｈレベル）が入
力され、カウンタ１３のＱ出力がクロック入力端子ＣＫ
に入力されている。そして、セラミック発振器３の発振
出力が或る程度大きくなり、カウンタ１３はｔ３の時点
からカウント動作を開始する。このｔ３時点ではセラミ
ック発振器３の発振出力が或る程度大きな振幅になって
いる。

【００２５】そのカウンタ１３がセラミック発振器３の
発振出力の所定個数をカウントすると、カウンタ１３の
Ｑ出力がＬレベルからＨレベルに切り替わり、その切り
替わり点（カウンタ１３のＱ出力波形の前縁）に応動し
て、ＤＦＦ１６自身のＱ出力がＬレベルからＨレベルに
切り替わる（ｔ４時点）。この間に十分に長い起動時間
が確保され、セラミック発振器３の出力振幅が十分に確
保でき、発振周波数も安定化されている。従って、セラ
ミック発振器３の発振動作が安定化された状態を示す検
出信号として、ＤＦＦ１６のＱ出力を活用することがで
き、ＤＦＦ１６のＱ出力でセレクタ１５の切り替え動作
を制御する。

【００２６】第２の発振器１１は、発振周波数の安定性
よりも起動時間の短さを重視したものであり、この実施
形態ではリングオシレータを採用した。リングオシレー
タとは、奇数個のインバータ（図示せず）を縦続接続し
てリング状に構成したものであり、インバータ固有の動
作遅延時間を活用して発振動作がなされる。そして、発
振周波数はインバータの個数を増減させて、発振周波数
を所望の周波数に可変設定することが可能であり、セラ
ミック発振器３の通常動作状態の発振周波数に近い周波
数になるように設定する。発振動作の制御は、電源の供
給と遮断とを切り替えることでなされる。なお、低消費
電力よりも起動時の発振周波数の安定性を重要視する場
合は、電源供給を常に行った状態でリングオシレータの
発振出力の取り出しが切り替えられるように、ゲート回
路（図示せず）を追加すれば良い。

【００２７】以上のように構成された本実施形態の発振
回路について、図１の各部の動作波形を示す図２を参照
しながら、以下その回路動作を説明する。

【００２８】図２において、ｔ１時点までの期間は、Ｏ
ＳＣＥＮ信号がＬレベルとなっており、この発振回路が
用いられるＦＤＤがスタンバイ状態になっている。そし
て、ＯＳＣＥＮ信号がＬレベルであると、カウンタ１３
及びＤＦＦ１６がリセットされ、それらのＱ出力は両方
ともＬレベルである。従って、セレクタ１５はＢ接点側
に繋がっており、第２の発振器１１の出力を選択してい
る。そして、第１の電源スイッチ回路４及び第２の電源
スイッチ回路１４はオフ状態となり、インバータ７への
電源供給および第２の発振器１１への電源供給が停止さ
れており、回路全体の消費電力を最小限にすることがで
きる。

【００２９】次に、ｔ１時点後にＯＳＣＥＮ信号がＬレ
ベルからＨレベルに切り替わると、第１の電源スイッチ
回路４がオン状態となり、セラミック発振器３に回路電
流が供給され、セラミック発振器３の回路動作を起動さ
せる。その一方で第２の電源スイッチ回路１４がオン状
態となり、第２の発振器１１に回路電流が供給され、第
２の発振器１１が起動される。但し、第２の発振器１１
は瞬間的に起動するのではなく、少し経過したｔ２時点
の後に発振出力を出力する。

【００３０】また、ｔ１時点後にＯＳＣＥＮ信号がＨレ
ベルになると、カウンタ１３およびＤＦＦ１６のリセッ
ト状態が解除され、カウンタ１３のカウント動作が可能
な状態となる。そして、セラミック発振器３が起動され
始め、セラミック発振器３の発振出力が或る程度大きく
なるｔ３時点を経過後、カウンタ１３はセラミック発振
器３の発振出力ＯＳＣ１を４個ほどカウントすると、ｔ
４時点でカウンタ１３のＱ出力がＨレベルに切り替わ
る。すると、ＤＦＦ１６はカウンタ１３のＱ出力の立ち
上がりエッジ（前縁）でトリガされて、ＤＦＦ１６のＱ
出力がＨレベルに切り替わる。すると、カウンタ１３の
動作がリセットされ、カウンタ１３はそれ以上のカウン
ト動作を継続しない。

【００３１】カウンタ１３のＱ出力の動作波形は、カウ
ンタ１３のＱ出力の立ち上がりエッジでトリガされたＤ
ＦＦ１６のＱ出力が立ち上がると、ＤＦＦ１６の出力で
カウンタ１３がリセットされそのＱ出力がＬレベルに戻
るため、微分パルスのような波形になる。この微分パル
スは、数ゲート分の動作遅延時間に相当する。

【００３２】次に、図１及び図２を参照しながら、セレ
クタ１５の回路動作を中心に説明する。

【００３３】まず、ｔ１時点までのスタンバイ状態の期
間は、発振制御端子１に入力されるＯＳＣＥＮ信号がＬ
レベルとなっており、カウンタ１３及びＤＦＦ１６がリ
セットされてそれぞれのＱ出力がＬレベルになり、ＤＦ
Ｆ１６のＱ出力によって動作するセレクタ１５はＢ接点
側を選択している。しかし、第１の電源スイッチ回路４
および第２の電源スイッチ回路１４がオフ状態になるた
め、セラミック発振器３および第２の発振器１１の電源
供給が遮断され、発振動作を停止している。

【００３４】次に、ＯＳＣＥＮ信号がＨレベルとなるｔ
１時点以後は通常動作状態となり、第１の電源スイッチ
回路４および第２の電源スイッチ回路１４がオン状態と
なり、セラミック発振器３および第２の発振器１１に電
源供給がなされ、それぞれ起動し始めるが、いずれの発
振器も瞬間的には起動しない。

【００３５】まず、少し時間が経過してｔ２時点になっ
た時点で、第２の発振器１１が素早く起動し、それ以降
は第２の発振器１１の発振出力ＯＳＣ２がセレクタ１５
を介して発振出力端子２から出力される。それより遅れ
たｔ３の時点で、セラミック発振器３は所定レベル以上
の発振出力ＯＳＣ１をバッファ５の出力端から出力し、
カウンタ１３によって発振出力ＯＳＣ１の個数をカウン
トする。

【００３６】そして、カウンタ１３が発振出力ＯＳＣ１
を４個目をカウントするｔ４の時点で、カウンタ１３の
Ｑ出力でＤＦＦ１６がトリガされ、ＤＦＦ１６のＱ出力
がＨレベルになる。すると、ＤＦＦ１６のＱ出力でセレ
クタ１５はＡ接点側に切り替えられ、セラミック発振器
３の発振出力ＯＳＣ１が発振出力端子２から出力される
ことになり、ＦＤＤのシステム全体が通常の動作状態と
なる。なお、発振制御端子１に入力されるＯＳＣＥＮ信
号が再びＬレベルになると、セラミック発振器３，第２
の発振器１１，カウンタ１３およびＤＦＦ１６が初期化
され、再び全体の回路がスタンバイ状態に戻る。

【００３７】以上のように、第１の実施形態の発振回路
は、セラミック発振器３の発振出力ＯＳＣ１の所定個数
をカウントしてから、セラミック発振器３の発振出力Ｏ
ＳＣ１を選択して出力するため、十分大きな発振振幅を
持ち安定な発振周波数の発振出力が得られる。また、セ
ラミック発振器３の発振出力が安定するまでの過渡期
（ｔ３までの期間）は、起動時間の短い第２の発振器１
１の発振出力が代替で出力されるため、代替の発振出力
でＦＤＤのシステムを作動させることが可能になる。更
に、スタンバイ状態の時には、セラミック発振器３や第
２の発振器１１の電源供給を停止するため、システム全
体の電力消費を削減できるという格別な効果を奏する。

【００３８】なお、第１の実施形態では、第２の発振器
１１の発振周波数がセラミック発振器３の発振周波数と
ほぼ等しいものとして説明したが、使用されるシステム
の規格が許容するならば、セラミック発振器３の発振周
波数の１／２〜２倍程度異なる状態で使用しても構わな
い。

【００３９】上述の第１の実施形態では、発振制御端子
１に入力されるＯＳＣＥＮ信号で第２の電源スイッチ回
路１４を切り替え動作させるため、第２の発振器１１の
発振出力を必要としない期間（ｔ４時点以降の期間）で
も、第２の発振器１１を作動させるため、十分な低消費
電力化が図れないという問題があった。そこで、第２の
発振器１１の作動時間を必要最小限として、更なる低消
費電力化が図れる第２の実施形態の発振回路を以下に説
明する。

【００４０】（第２の実施形態）以下、図３および図４
を参照しながら第２の実施形態における発振回路を説明
する。

【００４１】図３は、本発明の第２の実施形態における
発振回路の構成図を示すものである。図３において、１
は発振制御端子、２は発振出力を外部に出力するための
発振出力端子、３はセラミック発振器、４はセラミック
発振器３の電源供給を切り替えるための第１の電源スイ
ッチ回路、５はセラミック発振器３の発振出力を増幅す
るバッファ、６は抵抗、７はインバータ、８は圧電発振
子の一種であるセラミック発振子、９は容量値Ｃ１の容
量、１０は容量値Ｃ２の容量、１１は起動時間の短い第
２の発振器、１２はＡＮＤ回路、１３はカウンタ、１４
は第２の発振器１１の電源供給を切り替えるための第２
の電源スイッチ回路、１５は発振出力を切り替えるため
のセレクタ、１６はフリップフロップである。

【００４２】そして、第２の実施形態の発振回路の回路
構成は、第１の実施形態では第２の電源スイッチ回路１
４をＯＳＣＥＮ信号で制御しているが、この第２の実施
形態では第２の電源スイッチ回路１４をＡＮＤ回路１２
の出力信号で制御する点で異なっており、その他の箇所
は図１に示す第１の実施形態と同様である。

【００４３】以下、第１の実施形態の回路構成と異なる
箇所を中心にして、図３及び図４を参照しながら第２の
実施形態の発振回路の回路動作について説明する。

【００４４】図４において、ｔ１時点までのスタンバイ
状態の期間は、発振制御端子１に入力されるＯＳＣＥＮ
信号がＬレベルとなっており、カウンタ１３及びＤＦＦ
１６がリセットされ、それらのＱ出力がＬレベルにな
り、ＤＦＦ１６のＱ出力によって動作するセレクタ１５
はＢ接点側を選択している。しかし、ＯＳＣＥＮ信号で
動作する第１の電源スイッチ回路４および、ＡＮＤ回路
１２の出力で動作する第２の電源スイッチ回路１４がオ
フ状態になるため、セラミック発振器３および第２の発
振器１１の電源供給が遮断され、発振動作を停止してい
る。

【００４５】次に、ＯＳＣＥＮ信号がＨレベルとなるｔ
１時点以後は通常動作状態となり、第１の電源スイッチ
回路４および第２の電源スイッチ回路１４がオン状態と
なり、セラミック発振器３および第２の発振器１１に電
源供給がなされ、それぞれ起動し始めるが、いずれの発
振器も瞬間的には起動しない。

【００４６】まず、少し時間が経過したｔ２時点で、第
２の発振器１１が素早く起動し、それ以降は第２の発振
器１１の発振出力ＯＳＣ２がセレクタ１５を介して発振
出力端子２から出力される。それより遅れたｔ３時点
で、セラミック発振器３は所定レベル以上の発振出力Ｏ
ＳＣ１をバッファ５の出力端から出力し、カウンタ１３
によって発振出力ＯＳＣ１の個数をカウントする。

【００４７】そして、カウンタ１３が発振出力ＯＳＣ１
を４個目をカウントしたｔ４時点で、カウンタ１３のＱ
出力でＤＦＦ１６がトリガされ、ＤＦＦ１６のＱ出力が
Ｈレベルになる。すると、ＤＦＦ１６のＱ出力でセレク
タ１５はＡ接点側に切り替えられ、セラミック発振器３
の発振出力ＯＳＣ１が発振出力端子２から出力され、Ｆ
ＤＤのシステム全体が通常の動作状態となる。

【００４８】そして、ＡＮＤ回路１２の出力は、ｔ１時
点からｔ４時点までの期間がＨレベルとなり、それ以外
の期間がＬレベルとなるため、ＡＮＤ回路１２の出力で
制御される第２の電源スイッチ回路１４はその期間だけ
第２の発振器１１に電源供給を行い、第２の発振器１１
の発振出力をセレクタ１５を介して発振出力端子２に出
力する。即ち、第２の発振器１１は、その発振出力ＯＳ
Ｃ２が必要となる期間（ｔ１時点からｔ４時点までの期
間）のみ第２の電源スイッチ回路１４を介して電源供給
がなされ、その期間中のみ発振動作する。従って、第２
の発振器１１は、スタンバイ状態から通常動作状態に切
り替わった後の過渡期のみ動作することになり、必要最
小限の消費電力で動作する。

【００４９】なお、発振制御端子１に入力されるＯＳＣ
ＥＮ信号が再びＬレベルになると、セラミック発振器
３，第２の発振器１１，カウンタ１３およびＤＦＦ１６
が初期化され、再び全体の回路がスタンバイ状態に戻
る。

【００５０】以上のように、第２の実施形態の発振回路
は、セラミック発振器３の発振出力ＯＳＣ１の所定個数
をカウントしてから、セラミック発振器３の発振出力Ｏ
ＳＣ１を選択して出力するため、十分大きな発振振幅を
持ち安定な発振周波数の発振出力が得られる。また、起
動時間の短い第２の発振器１１は、セラミック発振器３
の発振出力が安定するまでの過渡期（ｔ４時点までの期
間）のみ作動して、セラミック発振器３の発振出力の欠
落を補う、代替の発振出力を活用してＦＤＤのシステム
を早く作動させることが可能になる。それだけでなく、
第２の発振器１１への電源供給が必要最小限となるた
め、システム全体の電力消費を第１の実施形態に比べて
大幅に削減できるという格別な効果を奏する。

【００５１】

【発明の効果】以上のように本発明の発振回路は、スタ
ンバイ時には第１，第２の発振器への電源供給を遮断し
て、通常動作時にのみ第１，第２の発振器を回路動作さ
せるため、消費電力を最小限に抑えることができる。ま
た、通常動作状態になって第１の発振器の発振出力が安
定化するまでの過渡期には、第２の発振器の発振出力が
出力されるため、モード切り替えの過渡期の発振出力を
安定な状態に素早く近付けられるという格別の効果を奏
する。

【図面の簡単な説明】

【図１】本発明の第１の実施形態における発振回路の構
成図

【図２】第１の実施形態の回路動作を説明するためのタ
イミング図

【図３】本発明の第２の実施形態における発振回路の構
成図

【図４】第２の実施形態の回路動作を説明するためのタ
イミング図

【図５】従来の発振回路の構成図

【図６】従来例を説明するためのタイミング図

【符号の説明】

１ 発振制御端子 ２ 発振出力端子 ３ セラミック発振器 ４ 第１の電源スイッチ回路 ５ バッファ ６ 抵抗 ７ インバータ ８ セラミック発振子 ９ 容量Ｃ１ １０ 容量Ｃ２ １１ 第２の発振器 １２ ＡＮＤ回路 １３ カウンタ １４ 第２の電源スイッチ回路 １５ セレクタ １６ フリップフロップ

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5J079 AA05 BA24 BA41 EA04 FB31 FB34 FB48 KA01 5J081 AA01 BB02 CC04 CC44 DD04 DD15 EE15 FF03 GG06 HH01 KK04 KK23 LL05 MM01 MM02

Claims (4)

【特許請求の範囲】
1. 【請求項１】 スタンバイ時に電源供給が遮断され、通
   常動作時の電源供給によって徐々に起動する一方、所定
   周波数で安定に発振する第１の発振器と、 スタンバイ時に電源供給が遮断され、通常動作時の電源
   供給によって短時間で起動する第２の発振器と、 前記第１の発振器の発振出力を所定個数カウントした後
   はカウント動作がリセットされるカウンタと、 スタンバイ時から通常動作時に移行した当初は前記第２
   の発振器の発振出力を選択する一方、前記カウンタが前
   記第１の発振器の発振出力を所定個数カウントした後は
   前記第１の発振器の発振出力を選択するように、前記カ
   ウンタの出力に応じて切替動作するセレクタとを具備し
   た発振回路。
2. 【請求項２】 カウンタが第１の発振器の発振出力を所
   定個数カウントした後は、第１の発振器の発振出力を選
   択して出力する一方、第２の発振器への電源供給を遮断
   することを特徴とする請求項１記載の発振回路。
3. 【請求項３】 スタンバイ時に電源供給が遮断され、通
   常動作時の電源供給によって起動する圧電発振器と、 スタンバイ時に電源供給が遮断され、通常動作時の電源
   供給によって短時間で起動する一方、前記圧電発振器と
   ほぼ同じ発振周波数で発振する第２の発振器と、 前記圧電発振器の発振出力を所定個数カウントした後は
   カウント動作がリセットされるカウンタと、 スタンバイ時から通常動作時に移行した当初は前記第２
   の発振器の発振出力を選択する一方、前記カウンタが前
   記圧電発振器の発振出力を所定個数カウントした後は前
   記圧電発振器の発振出力を選択するように、前記カウン
   タの出力に応じて切替動作するセレクタとを具備した発
   振回路。
4. 【請求項４】 カウンタが圧電発振器の発振出力を所定
   個数カウントした後は、前記圧電発振器の発振出力を選
   択して出力する一方、第２の発振器への電源供給を遮断
   することを特徴とする請求項３記載の発振回路。