WO2012133282A1 - レーダ装置 - Google Patents

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靖 青柳
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古河電気工業株式会社
古河As株式会社
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    • H03M1/12—Analogue/digital converters

Definitions

  • the present invention relates to a radar apparatus that detects a distance to a nearby object, a relative speed, an azimuth, and the like, and particularly to a radar apparatus that uses an ultra-wideband pulse signal.
  • the radar device is a device that measures the time until the radio wave radiated from the device is reflected by the target and received again by the radar, and detects the distance.
  • the received signal processing requires analog / digital conversion (A / D conversion) and sampling processing for digital signal processing such as integration processing and frequency analysis processing.
  • the sampling process is a process of holding an analog signal at an arbitrary time with respect to an analog input signal by a sample hold circuit and holding the voltage of the analog signal.
  • equivalent sampling refers to a process of converting a repetitive signal into a long-period repetitive signal having a longer period than the actual signal speed when the repetitive signal is received.
  • the waveform width of one transmission wave is very narrow. Therefore, in order to receive this signal while maintaining high resolution, 1 Gsps (gigasample It is necessary to realize a very high-speed sampling of more than (/ sec).
  • the sampling rate can be reduced to about 1/100.
  • equivalent sampling the elapsed time (corresponding to distance) after sending a signal is changed sequentially. This corresponds to changing the timing for performing the sampling process. In this way, all the sampling processing within the detection range is performed while changing the processing timing of the A / D converter little by little, and the object is detected based on the processing result. Further, in order to increase the processing speed, it is necessary to perform equivalent sampling not only once per transmission but also multiple times.
  • the pipeline type A / D converter In order to realize high-speed sampling processing as described above, it is essential to use a pipeline type A / D converter that performs pipeline processing.
  • a plurality of stages of A / D conversion processes are sequentially performed using a number of comparators corresponding to the number of bits of the output digital signal.
  • the pipeline type A / D converter also includes a clock stabilizer that accurately controls the timing of sampling processing in a plurality of stages.
  • the clock stabilizer is composed of a plurality of synchronization circuits, and performs sampling processing while maintaining a preset timing with high accuracy.
  • Patent Document 2 discloses an equivalent sampling radar that realizes equivalent time sampling by temporal scanning of a received signal.
  • Patent Document 3 discloses a specific configuration in which time scanning in equivalent time sampling is performed not on the reception side but on the transmission side.
  • Patent Document 4 discloses a configuration of an A / D converter based on pipeline processing necessary for realizing equivalent time sampling at high speed.
  • a configuration of a pipeline type A / D converter in which a plurality of sub A / D converters that perform 2-bit A / D conversion are connected in cascade is disclosed.
  • the timing of the sampling process is changed by the pipeline type A / D converter, the A / D conversion process at each stage cannot immediately follow the timing change, and the operation becomes unstable for a predetermined period immediately after the timing change. Become.
  • sample hold and processing at each stage cannot be performed accurately, and stable equivalent sampling cannot be realized.
  • the time lag of such sampling processing may be, for example, about several hundred ns, which degrades the performance of the radar apparatus.
  • the present invention has been made in view of the above problems, and in addition to a sampling clock for capturing a received signal and performing a sampling process, a dummy clock is generated while the sampling process is paused.
  • An object of the present invention is to provide a radar apparatus that can stably perform an equivalent sampling by stably operating a / D converter.
  • a first aspect of a radar apparatus includes a transmission circuit that emits a transmission signal, converts the transmission signal into a signal of a predetermined frequency band, radiates the signal into space, and emits the radiation.
  • a high-frequency circuit unit that receives a reflected signal reflected by an object, processes the received signal and outputs a received signal, an A / D converter that inputs and samples the received signal, and And an A / D converter control unit that controls sampling processing by the A / D converter, wherein the A / D converter control unit is configured to perform the signal capture period that is set from the generation of the transmission signal as a starting point. In a first period, and the A / D converter is operated in a second period equal to or shorter than the first period in a rest period other than the signal capturing period. That.
  • the A / D converter control unit includes a delay setting circuit that sets a delay time, a sampling clock generation unit that generates a sampling clock in the first cycle, and the second cycle.
  • a dummy clock generating section for generating a dummy clock at a switch, a switch connected to any one of the sampling clock generating section and the dummy clock generating section and outputting the sampling clock or the dummy clock to the A / D converter;
  • the delay setting circuit controls the switch so that the signal capture period is connected to the sampling clock generator, and the idle period is connected to the dummy clock generator.
  • the transmission circuit emits the transmission signal at a predetermined repetition period, and the delay setting circuit sequentially changes a delay time from the time of transmission of the transmission signal. A signal capturing period is set.
  • the transmission circuit emits the transmission signal at a predetermined repetition period, and the delay setting circuit sequentially changes a delay time from the predetermined repetition period. And requesting the transmission signal to be issued, and setting the signal capture period in the repetition cycle.
  • a / D converter is a pipeline type A / D converter having a clock stabilizer.
  • the dummy clock is generated while the sampling process is paused, thereby stably operating the A / D converter.
  • a radar apparatus that can perform equivalent sampling at high speed can be provided.
  • FIG. 1 is a block diagram showing a configuration of a radar apparatus according to a first embodiment of the present invention. It is a block diagram which shows the structural example of a pipeline type A / D converter. It is a graph which shows an example of the clock signal used for sampling processing. It is explanatory drawing which shows an example of the clock signal which operates an A / D converter. It is a block diagram which shows the structure of the radar apparatus which concerns on 2nd Embodiment of this invention.
  • FIG. 1 is a block diagram illustrating a configuration of a radar apparatus 100 according to the present embodiment.
  • the radar apparatus 100 emits a transmission signal, a transmission circuit 110 that emits a transmission signal, radiates the transmission signal emitted from the transmission circuit 110 to a space in a predetermined frequency band, receives a signal reflected by an object, and outputs a reception signal High-frequency circuit unit 120, A / D converter 130 that receives a received signal from high-frequency circuit unit 120, performs sampling processing, and outputs a digital signal, and A / D that controls sampling processing of the received signal by A / D converter 130 A D converter control unit 140 and a digital processing unit 150 that receives a digital signal from the A / D converter 130 and detects a distance to the object, a relative speed, a direction, and the like are provided.
  • the transmission circuit 110 issues a transmission signal to the high-frequency circuit unit 120 at a predetermined pulse repetition period.
  • the high-frequency circuit unit 120 includes a transmission signal converter 121 that converts a transmission signal emitted from the transmission circuit 110 into a predetermined frequency band, and a transmission signal that radiates the transmission signal output from the transmission signal converter 121 into space.
  • the reception signal processed by the reception signal processing unit 124 is output to the A / D converter 130.
  • the A / D converter control unit 140 that controls the A / D converter 130 samples a reception signal by the delay setting circuit 141 that sets a delay time after the transmission signal is emitted from the transmission circuit 110 and the A / D converter 130.
  • a sampling clock generator 142 that generates a clock for generating a dummy clock
  • a dummy clock generator 143 that generates a dummy clock at a predetermined speed
  • a sampling clock output from the sampling clock generator 142 and a dummy clock generator 143 and a switch 144 that selects one of the dummy clocks and outputs the selected clock to the A / D converter 130.
  • the A / D converter 130 is a pipeline type A / D converter
  • FIG. 2 is a block diagram showing a configuration example of a pipeline type A / D converter that can be used for the A / D converter 130.
  • the pipeline type A / D converter 10 shown in FIG. 1 includes a plurality of sets (multiple stages) of stage-by-stage processing units 20 each including an A / D converter 21, a D / A converter 22, an adder 23, and an amplifier 24. I have.
  • the A / D converter 21 has one comparator (not shown), and the A / D conversion process for one bit is performed by the one-stage processing unit 20.
  • the pipeline type A / D converter 10 that converts an analog signal into an N-bit digital signal, a (N-1) stage-by-stage processing unit 20 is provided, and a single A / D converter 21 is provided as the final stage. It is the composition which was made.
  • the pipeline type A / D converter 10 further includes a clock stabilizer 11, an input terminal 12, an output terminal 13, and an encoder 14.
  • the analog signal of the voltage Vi input from the input terminal 12 is input to the first stage processing unit 20 where it is input to the A / D converter 21 and the adder 23.
  • the input voltage Vi is compared with a predetermined reference voltage by a comparator (not shown). As a result of the comparison, when the voltage Vi is equal to or higher than the reference voltage, “1” is output, and when the voltage Vi is lower than the reference voltage, “0” is output.
  • This output signal is output to the encoder 14 as a value of the Nth bit and also to the D / A converter 22.
  • the D / A converter 22 converts the digital value input from the A / D converter 21 into an analog signal again and outputs it to the adder 23.
  • the adder 23 subtracts the voltage input from the D / A converter 22 from the voltage Vi input from the input terminal 12.
  • the voltage subtracted by the adder 23 is input to the amplifier 24, amplified to a predetermined level, and output to the next stage-by-stage processing unit 20.
  • the next second-stage processing unit 20 performs the same processing as described above, and the digital value of the (N ⁇ 1) th bit is output to the encoder 14.
  • the processing of the stage-by-stage processing unit 20 up to the (N ⁇ 1) -th stage is performed, and the digital value up to the second bit is output to the encoder 14, and further from the A / D converter 21 at the final stage.
  • the digital value of the bit is output to the encoder 14.
  • the pipeline type A / D converter 10 performs A / D conversion processing step by step, and the clock stabilizer 11 controls the timing of the A / D conversion processing at each stage with high accuracy.
  • the clock stabilizer 11 operates the (N-1) stage-by-stage processing units 20 and the final stage A / D converter 21 in synchronization in sequence.
  • the clock stabilizer 131 controls the timing of the A / D conversion processing in a plurality of stages with high accuracy.
  • the pipeline type A / D converter 10 is stopped during a period other than a signal capturing period in which a received signal is input and sampling processing is performed, and a sampling clock is output from the clock stabilizer 11 at the same time as the received signal is input. Since the sampling clock is not stable immediately after the output is started, the A / D converter 10 cannot perform normal sampling processing. For this reason, the number of cycles until the sampling clock is stabilized is defined by the specifications of the pipeline type A / D converter.
  • FIG. 1 An example of the sampling clock after the start of the signal capture period is shown in FIG.
  • the output start time of the sampling clock 51 is T0
  • the signal capture period in which the sampling process is performed after the received signal is input is the period from the output start time T0 to the time Ts.
  • the sampling clock 51 is not stable during the period from the output start time T0 to Ta during the signal capture period Ts, and there is a waiting time during this period.
  • a waiting time Ta as shown in FIG. 3A occurs every time the processing timing is changed, the processing timing is changed many times, so that all sampling processes within the detection range are performed. A waiting time of a considerable period occurs. Such a waiting time causes a reduction in the performance of the radar apparatus.
  • the clock is operated at a period different from the sampling clock output in the signal capturing period in the pause period in which the sampling process is not performed.
  • the clock that is output during the idle period is hereinafter referred to as a dummy clock.
  • the sampling clock period is the first period
  • the dummy clock period is the second period.
  • FIGS. 3B and 3C show examples of clock signals when a dummy clock is output during the pause period and a sampling clock is output during the signal capture period.
  • the rest period is indicated by Td.
  • FIG. 3B shows an example of a clock signal when the second period of the dummy clock 52 is longer than the first period of the sampling clock 51
  • FIG. 3C shows the second period of the dummy clock 52. Shows an example of the clock signal when the signal is shorter than the first period of the sampling clock 51.
  • a stable clock signal can be obtained even when switching from the dummy clock to the sampling clock at the start of the signal capture period by outputting a dummy clock with a period equal to or shorter than that of the sampling clock during the pause period. Can do.
  • the sampling processing can be performed with a stable sampling clock immediately after the switching.
  • FIG. 4 in the A / D converter 130 of this embodiment, when the transmission signal 50 is output from the transmission circuit 110, the signal capture period starting from this is operated by the sampling clock 51, and the signal capture period It operates with the dummy clock 52 until the next transmission signal 50 is output after the end.
  • the A / D converter control unit 140 that controls the A / D converter 130 is provided with a sampling clock generation unit 142, a dummy clock generation unit 143, and a switch 144.
  • the sampling clock generation unit 142 generates a sampling clock having a first period used for operating the sampling process in the A / D converter 130.
  • the dummy clock generation unit 143 generates a dummy clock having a second period that is equal to or shorter than the sampling clock.
  • the delay setting circuit 141 determines a delay time to be delayed from that as a starting point, and outputs a request signal for switching to the switch 144 after the delay time has elapsed. To do.
  • the switch 144 is switched from the dummy clock generation unit 143 side to the sampling clock generation unit 142 side, and the sampling clock is output from the sampling clock generation unit 142 to the clock stabilization unit 131 of the A / D converter 130 via the switch 144. Is done.
  • the A / D converter 130 performs sampling processing in accordance with the sampling clock input from the sampling clock generator 142.
  • a switching request signal is output from the delay setting circuit 141 to the switch 144, and the sampling clock generator 142 side is switched to the dummy clock generator 143 side.
  • the dummy clock is output from the dummy clock generation unit 143 to the clock stabilization unit 131 of the A / D converter 130 via the switch 144.
  • the switch 144 by controlling the switch 144 in accordance with the switching request signal from the delay setting circuit 141, the clock signal as illustrated in FIG. 3C can be used in the A / D converter 130, and a waiting time is provided. Sampling processing can be performed without any problem.
  • the dummy clock is generated while the sampling process is paused, thereby causing the A / D converter to operate stably.
  • FIG. 5 is a block diagram showing the configuration of the radar apparatus 200 of the present embodiment.
  • the transmission circuit 110 emits a transmission signal at a constant repetition period
  • the delay setting circuit 141 changes the timing at which the A / D converter 130 performs sampling processing.
  • the timing at which the transmission circuit 110 issues a transmission signal is sequentially changed so that the timing at which the A / D converter 130 performs sampling processing has a constant repetition period. .
  • the delay setting circuit 141 changes the output timing of the control signal for requesting the transmission signal and outputs the control signal to the transmission circuit 210.
  • the delay setting circuit 141 issues the transmission signal.
  • a switching request signal is output from the delay setting circuit 141 to the switch 144 at a constant repetition cycle.
  • a stable sampling clock is always obtained, and the A / D converter is stably operated to perform equivalent sampling at high speed. It can be carried out.
  • a stable sampling clock can be obtained immediately after switching even when the second period of the dummy clock is equal to the first period of the sampling clock.
  • the description in the present embodiment shows an example of the radar apparatus according to the present invention, and the present invention is not limited to this.
  • the detailed configuration and detailed operation of the radar apparatus according to the present embodiment can be changed as appropriate without departing from the spirit of the present invention.

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Abstract

　受信信号を取り込んでサンプリング処理を行うためのサンプリングクロックに加えて、サンプリング処理を休止している間にダミークロックを発生させることで、Ａ／Ｄコンバータを安定に動作させて等価サンプリングを高速に行えるレーダ装置を提供する。　レーダ装置１００は、Ａ／Ｄコンバータ制御部１４０にサンプリングクロック発生部１４２、ダミークロック発生部１４３、及びスイッチ１４４を備えている。送信信号が発出されると、サンプリングクロック発生部１４２からＡ／Ｄコンバータ１３０にサンプリングクロックが出力され、休止期間はダミークロック発生部１４３からＡ／Ｄコンバータ１３０にダミークロックが出力される。

Description

レーダ装置
　本発明は、近傍の対象物までの距離、相対速度、方位等を検知するレーダ装置に関し、特に超広帯域なパルス信号を用いるレーダ装置に関する。
　レーダ装置は、該装置から放射された電波がターゲットで反射して再びレーダで受信されるまでの時間を計測し、距離を探知する装置である。その受信信号処理は、積分処理や周波数解析処理などのディジタル信号処理のため、アナログ／ディジタル変換（Ａ／Ｄ変換）を行ってサンプリング処理を実施する必要がある。サンプリング処理は、アナログの入力信号に対して、任意の時刻におけるアナログ信号をサンプルホールド回路で保持し、アナログ信号の電圧を保持する処理である。
　この処理は、特許文献１に開示されているような等価サンプリングにおいて用いられるものである。ここで、等価サンプリングとは、繰り返し信号を受信する際、実際の信号速度よりも周期の長い長周期の繰り返し信号へと変換する処理をいう。特に、数百ＭＨｚ以上の帯域幅を有する超広帯域レーダにおいては、１回の送信波の波形幅が非常に狭いため、この信号を高い分解能を維持したまま受信するためには、１Ｇｓｐｓ（ギガサンプル／秒）以上の非常に高速なサンプリングを実現する必要がある。しかし、等価サンプリングを用いることで、そのサンプリング速度を１００分の１程度に低下させることができる。
　等価サンプリングでは、信号を送出してからの経過時間（距離に相当）を順次変更していく。これは、サンプリング処理を行うタイミングを変更することに対応する。このように、Ａ／Ｄコンバータの処理タイミングを少しずつ変更しながら検知範囲内のサンプリング処理をすべて行い、その処理結果をもとに対象物を検知する。また、処理の高速化のために、等価サンプリングを１送信に１回だけでなく複数回行う必要がある。
　上記のような高速のサンプリング処理を実現するためには、パイプライン処理を行うパイプライン型Ａ／Ｄコンバータの使用が必須である。パイプライン型Ａ／Ｄコンバータでは、出力するディジタル信号のビット数に対応する個数の比較器を用いて、複数段のＡ／Ｄ変換処理を順次行っている。また、パイプライン型Ａ／Ｄコンバータは、複数段のサンプリング処理のタイミングを正確に制御するクロック安定器を備えている。クロック安定器は複数の同期回路で構成されており、予め設定されたタイミングを高精度に維持してサンプリング処理を行わせる。
　特許文献２には、受信信号を時間走査によって、等価時間サンプリングを実現する等価サンプリングレーダが開示されている。また、特許文献３には、等価時間サンプリングにおける時間走査を受信側ではなく、送信側で行う具体的な構成が開示されている。
　さらに、等価時間サンプリングを高速に実現するために必要なパイプライン処理を前提としたＡ／Ｄコンバータの構成が特許文献４に開示されている。ここでは、２ビットのＡ／Ｄ変換を行うサブＡ／Ｄコンバータを複数縦続接続したパイプライン型Ａ／Ｄコンバータの構成が開示されている。
特開平１－２３５８６３号公報 特表２００２－５１６４５３号公報 特表２００１－５２６７６７号公報 特開２００１－１６８７１３号公報
　しかしながら、パイプライン型Ａ／Ｄコンバータでサンプリング処理のタイミングを変更すると、各段のＡ／Ｄ変換処理がタイミング変更に直ちに追従することができず、タイミング変更直後の所定期間にわたって動作が不安定になる。その結果、サンプルホールドや各段の処理を正確に行うことができず、安定した等価サンプリングを実現できなくなる、という問題が生じる。そのため、タイミングを変更した直後のサンプリング処理のデータを用いることができず、正確なデータを得るまでの待ち時間が発生する。このようなサンプリング処理のタイムラグは、例えば数百ｎｓ程度となる場合もあり、レーダ装置の性能を低下させてしまう。
　本発明は、上記課題に鑑みてなされたものであり、受信信号を取り込んでサンプリング処理を行うためのサンプリングクロックに加えて、サンプリング処理を休止している間にダミークロックを発生させることで、Ａ／Ｄコンバータを安定に動作させて等価サンプリングを高速に行えるレーダ装置を提供することを目的とする。
　上記課題を解決するため、本発明のレーダ装置の第１の態様は、送信信号を発出する送信回路と、前記送信信号を所定の周波数帯域の信号に変換して空間に放射し、前記放射された信号が対象物で反射された反射信号を受信し、前記受信した信号を処理して受信信号を出力する高周波回路部と、前記受信信号を入力してサンプリング処理するＡ／Ｄコンバータと、前記Ａ／Ｄコンバータによるサンプリング処理を制御するＡ／Ｄコンバータ制御部と、を備え、前記Ａ／Ｄコンバータ制御部は、前記送信信号の発出を起点に設定される信号取り込み期間は前記Ａ／Ｄコンバータを第１周期で動作させ、前記信号取り込み期間以外の休止期間は前記第１周期と同等またはそれより短い第２周期で前記Ａ／Ｄコンバータを動作させることを特徴とする。
　本発明のレーダ装置の他の態様は、前記Ａ／Ｄコンバータ制御部は、遅延時間を設定する遅延設定回路と、前記第１周期でサンプリングクロックを発生させるサンプリングクロック発生部と、前記第２周期でダミークロックを発生させるダミークロック発生部と、前記サンプリングクロック発生部と前記ダミークロック発生部のいずれか一方に接続して前記サンプリングクロックまたは前記ダミークロックを前記Ａ／Ｄコンバータに出力するスイッチと、を備え、前記遅延設定回路は、前記信号取り込み期間は前記サンプリングクロック発生部に接続させ、前記休止期間は前記ダミークロック発生部に接続させるように前記スイッチを制御することを特徴とする。
　本発明のレーダ装置の他の態様は、前記送信回路は、所定の繰返し周期で前記送信信号を発出し、前記遅延設定回路は、前記送信信号の発出時点からの遅延時間を順次変更して前記信号取り込み期間を設定することを特徴とする。
　本発明のレーダ装置の他の態様は、前記送信回路は、所定の繰返し周期で前記送信信号を発出し、前記遅延設定回路は、所定の繰返し周期からの遅延時間を順次変更して前記送信回路に前記送信信号の発出を要求するとともに、前記繰返し周期で前記信号取り込み期間を設定することを特徴とする。
　本発明のレーダ装置の他の態様は、前記Ａ／Ｄコンバータは、クロック安定器を有するパイプライン型のＡ／Ｄコンバータであることを特徴とする。
　本発明によれば、受信信号を取り込んでサンプリング処理を行うためのサンプリングクロックに加えて、サンプリング処理を休止している間にダミークロックを発生させることで、Ａ／Ｄコンバータを安定に動作させて等価サンプリングを高速に行えるレーダ装置を提供することができる。
本発明の第１実施形態に係るレーダ装置の構成を示すブロック図である。 パイプライン型Ａ／Ｄコンバータの構成例を示すブロック図である。 サンプリング処理に用いられるクロック信号の一例を示すグラフである。 Ａ／Ｄコンバータを動作させるクロック信号の一例を示す説明図である。 本発明の第２実施形態に係るレーダ装置の構成を示すブロック図である。
　本発明の好ましい実施の形態におけるレーダ装置について、図面を参照して詳細に説明する。同一機能を有する各構成部については、図示及び説明簡略化のため、同一符号を付して示す。
　（第１実施形態）
　本発明の第１の実施形態に係るレーダ装置を、図１を用いて以下に説明する。図１は、本実施形態のレーダ装置１００の構成を示すブロック図である。レーダ装置１００は、送信信号を発出する送信回路１１０と、送信回路１１０から発出された送信信号を所定の周波数帯で空間に放射するとともに対象物で反射された信号を受信して受信信号を出力する高周波回路部１２０と、高周波回路部１２０から受信信号を入力してサンプリング処理を行いディジタル信号を出力するＡ／Ｄコンバータ１３０と、Ａ／Ｄコンバータ１３０による受信信号のサンプリング処理を制御するＡ／Ｄコンバータ制御部１４０と、Ａ／Ｄコンバータ１３０からディジタル信号を入力して対象物までの距離、相対速度、方位等を検知するディジタル処理部１５０とを備えている。
　送信回路１１０は、所定のパルス繰返し周期で高周波回路部１２０に送信信号を発出する。また、高周波回路部１２０は、送信回路１１０から発出された送信信号を所定の周波数帯域に変換する送信信号変換部１２１と、送信信号変換部１２１から出力される送信信号を空間に放射する送信用アンテナ１２２と、送信信号が対象物で反射された信号を受信する受信用アンテナ１２３と、受信用アンテナ１２３で受信した信号を入力して所定の処理を行う受信信号処理部１２４とを備えている。受信信号処理部１２４で処理された受信信号がＡ／Ｄコンバータ１３０に出力される。
　Ａ／Ｄコンバータ１３０を制御するＡ／Ｄコンバータ制御部１４０は、送信回路１１０から送信信号が発出されてからの遅延時間を設定する遅延設定回路１４１と、Ａ／Ｄコンバータ１３０で受信信号をサンプリングするためのクロックを発生させるサンプリングクロック発生部１４２と、所定速度のダミークロックを発生させるダミークロック発生部１４３と、サンプリングクロック発生部１４２から出力されるサンプリングクロックとダミークロック発生部１４３から出力されるダミークロックのいずれか一方を選択してＡ／Ｄコンバータ１３０に出力するスイッチ１４４とを備えている。
　ここで、Ａ／Ｄコンバータ１３０の構成の一例を、図２を用いて説明する。Ａ／Ｄコンバータ１３０はパイプライン型のＡ／Ｄコンバータであり、図２はＡ／Ｄコンバータ１３０に使用可能なパイプライン型Ａ／Ｄコンバータの構成例を示すブロック図である。同図に示すパイプライン型Ａ／Ｄコンバータ１０は、Ａ／Ｄコンバータ２１とＤ／Ａコンバータ２２と加算器２３と増幅器２４とを１組とする段毎処理部２０を複数組（複数段）備えている。ここでは、Ａ／Ｄコンバータ２１が図示しない比較器を１つ有し、１段の段毎処理部２０で１ビット分のＡ／Ｄ変換処理を行うものとしている。
　アナログ信号をＮビットのディジタル信号に変換するパイプライン型Ａ／Ｄコンバータ１０では、（Ｎ－１）段の段毎処理部２０が設けられ、さらに最終段として単体のＡ／Ｄコンバータ２１が設けられた構成となっている。パイプライン型Ａ／Ｄコンバータ１０は、さらにクロック安定器１１、入力端子１２、出力端子１３、及びエンコーダ１４を備えている。
　入力端子１２から入力された電圧Ｖｉのアナログ信号は、第１段目の段毎処理部２０に入力され、ここでＡ／Ｄコンバータ２１と加算器２３に入力される。Ａ／Ｄコンバータ２１では、入力した電圧Ｖｉを図示しない比較器で所定の基準電圧と比較する。比較の結果、電圧Ｖｉが基準電圧以上のときは”１”を出力する一方、電圧Ｖｉが基準電圧未満のときは”０”を出力する。この出力信号は、Ｎビット目の値としてエンコーダ１４に出力されるとともに、Ｄ／Ａコンバータ２２にも出力される。
　Ｄ／Ａコンバータ２２は、Ａ／Ｄコンバータ２１から入力したディジタル値を再びアナログ信号に変換し、これを加算器２３に出力する。加算器２３では、入力端子１２から入力した電圧Ｖｉから、Ｄ／Ａコンバータ２２から入力した電圧を減算する。加算器２３で減算された電圧は、増幅器２４に入力されて所定のレベルまで増幅されて次の段毎処理部２０に出力される。次の第２段目の段毎処理部２０でも上記と同様の処理が行われ、（Ｎ－１）ビット目のディジタル値がエンコーダ１４に出力される。以下同様にして第（Ｎ－１）段目までの段毎処理部２０の処理が行われて２ビット目までのディジタル値がエンコーダ１４に出力され、さらに最終段のＡ／Ｄコンバータ２１から１ビット目のディジタル値がエンコーダ１４に出力される。
　上記のように、パイプライン型Ａ／Ｄコンバータ１０はＡ／Ｄ変換処理を段階的に行っており、各段のＡ／Ｄ変換処理のタイミングをクロック安定器１１で高精度に制御している。すなわち、クロック安定器１１は（Ｎ－１）段の段毎処理部２０及び最終段のＡ／Ｄコンバータ２１を順次同期させて動作させている。本実施形態のＡ／Ｄコンバータ１３０においても、クロック安定器１３１が複数段のＡ／Ｄ変換処理のタイミングを高精度に制御している。
　等価サンプリングでは、処理タイミングを少しずつ変更しながらサンプリングを行っていく必要があり、Ａ／Ｄコンバータ１３０としてパイプライン型Ａ／Ｄコンバータ１０を用いた場合も同様である。パイプライン型Ａ／Ｄコンバータ１０では、複数段で同期させながらサンプリング処理を順次行っていることから、処理タイミングを変更するときは複数段のそれぞれの処理タイミングを同期をとりながら変更する必要がある。しかし、各段の処理タイミングはクロック安定器１１で厳格に管理されているため、処理タイミングを変更した直後は動作が不安定になるといった問題があった。そのため、処理タイミングの変更後は安定するまで待つ必要があり、サンプリング処理にタイムラグが発生していた。
　パイプライン型Ａ／Ｄコンバータ１０は、受信信号を入力してサンプリング処理を行う信号取り込み期間以外は停止しており、受信信号を入力すると同時にクロック安定器１１からサンプリングクロックが出力される。サンプリングクロックは、出力を開始した直後は安定していないため、Ａ／Ｄコンバータ１０は正常なサンプリング処理を行えない。そのため、サンプリングクロックが安定するまでのサイクル数が、パイプライン型Ａ／Ｄコンバータの仕様で規定されている。
　信号取り込み期間開始後のサンプリングクロックの一例を図３（ａ）に示す。同図では、サンプリングクロック５１の出力開始時刻をＴ０とし、受信信号を入力後サンプリング処理を行う信号取り込み期間を出力開始時刻Ｔ０から時間Ｔｓの期間としている。同図に示すように、信号取り込み期間Ｔｓのうち出力開始時刻Ｔ０からＴａで示す期間はサンプリングクロック５１が安定しておらず、この間は待ち時間となる。
　レーダ装置において、処理タイミングを変更する度に図３（ａ）に示すような待ち時間Ｔａが発生すると、処理タイミングの変更が多数回行われることから、検知範囲内のサンプリング処理をすべて行う間に相当期間の待ち時間が発生してしまう。このような待ち時間により、レーダ装置の性能低下を招いてしまう。
　そこで、本実施形態のレーダ装置１００では、サンプリング処理を行わない休止期間に、信号取り込み期間に出力するサンプリングクロックとは別の周期でクロックを動作させるようにする。休止期間に出力させるクロックを、以下ではダミークロックと称する。また、サンプリングクロックの周期を第１周期とし、ダミークロックの周期を第２周期とする。休止期間にダミークロックを出力させ、信号取り込み期間にサンプリングクロックを出力させたときのクロック信号の一例を図３（ｂ）、（ｃ）に示す。図３（ｂ）、（ｃ）では、休止期間をＴｄで示している。図３（ｂ）は、ダミークロック５２の第２周期をサンプリングクロック５１の第１周期より長くしたときのクロック信号の一例を示しており、図３（ｃ）は、ダミークロック５２の第２周期をサンプリングクロック５１の第１周期より短くしたときのクロック信号の一例を示している。
　図３より、休止期間にダミークロック５２を出力せず受信信号の入力と同時にサンプリングクロック５１の出力を開始する場合（図３（ａ））に比べて、休止期間にダミークロック５２を出力する場合（図３（ｂ）、（ｃ））にはサンプリングクロック５１を短時間で安定化させることが可能となる。また、ダミークロック５２の第２周期をサンプリングクロック５１の第１周期より長くした場合（図３（ｂ））には、ダミークロック５２からサンプリングクロック５１に切り替えた直後はクロック信号が不安定となっているのに対し、ダミークロック５２の第２周期をサンプリングクロック５１の第１周期より短くした場合（図３（ｃ））には、サンプリングクロック５１に切り替えた直後もクロック信号が安定していることがわかる。さらに、ダミークロック５２の第２周期をサンプリングクロック５１の第１周期と同等にした場合には、サンプリングクロック５１に切り替えた直後はクロック信号が若干不安定になるもののすぐに安定する。
　上記のように、サンプリングクロックと同等かそれより短い周期のダミークロックを休止期間に出力させておくことで、信号取り込み期間の開始時にダミークロックからサンプリングクロックに切り替えても安定したクロック信号を得ることができる。その結果、サンプリング処理のタイミングを変更するためにダミークロックからサンプリングクロックに切り替えるタイミングを変更した場合でも、切替直後から安定したサンプリングクロックでサンプリング処理を行うことができる。本実施形態のＡ／Ｄコンバータ１３０は、図４に示すように、送信回路１１０から送信信号５０が出力されると、これを起点とする信号取り込み期間はサンプリングクロック５１で動作し、信号取り込み期間終了後次に送信信号５０が出力されるまではダミークロック５２で動作する。
　本実施形態のレーダ装置１００では、Ａ／Ｄコンバータ１３０を制御するＡ／Ｄコンバータ制御部１４０にサンプリングクロック発生部１４２、ダミークロック発生部１４３、及びスイッチ１４４が設けられている。サンプリングクロック発生部１４２は、Ａ／Ｄコンバータ１３０でサンプリング処理を動作させるのに用いる第１周期のサンプリングクロックを発生する。また、ダミークロック発生部１４３は、サンプリングクロックと同等かそれより短い第２周期のダミークロックを発生する。
　遅延設定回路１４１は、送信回路１１０から送信信号発出の信号を入力すると、これを起点としてそれから遅延させる遅延時間を決定し、該遅延時間の経過後にスイッチ１４４にスイッチ切替のための要求信号を出力する。これにより、スイッチ１４４がダミークロック発生部１４３側からサンプリングクロック発生部１４２側に切り替えられ、サンプリングクロック発生部１４２からスイッチ１４４を経由してＡ／Ｄコンバータ１３０のクロック安定部１３１にサンプリングクロックが出力される。Ａ／Ｄコンバータ１３０は、サンプリングクロック発生部１４２から入力するサンプリングクロックに従ってサンプリング処理を行う。
　また、信号取り込み期間が終了すると、遅延設定回路１４１からスイッチ１４４に切替要求信号が出力され、サンプリングクロック発生部１４２側からダミークロック発生部１４３側に切り替えられる。これにより、ダミークロック発生部１４３からスイッチ１４４を経由してＡ／Ｄコンバータ１３０のクロック安定部１３１にダミークロックが出力される。このように、遅延設定回路１４１からの切替要求信号に従ってスイッチ１４４を制御することにより、図３（ｃ）に例示するようなクロック信号をＡ／Ｄコンバータ１３０で用いることができ、待ち時間を設けることなくサンプリング処理を行うことが可能となる。
　本実施形態によれば、受信信号を取り込んでサンプリング処理を行うためのサンプリングクロックに加えて、サンプリング処理を休止している間にダミークロックを発生させることで、Ａ／Ｄコンバータを安定に動作させて等価サンプリングを高速に行えるレーダ装置を提供することができる。
　（第２実施形態）
　本発明の第２の実施形態に係るレーダ装置を、図５を用いて以下に説明する。図５は、本実施形態のレーダ装置２００の構成を示すブロック図である。第１実施形態のレーダ装置１００では、送信回路１１０が一定の繰返し周期で送信信号を発出し、遅延設定回路１４１がＡ／Ｄコンバータ１３０でサンプリング処理を行うタイミングを変更するように構成していた。これに対し、本実施形態のレーダ装置２００では、送信回路１１０が送信信号を発出するタイミングを逐次変更させ、Ａ／Ｄコンバータ１３０でサンプリング処理を行うタイミングは一定の繰返し周期となるようにしている。
　送信回路１１０から送信信号を発出するタイミングを変更するために、本実施形態ではＡ／Ｄコンバータ制御部１４０の遅延設定回路１４１から送信回路２１０に送信信号の発出を要求する制御信号を出力する構成としている。遅延設定回路１４１は、送信信号の発出を要求する制御信号の出力タイミングを変更して送信回路２１０に出力し、送信回路２１０がこの制御信号を入力すると送信信号を発出する。
　一方、遅延設定回路１４１からスイッチ１４４へは、切替要求信号を一定の繰返し周期で出力する。本実施形態では、ダミークロックからサンプリングクロックへの切替タイミングが変更されず一定に維持されることから、常に安定したサンプリングクロックが得られ、Ａ／Ｄコンバータを安定に動作させて等価サンプリングを高速に行うことができる。また、本実施形態では、ダミークロックの第２周期をサンプリングクロックの第１周期と同等とした場合でも、切替直後から安定したサンプリングクロックが得られる。
　なお、本実施の形態における記述は、本発明に係るレーダ装置の一例を示すものであり、これに限定されるものではない。本実施の形態におけるレーダ装置の細部構成及び詳細な動作などに関しては、本発明の趣旨を逸脱しない範囲で適宜変更可能である。
１０　　　パイプライン型Ａ／Ｄコンバータ
１１　　　クロック安定器
１２　　　入力端子
１３　　　出力端子
１４　　　エンコーダ
２０　　　段毎処理部
２１、１３０　　Ａ／Ｄコンバータ
２２　　Ｄ／Ａコンバータ
２３　　　加算器
２４　　　増幅器
１００　　レーダ装置
１１０　　送信回路
１２０　　高周波回路部
１２１　　送信信号変換部
１２２　　送信用アンテナ
１２３　　受信用アンテナ
１２４　　受信信号処理部
１４０　　Ａ／Ｄコンバータ制御部
１４１　　遅延設定回路
１４２　　サンプリングクロック発生部
１４３　　ダミークロック発生部
１４４　　スイッチ
１５０　　ディジタル処理部


 

Claims (5)

  1. 　送信信号を発出する送信回路と、
    　前記送信信号を所定の周波数帯域の信号に変換して空間に放射し、前記放射された信号が対象物で反射された反射信号を受信し、前記受信した信号を処理して受信信号を出力する高周波回路部と、
    　前記受信信号を入力してサンプリング処理するＡ／Ｄコンバータと、
    　前記Ａ／Ｄコンバータによるサンプリング処理を制御するＡ／Ｄコンバータ制御部と、を備え、
    　前記Ａ／Ｄコンバータ制御部は、前記送信信号の発出を起点に設定される信号取り込み期間は前記Ａ／Ｄコンバータを第１周期で動作させ、前記信号取り込み期間以外の休止期間は前記第１周期と同等またはそれより短い第２周期で前記Ａ／Ｄコンバータを動作させる
    ことを特徴とするレーダ装置。
  2. 　前記Ａ／Ｄコンバータ制御部は、
    　遅延時間を設定する遅延設定回路と、
    　前記第１周期でサンプリングクロックを発生させるサンプリングクロック発生部と、
    　前記第２周期でダミークロックを発生させるダミークロック発生部と、
    　前記サンプリングクロック発生部と前記ダミークロック発生部のいずれか一方に接続して前記サンプリングクロックまたは前記ダミークロックを前記Ａ／Ｄコンバータに出力するスイッチと、を備え、
    　前記遅延設定回路は、前記信号取り込み期間は前記サンプリングクロック発生部に接続させ、前記休止期間は前記ダミークロック発生部に接続させるように前記スイッチを制御する
    ことを特徴とする請求項１に記載のレーダ装置。
  3. 　前記送信回路は、所定の繰返し周期で前記送信信号を発出し、
    　前記遅延設定回路は、前記送信信号の発出時点からの遅延時間を順次変更して前記信号取り込み期間を設定する
    ことを特徴とする請求項２に記載のレーダ装置。
  4. 　前記送信回路は、所定の繰返し周期で前記送信信号を発出し、
    　前記遅延設定回路は、所定の繰返し周期からの遅延時間を順次変更して前記送信回路に前記送信信号の発出を要求するとともに、前記繰返し周期で前記信号取り込み期間を設定する
    ことを特徴とする請求項２に記載のレーダ装置。
  5. 　前記Ａ／Ｄコンバータは、クロック安定器を有するパイプライン型のＡ／Ｄコンバータである
    ことを特徴とする請求項１乃至４のいずれか１項に記載のレーダ装置。
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