JP2001251140A

JP2001251140A - 半導体集積装置

Info

Publication number: JP2001251140A
Application number: JP2000061830A
Authority: JP
Inventors: Hiroshi Yoshikawa; 寛吉川; Akira Nakamura; 晃中村
Original assignee: Rohm Co Ltd
Current assignee: Rohm Co Ltd
Priority date: 2000-03-02
Filing date: 2000-03-02
Publication date: 2001-09-14

Abstract

(57)【要約】【課題】セラミック発振器の発振が安定するまではＣＲ
発振器による発振出力を選択して発振動作を行う従来構
成の半導体集積装置では、ＣＲ発振器の発振周波数精度
が悪いために電源投入直後の発振動作は不安定なものと
なる。【解決手段】本発明に係る半導体集積装置では、ＣＲ発
振器３と、セラミック発振器５と、それらの一方を選択
する切替手段７とを有するＬＳＩ２において、ＣＲ発振
器３における発振周波数を調整するための手段を設けて
いる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は２種類の相異なる発
振器の出力を状況に応じて選択することにより、発振出
力を行う半導体集積装置に関するものである。

【０００２】

【従来の技術】一般に、セラミック発振子や水晶発振子
等の高Ｑの周波数制御素子を用いる発振器は非常に精度
の高い発振が可能であり、公称周波数に対する周波数偏
差率は±０．３％程度である。しかしながら、電源が印
加されてから発振が十分に安定するまでに要する時間
（以下、リカバリ時間と呼ぶ）がセラミック発振器で約
５０μｓ、水晶発振器では数１００μｓと長いため、こ
のような発振子を用いた発振器の出力のみから内部ロジ
ック用のクロックを生成するアプリケーション、例えば
数ＭＨｚのクロックで動作するマイクロコンピュータで
は、電源投入直後あるいはリセット直後の緊急処理がで
きないという不具合がある。

【０００３】上記課題を解決する従来技術としては、前
述の発振子を用いた発振器の他にもう一つ、低Ｑの周波
数制御素子である抵抗及びコンデンサから成るＣＲ発振
器を設け、発振子を用いた発振器の発振が安定するまで
はＣＲ発振器の出力を用いてクロックを生成し、発振子
を用いた発振器の発振が安定した後は発振子を用いた発
振器の出力を用いてクロックを生成するといった構成を
有する発振回路が提案されている。ここで、ＣＲ発振器
のリカバリ時間は３００ｎｓ程度に短くできるので、電
源投入直後あるいはリセット直後からクロックを生成す
ることができ、緊急処理に対応することが可能となる。

【０００４】

【発明が解決しようとする課題】しかしながら、前述の
ＣＲ発振器は電源投入直後から迅速な立ち上がりが可能
である反面、公称周波数に対する周波数偏差率が発振子
を用いた発振器に比べてかなり大きい（±１％程度）と
いう欠点を持つ。そのため、磁気記録媒体に対して情報
のやり取りを行う磁気記録装置（フロッピー（登録商
標）ディスクドライブ装置等）に従来技術をそのまま適
用した場合、電源投入直後あるいはリセット直後に得ら
れるクロックの精度が低く、装置の動作が不安定となり
最悪の場合には記録情報を破壊してしまう恐れがある。
また、ＣＲ発振器の発振が安定するまでに要するリカバ
リ時間にばらつきがあると、リード／ライト動作等のタ
イミングが取れずに誤動作を生じる恐れもある。

【０００５】本発明は上記の問題点に鑑み、電源投入直
後あるいはリセット直後から安定した発振動作が可能な
半導体集積装置を提供することを目的とする。

【０００６】

【課題を解決するための手段】上記目的を達成するため
に、本発明に係る半導体集積装置においては、抵抗とコ
ンデンサとの時定数回路を用いる第１発振器と、外付け
の発振子を用いる第２発振器と、第２発振器の発振が安
定するまでは第１発振器の出力を選択し、第２発振器の
発振が安定した後は第２発振器の出力を選択する切替手
段とを有する半導体集積装置において、第１発振器にお
ける発振周波数を調整するための手段を設けている。ま
た、第１発振器の発振が安定するまでに要するリカバリ
時間を調整するための手段を設けている。

【０００７】

【発明の実施の形態】本発明に係る半導体集積装置の一
実施形態として、ここではフロッピーディスク（以下、
ディスクと呼ぶ）に対して情報の授受を行うフロッピー
ディスクドライブ装置（以下、ＦＤＤ装置と呼ぶ）を例
に挙げて説明を行う。図１は本実施形態におけるＦＤＤ
装置の一構成例を示すブロック図である。図中に示すよ
うに、ＦＤＤ装置１は１チップのＦＤＤコントロールＬ
ＳＩ２（以下、ＬＳＩ２と呼ぶ）を有している。このＬ
ＳＩ２はホスト（ＣＰＵ）側からの命令信号やリード／
ライト情報等を受け取って、ＦＤＤ装置１の動作を制御
するための半導体集積装置であり、駆動電圧Ｖ_CC（ここ
では５Ｖとする）によって動作する。

【０００８】ここで、ＬＳＩ２は第１発振器３、第２発
振器５、切替器７、カウンタ８、及びロジック回路部９
を内蔵している。第１発振器３は低Ｑの周波数制御素子
である抵抗とコンデンサとの時定数回路を用いるＣＲ発
振器であり、ＬＳＩ２の外部に設けた基準周波数設定用
の抵抗４に接続されている。第２発振器５は高Ｑの周波
数制御素子である発振子を用いる発振器であり、ここで
は発振子としてＬＳＩ２の外部に設けたセラミック発振
子６を用いている。

【０００９】第１発振器３及び第２発振器５の出力ａ、
ｂはいずれも切替器７に入力される。切替器７はマルチ
プレクサ等から構成されており、第１発振器３の出力ａ
と第２発振器５の出力ｂのいずれか一方を出力ｃとして
カウンタ８に送出する。ここでは、スイッチｓｗ１がオ
ンであれば出力ａを出力ｃとしてカウンタ８に送出し、
スイッチｓｗ２がオンであれば出力ｂを出力ｃとしてカ
ウンタ８に送出する構成としている。カウンタ８は出力
ｃを波形成形してロジック回路部９へ送出するととも
に、切替器７におけるスイッチｓｗ１、ｓｗ２のオン／
オフ動作の制御も行う。

【００１０】ロジック回路部９はホスト（ＣＰＵ）側か
らの命令信号等を受けて、ＦＤＤ装置１の各部を制御す
るものである。その際、ロジック回路部９はカウンタ８
から得られるパルスを元に内部ロジック用のクロックを
生成（ＦＤＤ装置では一般的に４ＭＨｚ）し、そのクロ
ックを用いることで、磁気ヘッドによる情報のリード／
ライト制御や、ディスクを回転させるスピンドルモータ
及び磁気ヘッドをディスクの半径方向にトラッキング駆
動させるステッピングモータの駆動制御等を行う。ま
た、ロジック回路部９は第１発振器３、第２発振器５、
切替器７、及びカウンタ８を初期化するためのリセット
パルスを出力する。

【００１１】次に、切替器７における第１発振器３の出
力ａと第２発振器５の出力ｂとの切替動作について説明
する。図２は切替器７の一動作例を示すタイミングチャ
ートである。図中では上から順に、駆動電圧Ｖ_CCの印加
状態、出力ａと出力ｂの各発振状態、スイッチｓｗ１と
スイッチｓｗ２の各オン／オフ状態、及び切替器７の出
力ｃの状態を示している。

【００１２】図中に示す通り、駆動電圧Ｖ_CCが印加され
るまでは、第１発振器３及び第２発振器５はともに発振
動作を行っていない。また、この時点における切替器７
のスイッチｓｗ１及びスイッチｓｗ２のオン／オフは駆
動電圧Ｖ_CCが印加されていないので不定であるが、いず
れもオフとなっていてもよいし、一方がオンとなってい
てもよい。駆動電圧Ｖ_CCが印加されると第１発振器３及
び第２発振器５はともに発振を開始し、ロジック回路部
９からリセットパルスが入力されることにより切替器７
のスイッチｓｗ１はオンとなる。よって、第１発振器３
の出力ａが切替器７の出力ｃとなる。なお、第１発振器
３の発振が十分に安定となるまでに要するリカバリ時間
ｔ₁は３００ｎｓ程度である。

【００１３】ここで、カウンタ８は切替器７の出力ｃ
（この時点では出力ａ）をカウントすることにより発振
開始時点からの経過時間を計測しており、第２発振器５
の発振が十分に安定となるまでに要するリカバリ時間ｔ
₂（約５０μｓ）が経過した時点で切替器７のスイッチ
ｓｗ１をオフとし、代わってスイッチｓｗ２をオンとす
る。これにより、第２発振器５の出力ｂが切替器７の出
力ｃとなる。

【００１４】このように、第２発振器５の発振が安定す
るまでは第１発振器３の出力ａを選択し、第２発振器５
の発振が安定した後は第２発振器５の出力ｂを選択して
カウンタ８へ出力を行うことで、電源投入直後あるいは
リセット直後から内部ロジック用のクロックを生成する
ことができる。

【００１５】また、上記の動作はＦＤＤ装置１への電源
投入時だけでなく、パワーセーブモードやスリープモー
ド、及びスタンバイモードといった省電力モードからの
起動にも応用できる。従来のＦＤＤ装置ではこのような
省電力モード時であっても、モード解除時の迅速な装置
起動を確保するために、発振回路部には通電が継続され
ており消費電力の低減が不十分である。それに対して、
本実施形態の構成を適用すれば発振回路部への通電を完
全に停止することができるので、消費電力を最小限に抑
えることができる。

【００１６】次に、前述の課題で述べたように、第１発
振器３の発振周波数にばらつきがあると問題なので、第
１発振器３における発振周波数を調整するための手段に
ついて説明する。図３は第１発振器３の一構成例を示す
回路図である。ここでは、第１発振器３として、出力波
形の対称性が良いＣＲ型無安定マルチバイブレータ（エ
ミッタ結合方式）を用いた例を挙げて説明を行う。

【００１７】まず、第１発振器３の回路構成について説
明を行う。駆動電圧Ｖ_CCが印加される端子Ａは抵抗１
０、１３の各一端と、ダイオード１１、１２の各アノー
ドと、ｎｐｎ型トランジスタ１４、１５の各コレクタと
に接続されている。抵抗１０の他端はダイオード１１の
カソードと接続されており、その接続ノードはトランジ
スタ１４のベースに接続されるとともに、ｎｐｎ型トラ
ンジスタ１６のコレクタにも接続されている。トランジ
スタ１６のベースはトランジスタ１５のエミッタに接続
されるとともに、定電流源１８を介して接地されてい
る。

【００１８】一方、抵抗１３の他端はダイオード１２の
カソードと接続されており、その接続ノードはトランジ
スタ１５のベースに接続されるとともに、ｎｐｎ型トラ
ンジスタ１７のコレクタにも接続されている。トランジ
スタ１７のベースはトランジスタ１４のエミッタに接続
されるとともに、定電流源１９を介して接地されてい
る。

【００１９】さらに、トランジスタ１６のエミッタは第
１出力端子Ｂと、ｎｐｎ型トランジスタ２０のコレクタ
と、コンデンサ２４の一端とにそれぞれ接続されてお
り、トランジスタ１７のエミッタは第２出力端子Ｃと、
ｎｐｎ型トランジスタ２１のコレクタと、コンデンサ２
４の他端とにそれぞれ接続されている。

【００２０】トランジスタ２０、２１の各ベースはとも
にラインＬ１に接続されている。また、トランジスタ２
０、２１の各エミッタはそれぞれ抵抗２２、２３を介し
てラインＬ２に接続されている。ラインＬ２はバイアス
電圧Ｖ₂が印加される端子Ｄに接続されるとともに、Ｌ
ＳＩ２の外部に設けた基準周波数設定用の抵抗４を介し
て接地されている。

【００２１】また、ラインＬ２にはｓ個の抵抗３１１〜
３１ｓの一端が接続されており、各抵抗３１１〜３１ｓ
の他端にはｓ個のトランジスタ３０１〜３０ｓの各エミ
ッタが接続されている。トランジスタ３０１〜３０ｓの
各ベースは前述のラインＬ１に接続されており、各コレ
クタはベース電流補正回路３０に接続されている。ベー
ス電流補正回路３０とはラインＬ１によるベース電流を
ラインＬ３を介して供給することにより補正を行う回路
である。なお、各抵抗３１１〜３１ｓとラインＬ２との
間にはレーザトリミングにより開放することが可能なｓ
個のスポット３２１〜３２ｓをそれぞれ設けている。

【００２２】次に、上記回路構成を有する第１発振器３
の発振動作について説明する。本構成の第１発振器３で
は、トランジスタ１５、１６がオンの時にトランジスタ
１４、１７がオフとなり、逆にトランジスタ１５、１６
がオフの時にトランジスタ１４、１７がオンとなる。こ
のオン／オフ動作はコンデンサ２４の充放電によって交
互に繰り返され、その結果として第１出力端子Ｂ及び第
２出力端子Ｃから発振波形が出力される。

【００２３】ここで、第１発振器３から出力される出力
ａの発振周波数は、図中に示す電流Ｉ₁、Ｉ₂とコンデン
サ２４の静電容量とで決定される。よって、ＬＳＩ２の
チップ製造段階で各チップの特性を測定しておき、それ
らの特性毎に第１発振器３の各パラメータ（電流Ｉ₁、
Ｉ₂等）を最適化することが可能な構成とすれば、第１
発振器３の公称周波数に対する発振周波数のばらつきを
低減することができ、電源投入直後から安定したクロッ
クを得ることができる。

【００２４】まず、電流Ｉ₁、Ｉ₂の大きさを調整するた
めの構成について説明する。本実施形態において、トラ
ンジスタ２０、２１及びｓ個のトランジスタ３０１〜３
０ｓの各ベースに加わるバイアス電圧Ｖ₁はラインＬ２
に加わるバイアス電圧Ｖ₂と、抵抗２２、２３及びｓ個
の抵抗３１１〜３１ｓに流れる電流によって決定され
る。なお、各トランジスタのサイズ及び各抵抗値が同じ
場合には、各トランジスタのエミッタ電流は全て同値で
ある。すなわち、本実施形態における第１発振器３はラ
インＬ２に対してｎ本（スポット３２１〜３２ｓが全て
閉結している場合にはｎ＝ｓ＋２）のカレントミラーを
設けた構成である。

【００２５】よって、ラインＬ２に接続された抵抗４に
流れる電流Ｉは抵抗２２、２３を流れる電流Ｉ₁、Ｉ₂の
他に、ｓ個の抵抗３１１〜３１ｓを流れる各電流を合計
した値となる。一方、ラインＬ２の電位はバイアス電圧
Ｖ₂に保たれており、抵抗４を流れる電流Ｉは常に一定
値に維持されるように各トランジスタに流れる電流が調
整されるようになっている。以上のことから、電流
Ｉ₁、Ｉ₂の値はＩ／ｎであり、その大きさはカレントミ
ラーの本数ｎに依存して変化する。

【００２６】ここで、本実施形態ではラインＬ２とｓ個
の抵抗３１１〜３１ｓとの間にレーザトリミング用のス
ポット３２１〜３２ｓをそれぞれ設けており、所望のス
ポットに対してレーザビームを照射することで、そのス
ポットに対応した抵抗とラインＬ２との接続を個別に断
ち切ることができる。

【００２７】このような構成とすれば、適宜カレントミ
ラーの本数ｎを変化させることができ、ＬＳＩ２の製造
段階で各チップの特性に合わせ込んだ電流Ｉ₁、Ｉ₂の調
整を行うことができる。よって、第１発振器３における
発振周波数のばらつきを低減することが可能となり、電
源投入直後から安定したクロックを得ることができる。
なお、抵抗２２、２３の各抵抗値をレーザトリミングに
より可変する構成も考えられるが、レーザトリミング装
置にも精度問題等があり、なるべく少ないレーザ照射回
数で均一に電流Ｉ₁、Ｉ₂を変化させるためには、本構成
とすることが望ましい。

【００２８】次に、コンデンサ２４の静電容量の大きさ
を調整するための構成について説明する。本実施形態に
おけるコンデンサ２４はレーザトリミングによってその
静電容量の大きさを可変できる構成である。図４はレー
ザトリミングに対応したコンデンサ２４の一構成例を示
す回路図である。図中に示すように、本実施形態におけ
るコンデンサ２４はｔ個のコンデンサ４０１〜４０ｔか
ら成っている。

【００２９】ここで、図中（ａ）に示すようにコンデン
サ４０１〜４０ｔを直列に接続する場合には、各コンデ
ンサ４０１〜４０ｔを個別に短絡させる導線を設けてお
き、それらの導線上にレーザトリミング用のスポット４
１１〜４１ｔを設ければよい。このような構成とすれ
ば、所望のスポットに対してレーザビームを照射するこ
とで、そのスポットに対応したコンデンサを回路に組み
込むことができる。

【００３０】一方、図中（ｂ）に示すようにコンデンサ
４０１〜４０ｔを並列に接続する場合には、各コンデン
サ４０１〜４０ｔの両端にそれぞれレーザトリミング用
のスポット４１１〜４１ｔを設ければよい。このような
構成とすれば、所望のスポットに対してレーザビームを
照射することで、そのスポットに対応したコンデンサを
回路から切り離すことができる。

【００３１】上記のような構成とすれば、ＬＳＩ２の製
造段階でコンデンサ２４の静電容量を適宜変化させるこ
とができ、各チップの特性に合わせ込んだ調整を行うこ
とができる。よって、第１発振器３の発振周波数のばら
つきを低減することが可能となり、電源投入直後から安
定したクロックを得ることができる。

【００３２】続いて、第１発振器３の発振が安定するま
でに要するリカバリ時間ｔ₁を調整するための手段につ
いて説明を行う。リカバリ時間ｔ₁の長さは図３に示す
電流Ｉの大きさに依存するため、端子Ｄに印加されるバ
イアス電圧Ｖ₂の大きさに応じて変動する。図５はバイ
アス電圧Ｖ₂の立ち上がり変化を示すグラフである。本
図における縦軸は電圧の大きさを示しており、横軸は時
間の経過を示している。図中に示すように、バイアス電
圧Ｖ₂が定常的に印加されるまでには時間ｔ_dを必要と
し、その時間ｔ_dのばらつきがリカバリ時間ｔ₁のばらつ
きにつながっている。よって、第１発振器におけるリカ
バリ時間ｔ₁を調整するためには時間ｔ_dを調整してやれ
ばよい。

【００３３】図６はバイアス電圧Ｖ₂を決定する定電圧
発生回路部の一構成例を示す回路図である。まず、定電
圧発生回路部の回路構成について説明する。所定の電圧
が印加される端子Ｅには抵抗６０の一端が接続されてお
り、抵抗６０の他端はｎｐｎ型トランジスタ６２のコレ
クタに接続されている。また、端子Ｅには別の抵抗６１
の一端も接続されており、抵抗６１の他端はｎｐｎ型ト
ランジスタ６３のコレクタに接続されている。

【００３４】トランジスタ６２のベースはトランジスタ
６３のベースに接続されるとともに、自身のコレクタに
も接続されている。また、トランジスタ６２のエミッタ
はｎｐｎ型トランジスタ６４のコレクタに接続されてお
り、トランジスタ６３のエミッタはｎｐｎ型トランジス
タ６５のコレクタに接続されている。

【００３５】トランジスタ６４のベースはバイアス電圧
Ｖ₀が印加される端子Ｆに接続されており、エミッタは
抵抗６６を介して接地されている。トランジスタ６５の
ベースはトランジスタ５１〜５４の各ベースに接続され
るとともに、自身のコレクタにも接続されている。ま
た、トランジスタ６５のエミッタは抵抗６７を介して接
地されている。トランジスタ５１〜５４の各エミッタは
それぞれに対応した抵抗５５〜５８を介して接地されて
おり、各コレクタは定電圧発生回路５０に接続されてい
る。定電圧発生回路５０の出力端は端子Ｄ（図３に示す
端子Ｄと一致）に接続されている。

【００３６】次に、上記回路構成を有する定電圧発生回
路部の動作について説明する。図中の定電圧発生回路５
０は端子Ｄに対して常に一定のバイアス電圧Ｖ₂を供給
するものであるが、その出力電圧がバイアス電圧Ｖ₂と
なるまでに要する時間ｔ_dはトランジスタ５１〜５４の
コレクタ電流の大きさに応じて変動する。

【００３７】ここで、トランジスタ５１〜５４の各コレ
クタ電流はトランジスタ６４、６５の各コレクタ電流に
比例しており、その値は各抵抗の抵抗値に応じて変化す
る。よって、抵抗６６の抵抗値を可変できる構成とすれ
ば時間ｔ_dの調整が可能となり、第１発振器３のリカバ
リ時間ｔ₁のばらつきを抑えることができる。

【００３８】本実施形態における抵抗６６はレーザトリ
ミングによってその抵抗値の大きさを可変できる構成で
ある。図７はレーザトリミングに対応した抵抗６６の一
構成例を示す回路図である。図中に示すように、本実施
形態における抵抗６６はｕ個の抵抗７０１〜７０ｕから
成っている。

【００３９】ここで、図中（ａ）に示すように抵抗７０
１〜７０ｕを直列に接続する場合には、各抵抗７０１〜
７０ｕを個別に短絡させる導線を設けておき、それらの
導線上にレーザトリミング用のスポット７１１〜７１ｕ
を設ければよい。このような構成とすれば、所望のスポ
ットに対してレーザビームを照射することで、そのスポ
ットに対応した抵抗を回路に組み込むことができる。

【００４０】一方、図中（ｂ）に示すように抵抗７０１
〜７０ｕを並列に接続する場合には、各抵抗７０１〜７
０ｕの両端にそれぞれレーザトリミング用のスポット７
１１〜７１ｕを設ければよい。このような構成とすれ
ば、所望のスポットに対してレーザビームを照射するこ
とで、そのスポットに対応した抵抗を回路から切り離す
ことができる。

【００４１】上記のような構成とすれば、ＬＳＩ２の製
造段階でバイアス電圧Ｖ₂の立ち上がり時間ｔ_dを適宜変
化させることができ、各チップの特性に合わせ込んだ調
整を行うことができる。よって、第１発振器３の発振が
安定するまでに要するリカバリ時間ｔ₁のばらつきを低
減することが可能となり、電源投入直後であってもリー
ド／ライト等の各種動作を正確なタイミングで行うこと
ができる。

【００４２】なお、上記の実施形態では本発明に係る半
導体集積装置をフロッピーディスクドライブ装置に適用
した例を挙げて説明を行ったが、本発明はこれに限るも
のではなく、マイクロコンピュータ等の様々な機器に適
用が可能である。

【００４３】

【発明の効果】本発明に係る半導体集積装置において
は、抵抗とコンデンサとの時定数回路を用いる第１発振
器と、外付けの発振子を用いる第２発振器と、第２発振
器の発振が安定するまでは第１発振器の出力を選択し、
第２発振器の発振が安定した後は第２発振器の出力を選
択する切替手段とを有する半導体集積装置において、第
１発振器における発振周波数を調整するための手段を設
けている。

【００４４】このような構成とすれば、前記半導体集積
装置毎の特性に合わせて第１発振器における発振周波数
の調整を行うことができる。よって、第１発振器の公称
周波数に対する発振周波数のばらつきを低減することが
可能となり、電源投入直後から安定した発振動作を行う
半導体集積装置を実現することができる。

【００４５】また、本発明に係る半導体集積装置におい
ては、第１発振器の発振が安定するまでに要するリカバ
リ時間を調整するための手段を設けている。このような
構成とすれば、前記半導体集積装置毎の特性に合わせて
第１発振器におけるリカバリ時間の調整を行うことがで
き、電源投入直後から安定した発振動作を行う半導体集
積装置を実現することができる。

【図面の簡単な説明】

【図１】本実施形態におけるＦＤＤ装置の一構成例を
示すブロック図である。

【図２】切替器７の一動作例を示すタイミングチャー
トである。

【図３】第１発振器３の一構成例を示す回路図であ
る。

【図４】レーザトリミングに対応したコンデンサ２４
の一構成例を示す回路図である。

【図５】バイアス電圧Ｖ₂の立ち上がり変化を示すグ
ラフである。

【図６】バイアス電圧Ｖ₂を決定する定電圧発生回路
部の一構成例を示す回路図である。

【図７】レーザトリミングに対応した抵抗６６の一構
成例を示す回路図である。

【符号の説明】

１ＦＤＤ装置２ＦＤＤコントロールＬＳＩ３第１発振器４抵抗５第２発振器６セラミック発振子７切替器８カウンタ９ロジック回路部２４コンデンサ（レーザトリミングに対応）６６抵抗（レーザトリミングに対応）

───────────────────────────────────────────────────── フロントページの続きＦターム(参考） 5B079 BA16 BB04 BC03 DD02 DD20 5J079 AA05 AB04 AB05 BA22 BA39 DA11 EA04 FA02 FA14 FA21 FB02 FB09 FB12 FB34 GA02 KA04 5J081 AA08 AA19 BB02 CC04 CC33 DD03 DD09 EE03 EE13 FF10 FF11 FF12 FF25 GG06 JJ23 KK02 KK07 KK23 LL05 LL08 MM01

Claims

【特許請求の範囲】

【請求項１】抵抗とコンデンサとの時定数回路を用いる
第１発振器と、外付けの発振子を用いる第２発振器と、
第２発振器の発振が安定するまでは第１発振器の出力を
選択し、第２発振器の発振が安定した後は第２発振器の
出力を選択する切替手段とを有する半導体集積装置にお
いて、第１発振器における発振周波数を調整するための手段を
設けたことを特徴とする半導体集積装置。
【請求項２】抵抗とコンデンサとの時定数回路を用いる
第１発振器と、外付けの発振子を用いる第２発振器と、
第２発振器の発振が安定するまでは第１発振器の出力を
選択し、第２発振器の発振が安定した後は第２発振器の
出力を選択する切替手段とを有する半導体集積装置にお
いて、第１発振器の発振が安定するまでに要するリカバリ時間
を調整するための手段を設けたことを特徴とする半導体
集積装置。