JP2511857B2 - Ｉｉｌ回路の電源回路 - Google Patents
Ｉｉｌ回路の電源回路Info
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Description
【発明の詳細な説明】 〔発明の利用分野〕 本発明は、IIL回路部を含む集積回路において、そのI
IL回路部に供給する電源回路に係り、特に省電力化に好
適な電源回路に関する。
IL回路部に供給する電源回路に係り、特に省電力化に好
適な電源回路に関する。
従来のIIL（Integrated Injection Logic）回路部に
供給される電源回路としては、第２図に示されているよ
うな回路が一般的に使用されていた。図において、1,
1′はラテラル形PNPトランジスタ、2,2′はNPNトランジ
スタ、3,3′はIIL基本インバータ回路、４は入力端子、
５は出力端子、６はインジェクタ端子、７は抵抗、８は
電圧源である。ここに、IIL基本インバータ3,3′はイン
ジェクタと呼ばれるラテラル形PNPトランジスタ1,1′と
そのコレクタにベースが接続された縦形NPNトランジス
タ2,2′のコンプリメンタリベアで構成されている。こ
のような構成の回路においてIIL回路部の電源となるイ
ンジェクタ端子６に供給される電源は、抵抗７を介して
電圧源８に接続されていた。この電圧源８の電圧は、イ
ンジェクタ端子６に生じる電圧すなわちPNPトランジス
タ1,1′のVBE（ベース・エミッタ間）電圧（0.7v）の
ばらつきや、温度変化等による抵抗７に流れる電流変動
が十分小さくなるように、比較的高い電圧値が選ばれて
いる。このため、少なくとも上記VBE電圧の数倍の電圧
が抵抗７の両端に印加されていた。したがって、実際に
IIL回路部で必要とされる消費電力の数倍の電力が抵抗
７によりむだに消費されていた。
供給される電源回路としては、第２図に示されているよ
うな回路が一般的に使用されていた。図において、1,
1′はラテラル形PNPトランジスタ、2,2′はNPNトランジ
スタ、3,3′はIIL基本インバータ回路、４は入力端子、
５は出力端子、６はインジェクタ端子、７は抵抗、８は
電圧源である。ここに、IIL基本インバータ3,3′はイン
ジェクタと呼ばれるラテラル形PNPトランジスタ1,1′と
そのコレクタにベースが接続された縦形NPNトランジス
タ2,2′のコンプリメンタリベアで構成されている。こ
のような構成の回路においてIIL回路部の電源となるイ
ンジェクタ端子６に供給される電源は、抵抗７を介して
電圧源８に接続されていた。この電圧源８の電圧は、イ
ンジェクタ端子６に生じる電圧すなわちPNPトランジス
タ1,1′のVBE（ベース・エミッタ間）電圧（0.7v）の
ばらつきや、温度変化等による抵抗７に流れる電流変動
が十分小さくなるように、比較的高い電圧値が選ばれて
いる。このため、少なくとも上記VBE電圧の数倍の電圧
が抵抗７の両端に印加されていた。したがって、実際に
IIL回路部で必要とされる消費電力の数倍の電力が抵抗
７によりむだに消費されていた。
また、このインジェクタ端子６に流れる電流量はIIL
回路内の最高動作周波数により決められる。すなわち、
１ゲート当りの遅延量は第３図に示されているように、
横軸に消費電力、縦軸に伝播遅延時間をとれば、特性９
に示すようになる。このため、IIL回路部を含む集積回
路においては、IIL回路内の最高動作周波数を十分に駆
動できるだけのインジェクタ電流を供給する必要があ
る。更に、この電流量は、集積回路の作成上のばらつき
や温度変化などによる特性９の変動をも考慮して、より
多くの電流を供給しなければならなかった。以上のよう
に、従来技術では、本来のIIL回路部で必要とする消費
電力に対して数倍の電力をロスしているという欠点があ
った。この電力ロス低減手段の一つとして、IIL回路と
同一チップ上に集積したリニア回路の電流に、このイン
ジェクタ電流を利用することが考えられる。この特許の
例として特開昭56−146329号がある。
回路内の最高動作周波数により決められる。すなわち、
１ゲート当りの遅延量は第３図に示されているように、
横軸に消費電力、縦軸に伝播遅延時間をとれば、特性９
に示すようになる。このため、IIL回路部を含む集積回
路においては、IIL回路内の最高動作周波数を十分に駆
動できるだけのインジェクタ電流を供給する必要があ
る。更に、この電流量は、集積回路の作成上のばらつき
や温度変化などによる特性９の変動をも考慮して、より
多くの電流を供給しなければならなかった。以上のよう
に、従来技術では、本来のIIL回路部で必要とする消費
電力に対して数倍の電力をロスしているという欠点があ
った。この電力ロス低減手段の一つとして、IIL回路と
同一チップ上に集積したリニア回路の電流に、このイン
ジェクタ電流を利用することが考えられる。この特許の
例として特開昭56−146329号がある。
また、他の手段として、効率のよいスイッチングレギ
ュレータで構成した電源よりインジェクタ電流を供給す
ることが考えられる。スイッチングレギュレータについ
て詳しい特許の例として、特公昭58−47048号がある。
ュレータで構成した電源よりインジェクタ電流を供給す
ることが考えられる。スイッチングレギュレータについ
て詳しい特許の例として、特公昭58−47048号がある。
本発明の目的は、上記した従来技術の欠点を改善し、
IIL回路部に供給する電力を必要最小限で、かつ効率の
良い電源回路を提供することにある。
IIL回路部に供給する電力を必要最小限で、かつ効率の
良い電源回路を提供することにある。
前記目的を達成するために、本発明は、高効率のスイ
ッチング・レギュレータで構成した可変電圧源、この可
変電圧源の出力電圧を制御電圧とするIILで構成した電
圧制御形発振器、この電圧制御発振器の出力周波数がII
L回路内の最高動作周波数に対応した発振周波数になる
ように前記可変電圧源を制御する手段及び本可変電圧源
の起動手段とを具備し、これらによって帰還ループを構
成し必要最小限の電力を前記電圧制御形発振器と同一集
積回路内にあるIIL回路部に供給する。
ッチング・レギュレータで構成した可変電圧源、この可
変電圧源の出力電圧を制御電圧とするIILで構成した電
圧制御形発振器、この電圧制御発振器の出力周波数がII
L回路内の最高動作周波数に対応した発振周波数になる
ように前記可変電圧源を制御する手段及び本可変電圧源
の起動手段とを具備し、これらによって帰還ループを構
成し必要最小限の電力を前記電圧制御形発振器と同一集
積回路内にあるIIL回路部に供給する。
以下に、本発明を実施例によって説明する。第１図
は、本発明のブロック図、第４図は、その主要部の信号
波形図、第５図は、本発明の主要部のブロック図、第６
図は、本発明の一実施例の回路図、第７図は、その電圧
検出手段の入出力特性図、第８図、第９図は、本発明の
他の実施例の回路図である。
は、本発明のブロック図、第４図は、その主要部の信号
波形図、第５図は、本発明の主要部のブロック図、第６
図は、本発明の一実施例の回路図、第７図は、その電圧
検出手段の入出力特性図、第８図、第９図は、本発明の
他の実施例の回路図である。
第１図の本発明のブロック図で、第２図と同一個所及
び同等部分には同一符号をつけている。10〜12はPNPト
ランジスタ、13〜15はNPNトランジスタ、16は電圧制御
形発振器、17はIIL回路部、18は電圧源、19は端子、21,
22は抵抗、23は位相比較手段、24はPNPトランジスタ、2
5はダイオード、26はコイル、27はコンデンサ、28はリ
ニア回路部、29は集積回路、100は可変電圧源、101は制
御手段をそれぞれ示す。第４図は第３図の主要部の信号
波形を示す。ここで、可変電圧源100の一例として、ス
イッチングレギュレータを用いて説明する。
び同等部分には同一符号をつけている。10〜12はPNPト
ランジスタ、13〜15はNPNトランジスタ、16は電圧制御
形発振器、17はIIL回路部、18は電圧源、19は端子、21,
22は抵抗、23は位相比較手段、24はPNPトランジスタ、2
5はダイオード、26はコイル、27はコンデンサ、28はリ
ニア回路部、29は集積回路、100は可変電圧源、101は制
御手段をそれぞれ示す。第４図は第３図の主要部の信号
波形を示す。ここで、可変電圧源100の一例として、ス
イッチングレギュレータを用いて説明する。
ここに、抵抗21、トランジスタ24、ダイオード25、コ
イル26及びコンデンサ27は、スイッチングレギュレータ
を構成している。また、このスイッチングレギュレータ
は降圧型、すなわち、入力電圧源18の電圧値（Vin）よ
りも出力電圧（コイル26とコンデンサ27の接続点の電
圧）よりも低くなるタイプを示している。この出力電圧
はトランジスタ24のベースに印加されるPWM波のデュー
ティ比により決まる。すなわち、PWM波のロー期間を
TON、ハイ期間をTOFFとすると、出力電圧は で与えられる。このTON（あるいはTOFF）期間を制御手
段101で制御する。この制御手段101は、電圧制御形発振
器16と、位相比較手段23で構成され、電圧制御形発振器
16の出力信号の周波数が所定の周波数になるように、ス
イッチングレギュレータの出力電圧、すなわちTON（あ
るいはTOFF）期間を制御する。これについて詳述する
と、電圧制御形発振器16はPNPトランジスタ10（11,12）
とNPNトランジスタ13（14,15）の組合せによるIILイン
バータ回路を３個リング状に接続した構成である。ここ
で、インジェクタ端子６に供給される電流量（または電
圧値）によってIILインバータの伝播遅延時間は第３図
に示されているように変動するため、例えば前記電流量
が減れば出力発振周波数が小さくなる方向に変化する。
この出力は、位相比較手段23の一方に入力される。（こ
の波形は、第４図の波形30に示されている。）この位相
比較手段23の他方の入力として、IIL回路部17で使用す
る最大動作周波数に応じた基準周波数（波形35）を端子
19に入力し、電圧制御発振器16の発振周波数（波形30）
を前記基準周波数35に合わせるものである。この位相比
較手段23としては、例えば２入力のNANDゲートを用いる
ことにより、出力波形31を得ることができる。このよう
にして得た出力波形31をトランジスタ24のベースに印加
し、コレクタ波形36を得る。この出力はダイオード25、
コイル26、コンデンサにより平滑されて直流電圧（波形
33）をインジェクタ端子６に供給する。ここで、抵抗22
は原理的に零オームで良いが、実用上、小さな抵抗値を
挿入する方法が良い。この実施例によれば、精度良く電
圧制御発振器16の発振周波数を設定することができるた
め、IIL回路部17のゲートあたりの伝播遅延時間を精度
良く管理できる。したがって、必要最小限のIIL回路部
への電源供給を実現できる。また、第１図の電圧制御形
発振器16はIILインバータ３個をリング状に接続した
が、必要に応じて更に多数（但し奇数個）のIILインバ
ータをリング状に接続しても良い。このように、効率の
良いスイッチングレギュレータを用いてIIL回路部に電
源を供給することにより、電圧源18の電圧値の制限がな
くなり、リニア回路28と共用しても電力ロスが少ないと
いう利点もある。こで、上記位相比較手段23もIIL素子
で構成し、インジェクタ電流を、インジェクタ端子６か
ら供給する。このようにして、電圧制御形発振器16がど
のような発振周波数で発振しても、対応できるという利
点がある。しかし、電源投入時には、コンデンサ27には
電荷が充電されていないので、トランジスタ24がONしな
いとインジェクタ電流が流れない。その場合、位相比較
手段23の出力が確定しないのでこのスイッチングレギュ
レータの起動手段を位相比較手段23内に設けている。こ
のブロック図を第５図に示す。図において、第１図と同
一個所及び同等部分は同一符号で示す。37は位相比較
器、38は起動手段である。
イル26及びコンデンサ27は、スイッチングレギュレータ
を構成している。また、このスイッチングレギュレータ
は降圧型、すなわち、入力電圧源18の電圧値（Vin）よ
りも出力電圧（コイル26とコンデンサ27の接続点の電
圧）よりも低くなるタイプを示している。この出力電圧
はトランジスタ24のベースに印加されるPWM波のデュー
ティ比により決まる。すなわち、PWM波のロー期間を
TON、ハイ期間をTOFFとすると、出力電圧は で与えられる。このTON（あるいはTOFF）期間を制御手
段101で制御する。この制御手段101は、電圧制御形発振
器16と、位相比較手段23で構成され、電圧制御形発振器
16の出力信号の周波数が所定の周波数になるように、ス
イッチングレギュレータの出力電圧、すなわちTON（あ
るいはTOFF）期間を制御する。これについて詳述する
と、電圧制御形発振器16はPNPトランジスタ10（11,12）
とNPNトランジスタ13（14,15）の組合せによるIILイン
バータ回路を３個リング状に接続した構成である。ここ
で、インジェクタ端子６に供給される電流量（または電
圧値）によってIILインバータの伝播遅延時間は第３図
に示されているように変動するため、例えば前記電流量
が減れば出力発振周波数が小さくなる方向に変化する。
この出力は、位相比較手段23の一方に入力される。（こ
の波形は、第４図の波形30に示されている。）この位相
比較手段23の他方の入力として、IIL回路部17で使用す
る最大動作周波数に応じた基準周波数（波形35）を端子
19に入力し、電圧制御発振器16の発振周波数（波形30）
を前記基準周波数35に合わせるものである。この位相比
較手段23としては、例えば２入力のNANDゲートを用いる
ことにより、出力波形31を得ることができる。このよう
にして得た出力波形31をトランジスタ24のベースに印加
し、コレクタ波形36を得る。この出力はダイオード25、
コイル26、コンデンサにより平滑されて直流電圧（波形
33）をインジェクタ端子６に供給する。ここで、抵抗22
は原理的に零オームで良いが、実用上、小さな抵抗値を
挿入する方法が良い。この実施例によれば、精度良く電
圧制御発振器16の発振周波数を設定することができるた
め、IIL回路部17のゲートあたりの伝播遅延時間を精度
良く管理できる。したがって、必要最小限のIIL回路部
への電源供給を実現できる。また、第１図の電圧制御形
発振器16はIILインバータ３個をリング状に接続した
が、必要に応じて更に多数（但し奇数個）のIILインバ
ータをリング状に接続しても良い。このように、効率の
良いスイッチングレギュレータを用いてIIL回路部に電
源を供給することにより、電圧源18の電圧値の制限がな
くなり、リニア回路28と共用しても電力ロスが少ないと
いう利点もある。こで、上記位相比較手段23もIIL素子
で構成し、インジェクタ電流を、インジェクタ端子６か
ら供給する。このようにして、電圧制御形発振器16がど
のような発振周波数で発振しても、対応できるという利
点がある。しかし、電源投入時には、コンデンサ27には
電荷が充電されていないので、トランジスタ24がONしな
いとインジェクタ電流が流れない。その場合、位相比較
手段23の出力が確定しないのでこのスイッチングレギュ
レータの起動手段を位相比較手段23内に設けている。こ
のブロック図を第５図に示す。図において、第１図と同
一個所及び同等部分は同一符号で示す。37は位相比較
器、38は起動手段である。
起動手段38はインジェクタ端子６の電圧を検出して、
所定電圧に達するまでトランジスタ24をONさせる手段で
ある。以下この起動手段38の具体的な実施例を第６図，
第７図により説明する。図において、第１図，第５図と
同一個所及び同等部分は同一符号で示す。39,40,41はイ
ンジェクタ抵抗、42〜52は抵抗、53〜59はNPNトランジ
スタ、102はシュミットトリガ回路、103は起動回路であ
る。シュミットトリガ回路102について説明する。電源
投入時、トランジスタ58,59はOFFしている。よって、ト
ランジスタ56,57がONし、起動回路103のトランジスタ55
がOFF、54がONして、トランジスタ24をONさせる。イン
ジェクタ端子６の電圧が所定の電圧まで上昇すると、ト
ランジスタ59がONし、トランジスタ56,57がOFF、トラン
ジスタ55がON、トランジスタ54がOFFして、起動回路103
がOFFすることになる。それ以降、トランジスタ24は、
位相比較器37′で制御される。起動手段38のOFFする所
定電圧は、IIL回路群が確実に動作する電圧まで上げ
る。すなわち、確実に動作するインジェクタ電流を供給
する。したがって、通常動作電圧は、このOFF電圧より
も低くなる。よって、再起動電圧は、通常動作電圧より
も更に低く設定しなければならない。上記起動手段38の
OFF電圧に達し、位相比較器37′で制御されている時、
トランジスタ57は、トランジスタ58がONしていることに
より、OFF状態に維持される。したがって、抵抗44,45で
決まる再起動電圧にインジェクタ端子６の電圧が下がる
まで、本起動回路38は再起動しない。このインジェクタ
端子６の電圧V1とトランジスタ54のベース電圧V2の関
係、すなわち、本起動回路38の入出力特性を第７図に示
す。すべて、NPNトランジスタで構成できるという効果
がある。
所定電圧に達するまでトランジスタ24をONさせる手段で
ある。以下この起動手段38の具体的な実施例を第６図，
第７図により説明する。図において、第１図，第５図と
同一個所及び同等部分は同一符号で示す。39,40,41はイ
ンジェクタ抵抗、42〜52は抵抗、53〜59はNPNトランジ
スタ、102はシュミットトリガ回路、103は起動回路であ
る。シュミットトリガ回路102について説明する。電源
投入時、トランジスタ58,59はOFFしている。よって、ト
ランジスタ56,57がONし、起動回路103のトランジスタ55
がOFF、54がONして、トランジスタ24をONさせる。イン
ジェクタ端子６の電圧が所定の電圧まで上昇すると、ト
ランジスタ59がONし、トランジスタ56,57がOFF、トラン
ジスタ55がON、トランジスタ54がOFFして、起動回路103
がOFFすることになる。それ以降、トランジスタ24は、
位相比較器37′で制御される。起動手段38のOFFする所
定電圧は、IIL回路群が確実に動作する電圧まで上げ
る。すなわち、確実に動作するインジェクタ電流を供給
する。したがって、通常動作電圧は、このOFF電圧より
も低くなる。よって、再起動電圧は、通常動作電圧より
も更に低く設定しなければならない。上記起動手段38の
OFF電圧に達し、位相比較器37′で制御されている時、
トランジスタ57は、トランジスタ58がONしていることに
より、OFF状態に維持される。したがって、抵抗44,45で
決まる再起動電圧にインジェクタ端子６の電圧が下がる
まで、本起動回路38は再起動しない。このインジェクタ
端子６の電圧V1とトランジスタ54のベース電圧V2の関
係、すなわち、本起動回路38の入出力特性を第７図に示
す。すべて、NPNトランジスタで構成できるという効果
がある。
次に、本発明の第２実施例を第８図により説明する。
図において、第６図と同一個所及び同等部分は同一符号
で示す。60,61は抵抗、62はNPNトランジスタ、102′は
シュミットトリガ回路である。このシュミットトリガ回
路102′の動作は第６図の動作とほぼ同じである。第６
図のトランジスタ56,57を２つのエミッタを持つ逆方向N
PNトランジスタ62で置き換えたものである。この回路で
は、比較的素子数が少なくて実現できる効果がある。
図において、第６図と同一個所及び同等部分は同一符号
で示す。60,61は抵抗、62はNPNトランジスタ、102′は
シュミットトリガ回路である。このシュミットトリガ回
路102′の動作は第６図の動作とほぼ同じである。第６
図のトランジスタ56,57を２つのエミッタを持つ逆方向N
PNトランジスタ62で置き換えたものである。この回路で
は、比較的素子数が少なくて実現できる効果がある。
次に、本発明の第３実施例を第９図により説明する。
図において、第６図と同一個所及び同等部分は同一符号
で示す。63〜73は抵抗、74はPNPトランジスタ、75〜77
はNPNトランジスタ、102″はシュミットトリガ回路であ
る。このシュミットトリガ回路102″では、電源投入
時、トランジスタ77はOFF、トランジスタ75がON、トラ
ンジスタ55がOFF、トランジスタ54がONして、トランジ
スタ24がONして、インジェクタ端子６の電圧を上げる。
トランジスタ77がONする電圧（VH）は、抵抗64,68,67,7
0をそれぞれR1,R2,R3,R4とすると、 ここで、Vcc:電源18の電圧値 VBH1:トランジスタ77のベースエミッタ電圧（約0.7V） ここで、トランジスタ77がONすると、トランジスタ75
がOFF、トランジスタ74,76がONする。したがってトラン
ジスタ55がONし、トランジスタ54がOFFして、起動回路1
03はOFFする。そして、この起動回路103の再起動電圧
（VL）は、 ここで、R3R4:R3とR4の並列抵抗値となる。
図において、第６図と同一個所及び同等部分は同一符号
で示す。63〜73は抵抗、74はPNPトランジスタ、75〜77
はNPNトランジスタ、102″はシュミットトリガ回路であ
る。このシュミットトリガ回路102″では、電源投入
時、トランジスタ77はOFF、トランジスタ75がON、トラ
ンジスタ55がOFF、トランジスタ54がONして、トランジ
スタ24がONして、インジェクタ端子６の電圧を上げる。
トランジスタ77がONする電圧（VH）は、抵抗64,68,67,7
0をそれぞれR1,R2,R3,R4とすると、 ここで、Vcc:電源18の電圧値 VBH1:トランジスタ77のベースエミッタ電圧（約0.7V） ここで、トランジスタ77がONすると、トランジスタ75
がOFF、トランジスタ74,76がONする。したがってトラン
ジスタ55がONし、トランジスタ54がOFFして、起動回路1
03はOFFする。そして、この起動回路103の再起動電圧
（VL）は、 ここで、R3R4:R3とR4の並列抵抗値となる。
以上の回路では、VHとVLの電圧をそれぞれ別の抵抗値
で設定できるので、設計が容易であるという効果があ
る。
で設定できるので、設計が容易であるという効果があ
る。
本発明によれば、IIL回路部の１ゲートあたりの伝播
遅延時間を正確に管理できるため、IIL回路部の必要動
作周波数に応じた最小の電力を効率の良い、確実に起動
できるスイッチングレギュレータよりIIL回路部に供給
することができる。したがって、IIL回路部を含む回路
の省電力化に大きな効果がある。
遅延時間を正確に管理できるため、IIL回路部の必要動
作周波数に応じた最小の電力を効率の良い、確実に起動
できるスイッチングレギュレータよりIIL回路部に供給
することができる。したがって、IIL回路部を含む回路
の省電力化に大きな効果がある。
例えば、第２図の従来回路では、約5Vの電圧源が必要
であったのに対して、本発明の回路では約0.7Vの電圧源
で済み、電源消費電力を約1/7に低減することができ
る。
であったのに対して、本発明の回路では約0.7Vの電圧源
で済み、電源消費電力を約1/7に低減することができ
る。
【図面の簡単な説明】 第１図は本発明のブロック図、第２図は従来のIIL回路
部とその電源を示す回路図、第３図はIIL回路の特性
図、第４図は第１図の主要部の信号波形図、第５図は本
発明の主要部のブロック図、第６図は本発明の一実施例
の回路図、第７図は、その電圧検出手段の入出力特性
図、第８図，第９図は、本発明の他の実施例の回路図で
ある。 3,3′……IIL基本インバータ、16……電圧制御発振器、
17……IIL回路部、23……位相比較手段、24……トラン
ジスタ、25……ダイオード、26……コイル、27……コン
デンサ、28……リニア回路部、29……集積回路、37,3
7′……位相比較器、38……起動回路、42〜50……抵
抗、55〜59……トランジスタ、60,61……抵抗、62……
トランジスタ、63〜73……抵抗、74……PNPトランジス
タ、75〜77……NPNトランジスタ。
部とその電源を示す回路図、第３図はIIL回路の特性
図、第４図は第１図の主要部の信号波形図、第５図は本
発明の主要部のブロック図、第６図は本発明の一実施例
の回路図、第７図は、その電圧検出手段の入出力特性
図、第８図，第９図は、本発明の他の実施例の回路図で
ある。 3,3′……IIL基本インバータ、16……電圧制御発振器、
17……IIL回路部、23……位相比較手段、24……トラン
ジスタ、25……ダイオード、26……コイル、27……コン
デンサ、28……リニア回路部、29……集積回路、37,3
7′……位相比較器、38……起動回路、42〜50……抵
抗、55〜59……トランジスタ、60,61……抵抗、62……
トランジスタ、63〜73……抵抗、74……PNPトランジス
タ、75〜77……NPNトランジスタ。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 高橋 孝 小平市上水本町1479番地 日立マイクロ コンピユータエンジニアリング株式会社 内 (72)発明者 神野 啓二郎 勝田市大字稲田1410番地 株式会社日立 製作所東海工場内 (56)参考文献 特開 昭56−6524（ＪＰ，Ａ) 特開 昭60−33732（ＪＰ，Ａ) 特開 昭56−137728（ＪＰ，Ａ) 特開 昭57−111799（ＪＰ，Ａ)
Claims (3)
- 【請求項１】IIL回路で構成されたディジタル回路部を
含む集積回路の電源回路において、 少なくとも前記IIL回路の電源を可変スイッチングレギ
ュレータで構成し、 該可変スイッチングレギュレータの出力電圧を制御電圧
とする前記IIL回路で構成された電圧制御形発振器と、 該電圧制御形発振器の出力周波数が前記IIL回路内の最
高動作周波数に対応した発振周波数になるように前記可
変スイッチングレギュレータを制御する制御手段と、 を備えたことを特徴とするIIL回路の電源回路。 - 【請求項２】前記電圧制御形発振器が、IILインバータ
回路の複数個をリング状に接続した発振器で構成され、 前記可変スイッチングレギュレータの出力電圧の変化に
より前記発振器の発振周波数が変化することを利用して
前記IIL回路の動作周波数を検出することを特徴とする
特許請求の範囲第１項記載のIIL回路の電源回路。 - 【請求項３】前記制御手段が、前記IIL回路の最大動作
周波数に応じた基準周波数を一方の入力とし、他方の入
力を前記電圧制御形発振器の出力信号とする位相比較器
により構成されることを特徴とする特許請求の範囲第１
項記載のIIL回路の電源回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60215070A JP2511857B2 (ja) | 1985-09-30 | 1985-09-30 | Ｉｉｌ回路の電源回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60215070A JP2511857B2 (ja) | 1985-09-30 | 1985-09-30 | Ｉｉｌ回路の電源回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6276816A JPS6276816A (ja) | 1987-04-08 |
| JP2511857B2 true JP2511857B2 (ja) | 1996-07-03 |
Family
ID=16666256
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60215070A Expired - Lifetime JP2511857B2 (ja) | 1985-09-30 | 1985-09-30 | Ｉｉｌ回路の電源回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2511857B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6420724A (en) * | 1987-07-16 | 1989-01-24 | Agency Ind Science Techn | Semiconductor circuit |
| KR101809178B1 (ko) | 2011-04-26 | 2018-01-19 | 삼성전자주식회사 | 디바이더 보관부를 갖는 조리기기 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS566524A (en) * | 1979-06-29 | 1981-01-23 | Hitachi Ltd | Delay circuit |
| US4309673A (en) * | 1980-03-10 | 1982-01-05 | Control Data Corporation | Delay lock loop modulator and demodulator |
| JPS57111799A (en) * | 1980-12-29 | 1982-07-12 | Takeda Riken Ind Co Ltd | Controller for retardation time |
| JPS6033732A (ja) * | 1983-08-04 | 1985-02-21 | Nec Corp | 遅延回路 |
-
1985
- 1985-09-30 JP JP60215070A patent/JP2511857B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6276816A (ja) | 1987-04-08 |
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