JPH11298247A - 圧電発振器、発振器調整システムおよび発振器調整方法 - Google Patents

Abstract

(57)【要約】 【課題】 発振起動時間を短縮する。 【解決手段】 パルス発生部２０を構成する第１の単安
定マルチバイブレータＭＭ１は、高電位側電源ＶCCの立
ち上がりを検出すると、所定時間遅延させた後、トリガ
パルスＰを生成する。第２の単安定マルチバイブレータ
ＭＭ２は、トリガパルスＰの立ち下がりを検知して、ご
く狭い幅のトリガパルスＴＰを生成する。このトリガパ
ルスＴＰが発振部１０の圧電振動子Ｘに印加されると、
発振が励起される。これにより、圧電振動子Ｘに流れる
初期電流を大きくすることができ、発振起動時間を短縮
することが可能となる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、無線通信機器や測
定器等に用いられる圧電発振器に関し、特に電源立ち上
げ時の発振開始時間を短縮するのに好適な圧電発振器お
よび発振周波数調整システム、発振周波数調整方法に関
する。

【０００２】

【従来の技術】従来、無線通信機器や測定器等に用いら
れる圧電発振器には図１３に示すようなバイポーラトラ
ンジスタを用いたコルピッツ型圧電発振回路が用いられ
てきた。図１３の圧電発振回路は、圧電振動子Ｘとトリ
マコンデンサＣ_T等によって発振周波数が定まるように
なっており、下段のトランジスタＱ１が発振に、上段の
トランジスタＱ２がベース接地増幅に用いられる。

【０００３】この圧電発振回路は、カスコード増幅器の
形式で構成されており、トランジスタＱ１のコレクタが
ローインピーダンスになるので、コレクタ側の容量が電
流増幅率ｈ_fe倍になってベース側に現れるミラー容量を
低減することができる。このため、高周波発振に好適で
ある。また、トランジスタの電流増幅率ｈ_feにはバラツ
キがあるので、トランジスタＱ２を使用しない圧電発振
回路では、ミラー容量のバラツキを吸収して所望の発振
周波数を得るためトリマコンデンサＣ_Tの可変範囲を大
きくする必要があったが、当該圧電発振回路では、トリ
マコンデンサＣ_Tとして可変範囲の狭いものを使用する
ことができるという利点がある。

【０００４】

【発明が解決しようとする課題】ところで、従来の圧電
発振回路において、カスコード増幅の利点を活かすため
には、所望の周波数帯域においてトランジスタＱ２のエ
ミッタ側がローインピンダンスになっていることが必要
である。コンデンサＣはこのために設けられたものであ
り、バイアス抵抗Ｒ１等とともにトランジスタＱ２のベ
ース側でローパスフィルタを構成している。ここで、従
来の圧電発振回路に電源が投入された場合を考えると、
トランジスタＱ２のベース電圧は、直ちに定常状態に達
するのではなく、バイアス抵抗Ｒ１およびコンデンサＣ
等によって定まる時定数に従って徐々に上昇する。この
ため、各トランジスタＱ１，Ｑ２が正常にバイアスさ
れ、発振回路として動作できるまでに時間がかかる。し
たがって、電源投入直後にあっては圧電振動子Ｘに流れ
る初期電流が小さくなり、発振起動時間が長くなる。こ
のため、従来の圧電発振回路では、電源投入後の振幅の
成長や周波数の安定が遅れたり、発振の開始が遅れるな
どの欠点があった。

【０００５】本発明は、上述した事情に鑑みてなされた
ものであり、簡易な構成によって、発振起動時間を短縮
する圧電発振回路を提供することを目的とする。また、
中心周波数を正確に定めることができる圧電発振回路を
提供することを目的とする。また、素子のバラツキを吸
収して発振起動時間をより一層短縮した圧電発振回路を
提供することを目的とする。

【０００６】

【課題を解決するための手段】上記課題を解決するため
請求項１に記載の発明にあっては、圧電振動子を発振ル
ープ内に有する発振回路と、前記発振回路への給電開始
を検知して、給電開始から一定時間経過後にパルスを前
記発振ループに注入するパルス発生回路とを備えたこと
を特徴とする。

【０００７】また、請求項２記載の発明にあっては、前
記パルス発生回路を単安定マルチバイブレータにより構
成したことを特徴とする。また、請求項３記載の発明に
あっては、前記パルス発生回路をカウンタにより構成し
たことを特徴とする。

【０００８】また、請求項４記載の発明にあっては、予
め定められた静電容量を有し、前記圧電振動子に接続さ
れる固定接続容量素子と、予め定められた静電容量を有
する複数の選択接続容量素子と、前記複数の選択接続容
量素子のうち、特定の前記選択接続容量素子を前記固定
接続容量素子に並列に接続する容量接続回路とを備えた
容量アレイを有することを特徴とする。

【０００９】また、請求項５記載の発明にあっては、前
記選択接続容量素子の前記固定接続容量素子に対する接
続／非接続を制御するための周波数制御データを記憶す
るメモリと、外部からの調整用制御データに基づいて前
記メモリに予め前記周波数制御データを記憶させるとと
もに、前記調整用制御データあるいは前記周波数制御デ
ータに基づいて前記容量接続回路を制御する接続制御回
路と、を備えたことを特徴とする。

【００１０】また、請求項６記載の発明にあっては、前
記接続制御回路は、電源投入時には、一旦全ての前記選
択接続容量素子を前記固定接続容量素子に対して接続状
態とする起動時制御回路を備えたことを特徴とする。

【００１１】また、請求項７記載の発明にあっては、前
記パルスの生成タイミングを制御するデータを書込およ
び読出が可能なデータ記憶回路を備え、前記パルス発生
回路は前記データ記憶回路から読み出した前記データに
基づいて、前記パルスを生成することを特徴とする。

【００１２】また、請求項８記載の発明にあっては、前
記メモリには、前記周波数制御データとともに前記パル
スの生成タイミングを制御するパルス制御データを記憶
し、前記接続制御回路は、外部からの調整用パルス制御
データに基づいて前記メモリに予め前記パルス制御デー
タを記憶させるとともに、前記調整用パルス制御データ
あるいは前記パルス制御データに基づいて前記パルス発
生回路を制御することを特徴とする。

【００１３】また、請求項９記載の発明にあっては、前
記発振回路がバイポーラ発振回路であることを特徴とす
る。また、請求項１０記載の発明にあっては、前記圧電
振動子は、水晶振動子であることを特徴とする。

【００１４】また、請求項１１に記載の発明にあって
は、前記圧電振動子を除く構成部品がワンチップＩＣと
して構成されていることを特徴とする。また、請求項１
２記載の発明にあっては、前記ワンチップＩＣおよび前
記圧電振動子が一のパッケージに収納されていることを
特徴とする。

【００１５】また、請求項１３記載の発明にあっては、
前記発振ループ内に可変リアクタンス素子を備え、前記
可変リアクタンス素子に供給する電圧を可変することに
よって、前記発振回路の発振周波数を調整することを特
徴とする。また、請求項１４記載の発明にあっては、前
記圧電振動子および前記可変リアクタンス素子を除く構
成部品がワンチップＩＣとして構成されていることを特
徴とする特徴とする。また、請求項１５記載の発明にあ
っては、前記ワンチップＩＣ、前記圧電振動子および前
記可変リアクタンス素子が一体として一のパッケージに
収納されていることを特徴とする。

【００１６】また、請求項１６記載の発明にあっては、
圧電発振器の発振周波数を調整する発振器調整システム
において、前記発振回路に給電した状態で当該発振回路
の発振周波数を検出する発振周波数検出手段と、前記発
振周波数検出手段によって検出した発振周波数と基準発
振周波数とを比較することにより、前記発振周波数と前
記基準発振周波数とが近づくように前記調整用周波数制
御データを出力し、最も両周波数が近づいた時に前記調
整用周波数制御データを前記周波数制御データとして前
記メモリに記憶するように前記接続制御回路を制御する
調整用データ出力手段とを備えたことを特徴とする。

【００１７】また、請求項１７記載の発明にあっては、
圧電発振器の発振周波数を調整する発振器調整方法にお
いて、前記発振回路に給電した状態で当該発振回路の発
振周波数を検出するステップと、検出された前記発振周
波数と基準発振周波数とを比較することにより、前記発
振周波数と前記基準発振周波数とが近づくように前記調
整用周波数制御データを前記接続制御回路に供給するス
テップと、最も両周波数が近づいた時に前記調整用周波
数制御データを前記周波数制御データとして前記メモリ
に記憶するように前記接続制御回路を制御するステップ
とを備えたことを特徴とする。

【００１８】また、請求項１８記載の発明にあっては、
圧電発振器における前記パルスの生成タイミングを調整
する発振器調整システムにおいて、前記発振回路に給電
を行う給電手段と、前記発振回路の発振状態を検出する
発振状態検出手段と、前記給電手段による給電が開始さ
れてから前記発振状態検出手段によって発振状態が検出
されるまでの発振起動時間を計測する計測手段と、前記
計測手段によって計測された発振起動時間が短くなるよ
うに前記調整用パルス制御データを出力し、最も前記発
振起動時間が短くなった時に前記調整用パルス制御デー
タを前記パルス制御データとして前記メモリに記憶する
ように前記接続制御回路を制御する調整用データ出力手
段とを備えたことを特徴とする。

【００１９】また、請求項１９記載の発明にあっては、
圧電発振器における前記パルスの生成タイミングを調整
する発振器調整方法において、前記発振回路に給電を行
うステップと、前記発振回路の発振状態を検出するステ
ップと、給電が開始されてから発振状態が検出されるま
での発振起動時間を計測するステップと、前記発振起動
時間が短くなるように前記調整用パルス制御データを出
力し、最も前記発振起動時間が短くなった時に前記調整
用パルス制御データを前記パルス制御データとして前記
メモリに記憶するように前記接続制御回路を制御するス
テップとを備えたことを特徴とする。

【００２０】

【発明の実施の形態】Ａ．第１実施形態 以下、図面を参照しつつ本発明の一実施形態に係わる圧
電発振回路を説明する。 １．第１実施形態の構成 図１は、第１実施形態に係わる圧電発振回路の回路図で
ある。図において、圧電発振回路１は、発振部１０とパ
ルス発生部２０から構成されている。発振部１０は、図
１３に示す従来の圧電発振回路と同様に構成されている
ので、ここでは説明を省略し、パルス発生部２０につい
て説明する。

【００２１】パルス発生部２０は、第１の単安定マルチ
バイブレータＭＭ１と第２の単安定マルチバイブレータ
ＭＭ２から構成されており、また、コンデンサＣaと抵
抗Ｒａによって第１の単安定マルチバイブレータＭＭ１
の遅延時間ｔ１が、コンデンサＣbと抵抗Ｒbによって第
２の単安定マルチバイブレータＭＭ２の遅延時間ｔ２が
設定されるようになっている。

【００２２】第１の単安定マルチバイブレータＭＭ１
は、電源電圧Ｖｃｃの立ち上がりを検出して、ローレベ
ルからハイレベルに立ち上がり、一定時間ハイレベルを
維持した後、ローレベルに立ち下がり、その後、ローレ
ベルを維持する出力パルスＰを生成する。また、第２の
単安定マルチバイブレータＭＭ２は、出力パルスＰの立
ち下がりエッジを検出して、ローレベルからハイレベル
に立ち上がり、一定時間ハイレベルを維持した後、ロー
レベルに立ち下がり、その後、ローレベルを維持するト
リガパルスＴＰを生成する。この場合、第１，第２の単
安定マルチバイブレータＭＭ１，ＭＭ２の遅延時間ｔ
１，ｔ２は、出力パルスＰとトリガパルスＴＰのハイレ
ベル期間として各々与えられる。

【００２３】ここで、遅延時間ｔ１は、確実に発振を開
始でき、かつ起動時間を最も短くできるように実験によ
って選ばれ、一方、遅延時間ｔ２は、発振を励起できる
ようにごく短い時間に設定される。こうして、生成され
たトリガパルスＴＰは、トリマコンデンサＣ_Tと圧電振
動子Ｘとの接続点に注入されるようになっている。この
ため、トランジスタＱ１，Ｑ２のバイアス電圧がある程
度安定した時点で、発振ループ内にトリガパルスＴＰを
与えることができ、これにより、圧電振動子Ｘに大きな
初期電流を流すことが可能となり、発振起動時間を短縮
しかつ発振が安定するまでの整定時間を短縮することが
可能となる。

【００２４】２．第１実施形態の動作 図２は、第１実施形態に係わる圧電発振回路のタイミン
グチャートであり、この図を参照しつつ、圧電発振回路
１の動作を説明する。まず、時刻Ｔ１において、圧電発
振回路１に給電が行われたとすると、電源電圧Ｖｃｃは
図２（ａ）に示すように時刻Ｔ１において立ち上がる。
すると、この立ち上がりエッジｅ１を第１の単安定マル
チバイブレータＭＭ１が検知して、図２（ｂ）に示すよ
うに時間ｔ１だけ遅延させた出力パルスＰを生成する。
これに続いて、第２の単安定マルチバイブレータＭＭ２
が出力パルスＰの立ち下がりエッジｅ２を検知してパル
ス幅ｔ２のトリガパルスＴＰ（図２（ｃ）参照）を生成
すると、トリガパルスＴＰが、圧電振動子Ｘの一端に供
給される。

【００２５】この場合、遅延時間ｔ１は、上述したよう
に確実に発振を開始でき、かつ起動時間を最も短くでき
るように設定されているので、発振部１０は、トリガパ
ルスＴＰによって発振を開始し、図２（ｄ）に示すよう
な発振信号ＳOSCを生成する。ここで、比較のために図
２（ｅ）にトリガパルスＴＰを注入しない場合の発振信
号ＳOSC^'を示す。図２（ｄ）と図２（ｅ）を比較する
と、トリガパルスＴＰを注入した方が、時間ｔ３だけ速
く発振を開始することがわかる。また、図２（ｄ），
（ｅ）に示すように発振信号ＳOSC_、ＳOSC^'の振幅は徐々
に大きくなり、発振周波数も安定するが、電源投入から
安定した発振信号ＳOSC_、ＳOSC^'が生成されるまでの時間
もトリガパルスＴＰを注入した方が短いことがわかる。

【００２６】例えば、ｔ１＝５０μsec、ｔ２＝５μsec
に設定したところ、周波数偏差が０．１ppm以内に収束
するまでの時間は、トリガパルスＴＰなしで５．８９ms
ec、トリガパルスＴＰ有りで２．４５msecとなることを
本発明者は実験によって確認した。すなわち、トリガパ
ルスＴＰを注入することによって、安定した発振信号Ｓ
OSCを得るまでの時間を略６０％短縮することができ
る。

【００２７】このように本実施形態によれば、電源投入
から所定時間経過した後に発振ループ内にトリガパルス
ＴＰを注入するようにしたので、発振開始までの時間を
短縮することができ、かつ、発振信号ＳOSCが安定する
までの時間を短縮することができる。したがって、この
圧電発振回路１を無線通信機や測定器に応用すれば、機
器の安定に要する時間を短縮させることができる。

【００２８】Ｂ．第２実施形態 １．第２実施形態の構成 １−１：全体構成 第２実施形態は、発振周波数が安定するまでの時間およ
び発振起動時間を短縮するのに好適な電圧制御型圧電発
振回路に関する。図３は、第２実施形態に係わる電圧制
御型圧電発振回路の回路図である。

【００２９】図において、電圧制御型圧電発振回路２
は、パルス発生部２０と発振部３０から構成されてい
る。パルス発生部２０の構成は、上述した第１実施形態
と同様であり、発振部３０の構成が第１実施形態の発振
部１０と相違する。

【００３０】この発振部３０において、周波数制御端子
ＶＣには、出力端子OUTから出力される発振信号ＳOSCの
発振周波数ｆOSCを変化させるために制御電圧ＶCが印加
されるようになっている。また、制御電圧ＶCは一端が
周波数制御端子ＶＣに接続された入力抵抗Ｒｉを介して
供給されるようになっており、これにより、周波数制御
端子ＶＣに接続する発振周波数制御回路（図示せず）を
発振回路３０と粗結合することができる。

【００３１】次に、入力抵抗Ｒｉの他端には圧電振動子
Ｘの一端が接続されており、そこには、直流成分をカッ
トする結合コンデンサＣｃを介してトリガパルスＴＰが
供給されるようになっている。また、入力抵抗Ｒｉと圧
電振動子Ｘの中間接続点には可変リアクタンス素子とし
て機能する可変容量ダイオード（以下、バリキャップと
いう。）Ｃvのカソード端子が接続されている。このバ
リキャップＣvのアノード端子と低電位側電源ＧＮＤの
間には、所望の容量を有する一つのコンデンサと等価な
働きをする容量アレイＣARYが接続されている。なお、
容量アレイＣARYは容量アレイユニットとして機能し、
その詳細構成については後述する。

【００３２】次に、メモリ２１には、周波数制御データ
ＤCTLが格納されており、周波数制御データＤCTLに基づ
いて、通常動作時に容量アレイＣARYのスイッチＳ1〜Ｓ
nのオン／オフ制御が行われるようになっている。

【００３３】次に、制御回路２２は、調整用データ入力
端子Ｔ1〜Ｔ3 を有し、スイッチＳ1〜Ｓnとメモリ２１
とに接続されている。制御回路２２は、調整動作時に調
整用データ入力端子Ｔ1〜Ｔ3から入力される調整用周波
数データＤADJに基づいて容量アレイＣARYを構成するス
イッチＳ1〜Ｓnのオン／オフ制御を行い、調整終了後に
周波数制御データＤCTLをメモリ２１に格納するととも
に、通常動作時には、メモリ２１に格納された周波数制
御データＤCTLに基づいてスイッチＳ1〜Ｓnのオン／オ
フ制御を行うように構成されている。

【００３４】次に、バリキャップＣvと容量アレイＣARY
との中間接続点と低電位側電源ＧＮＤにはバイアス抵抗
ＲXが設けられており、これによりバリキャップＣvが逆
バイアスされ、バリキャップＣvは制御電圧ＶＣに応じ
た容量値を示すようになる。

【００３５】次に、高電位側電源ＶCCと低電位側電源Ｇ
ＮＤの間には、第１〜第３のバイアス抵抗Ｒ1〜Ｒ3が設
けられている。第１のバイアス抵抗Ｒ1と第２のバイア
ス抵抗Ｒ2の接続点はトランジスタＱ２のベース端子
に、第２のバイアス抵抗Ｒ2と第３のバイアス抵抗Ｒ3の
接続点はトランジスタＱ1のベース端子に各々接続され
ている。

【００３６】次に、トランジスタＱ２のベース端子は、
バイパスコンデンサＣを介して接地されている。このた
め、トランジスタＱ２はベース接地増幅器を構成してお
り、そのエミッタ端子がトランジスタＱ１のコレクタ端
子に接続されている。トランジスタＱ１のエミッタ端子
は、エミッタ抵抗Ｒeと第２発振用コンデンサＣ02を介
して低電位側電源ＧＮＤに接続されており、また、エミ
ッタ電圧が第１発振用コンデンサＣ01を介してベース端
子に正帰還されるようになっている。

【００３７】以上の構成において、電源Ｖccが投入され
ると、電源投入をパルス発生部２０が検知してトリガパ
ルスＴＰを生成する。トリガパルスＴＰは結合コンデン
サＣｃによってその直流成分がカットされ、圧電振動子
ＸとバリキャップＣｖの接続点に供給される。これによ
り、第１実施形態と同様に発振起動時間が短縮され、ま
た、安定した発振が得られるまでの時間が短縮される。

【００３８】１−２：容量アレイＣARYの構成 容量アレイＣARYは、バリキャップＣvのアノード端子に
一端が接続され、他端が低電位側電源ＧＮＤに接続さ
れ、固定容量素子として機能し、容量アレイＣARYの最
低限度の容量を確保するためのベースコンデンサＣ0
と、容量アレイＣARYの容量を可変とするための選択接
続容量素子として機能するｎ個のコンデンサＣX（Ｘ＝1
〜ｎ）と、対応するコンデンサをベースコンデンサＣ0
に並列接続するためのスイッチＳX（Ｘ＝1〜ｎ）と、を
備えて構成されている。

【００３９】この場合において、コンデンサＣ1〜Ｃｎ
の容量は、全て同一であってもよいし、互いに異なるよ
うにしてもよい。さらに互いに異ならせる場合には、各
コンデンサＣXの容量を予め設定した基本容量の２^X倍と
なるように設定すれば広範囲の容量を設定することが可
能である。

【００４０】また、スイッチＳ1〜Ｓnは、電圧制御型圧
電発振回路をＩＣ化する場合には、使用する半導体製造
プロセスにより、例えば、以下のような構成が考えられ
る。 半導体製造プロセスとして、バイポーラプロセスを
用いる場合には、スイッチＳ1〜Ｓnを、図４に示すよう
に、バイポーラトランジスタ構成とする。 半導体製造プロセスとして、ＣＭＯＳプロセスを用
いる場合には、スイッチＳ1〜Ｓnを、図５に示すよう
に、ＭＯＳトランジスタ構成とする。 高周波対応のＩＣの半導体製造プロセスとして盛ん
に使用されているバイポ―ラ＆ＣＭＯＳ混在プロセス
(Ｂｉ−ＣＭＯＳプロセス)を用いる場合には、スイッチ
Ｓ1〜Ｓnは、図４に示すバイポーラトランジスタ構成お
よび図５に示すＭＯＳトランジスタ構成のいずれをも採
用することが可能である。 ただし、低消費電流化の観点からはトランジスタをオン
するために定常的に電流を流す必要のないＭＯＳトラン
ジスタ構成とする方が有利である。なぜなら、ＭＯＳト
ランジスタは電圧制御素子であるので、ＭＯＳトランジ
スタがオンするのに十分なレベルの電圧をゲート端子に
印加すれば良く、ゲート端子から低電位側電源ＧＮＤに
定常的に流れる電流はないからである。これに対し、バ
イポーラトランジスタ構成とすると、選択状態における
トランジスタのオン抵抗を下げるために、ベース端子−
低電位側電源ＧＮＤ間に十分な電流を流してやる必要が
あるからである。さらに圧電振動子Ｘは、物理的にも化
学的にも安定しており、特に温度変動に対して優れた安
定性を示す水晶振動子を用いていることが好ましい。こ
の場合において、メモリ２１は、ＥＥＰＲＯＭ、ＥＰＲ
ＯＭ、ヒューズタイプＲＯＭなどにに代表される不揮発
性の半導体メモリにより構成することが可能である。

【００４１】１−３：中心発振周波数f0の自動調整シス
テム 図６に電圧制御型圧電発振回路の中心発振周波数ｆ0の
自動調整システムの概要構成ブロック図を示す。自動調
整システムＡは、電圧制御型圧電発振回路２、基準電圧
印加装置３１、および中心発振周波数（ｆ0）調整装置
３２から構成されている。まず、基準電圧印加装置３１
は、所定の基準中心発振周波数ｆ0REFに対応する較正し
た基準制御電圧ＶCREFを出力するように構成されてお
り、基準制御電圧ＶCREFが周波数制御端子ＶＣに供給さ
れるようになっている。

【００４２】次に、中心発振周波数調整装置３２は、パ
ーソナルコンピュータなどで構成されており電圧制御型
圧電発振回路２の出力端子OUTに接続され、較正した基
準制御電圧ＶCREFを周波数制御端子ＶＣに印加した状態
で出力端子OUTから出力される発振信号ＳOSCの発振周波
数ｆOSC（＝中心発振周波数ｆ0に相当）を検出し、予め
設定した基準中心発振周波数ｆ0REFと比較することによ
り、容量アレイＣARYを構成するスイッチのオン／オフ
を制御するための調整用周波数データＤADJを生成し調
整用端子Ｔ1〜Ｔ3 を介して電圧制御型圧電発振回路２
に対し出力するように構成されている。

【００４３】２．第２実施形態の動作 ２−１：調整時の動作 次に、自動調整システムＡを用いた発振信号ＳOSCの発
振周波数ｆOSCの調整動作を説明する。まず、基準電圧
印加装置３１は、所定の基準中心発振周波数ｆ0REFに対
応する較正した基準制御電圧ＶCREFを周波数制御端子Ｖ
Ｃに印加する。この基準制御電圧ＶCREFの印加と並行し
て、中心発振周波数調整装置３２は、出力端子OUTから
出力される発振信号ＳOSCの発振周波数ｆOSC（＝中心発
振周波数ｆ0に相当）を検出する。そして、基準制御電
圧ＶCREFに対応する、予め設定した基準中心発振周波数
ｆ0REFと比較する。

【００４４】この場合、中心発振周波数調整装置３２
は、基準中心発振周波数ｆ0REFと基準制御電圧ＶCREFに
おける発振周波数ｆOSCとの周波数差がほぼ零となるよ
うに発振回路側の負荷容量ＣLを算出し、算出結果に基
づいて容量アレイＣARYを構成するスイッチのオン／オ
フを制御するための調整用周波数データＤADJを生成し
て調整用端子Ｔ1〜Ｔ3 を介して電圧制御型圧電発振回
路２に対し出力する。これにより、電圧制御型圧電発振
回路２の制御回路２２は、調整用データ入力端子Ｔ1〜
Ｔ3から入力される調整用周波数データＤADJに基づいて
容量アレイＣARYを構成するスイッチＳ1〜Ｓnのオン／
オフ制御を行う。

【００４５】これにより再び、中心発振周波数調整装置
３２は、出力端子OUTから出力される発振信号ＳOSCの発
振周波数ｆOSC（＝中心発振周波数ｆ0に相当）を検出
し、基準制御電圧ＶCREFに対応する、予め設定した基準
中心発振周波数ｆ0REFと比較し、周波数差がほぼ零とな
るまで同様の処理を繰り返す。そして、周波数差がほぼ
零となると、調整用周波数データＤADJを所定期間以上
保持する。これにより制御回路２２は、中心発振周波数
ｆ0の自動調整が終了したことを検知して、調整終了時
の調整用周波数データＤADJに対応する周波数制御デー
タＤCTLをメモリに２１に格納する。

【００４６】メモリ２１は、制御回路２２により格納さ
れた周波数制御データＤCTLを次に周波数制御データＤC
TLが更新されるまで、保持し続けることとなる。以上の
説明においては、制御回路２２が独自に自動調整が終了
したことを検知して、調整終了時の調整用周波数データ
ＤADJに対応する周波数制御データＤCTLをメモリに２１
に格納する構成としていたが、発振中心周波数調整装置
３２側で、調整が終了した旨を調整用データＤADJに含
めて通知するように構成し、この通知がなされた時点
で、制御回路２２が調整用周波数データＤADJに対応す
る周波数制御データＤCTLをメモリに２１に格納する構
成とすることも可能である。

【００４７】２−２：通常時の動作 次に、図３を参照して、電圧制御型圧電発振回路２の通
常時の動作について説明する。発振部３０の電源が投入
されると、パルス発生部２０は高電位側電源ＶCCの電圧
を検出することにより、電源投入タイミングを検知す
る。また、制御回路２２はメモリ２１に格納されている
周波数制御データＤCTLを読み出し、周波数制御データ
ＤCTLに対応するスイッチＳXのみをオン状態として、他
のスイッチはオフ状態とする。

【００４８】この後、パルス発生部２０は、一定時間が
経過した後トリガパルスＴＰを生成し、これを結合コン
デンサＣｃを介して圧電振動子Ｘに印加する。すると、
圧電振動子Ｘに大きな初期電流が流れ、発振が励起され
る。ここで、トリガパルスＴＰが生成されるタイミング
は、上述したように発振起動時間が最も短くなるように
設定されているので、電源投入から発振開始までの時間
を短縮することができ、また、発振が安定するまでの時
間を短縮することが可能となる。パルスの生成タイミン
グを制御するデータを書込みおよび読出しが可能なデー
タ記憶回路は、周波数制御データを記憶するメモリであ
ってもよい。

【００４９】そして、調整動作により調整された中心発
振周波数ｆ0を中心とし、制御電圧ＶCに対応する発振周
波数ｆOSCを有する発振信号ＳOSCが出力端子OUTから出
力されることとなる。

【００５０】この場合、電圧制御型圧電発振回路２の制
御回路２２は、電源が投入されると、一旦、容量アレイ
ＣARYを構成するスイッチＳ1〜Ｓnを全てオン（閉）状
態とするようにしても良い。これは、容量アレイＣARY
のインピーダンスが最小となり発振が容易になるので、
電圧制御型圧電発振回路２の出力端子OUTから出力され
る発振信号ＳOSCの発振周波数ｆOSCを迅速に安定状態に
向かわせるためである。これにより、発振起動時間をよ
り短縮できる。そして、予め設定した時間が経過する
と、制御回路２２はメモリ２１から周波数制御データＤ
CTLを読み出し、周波数制御データＤCTLに基づいてスイ
ッチＳXを制御する。この結果、調整動作により調整さ
れた中心発振周波数ｆ0を中心とし、制御電圧Ｖcに対応
する発振周波数ｆOSCを有する発振信号ＳOSCが出力端子
OUTから出力されることとなる。

【００５１】３．第２実施形態の効果 圧電振動子にバラツキがあっても、電圧制御型圧電発
振器として組み上げた際に発振周波数ｆOSCを基準中心
周波数ｆ0refに合わせることが容易となる。従って、圧
電振動子の製造規格を緩和することができ、圧電振動子
のコストを削減することができ、ひいては、電圧制御型
圧電発振器の製造コストを低減することが可能となる。
また、バリキャップによる周波数可変量が確保し易いた
め、調整が容易となる。さらに容量アレイＣARYの容量
設定値によるfosc−Vc特性の可変レンジの差異が少ない
ため、容易に所望の電圧制御型圧電発振器を構成するこ
とができる。

【００５２】容量アレイＣARYを用いることにより、
電圧制御型圧電発振器をトリマ・レスで構成でき、外付
け部品を１個削減することができ、組立コストを削減す
ることが可能となる。 トリマに比較して安価な容量アレイを使用することに
より、低価格の電圧制御型圧電発振器を実現することが
可能となる。 従来のトリマを用いた圧電発振器は、トリマが機械的
動作部を有するため小型化には限界があったが、 容量
アレイＣARYは、ＩＣに内蔵可能であり、電圧制御型圧
電発振器の小型化に有利となる。

【００５３】従来のトリマを用いた圧電発振器と比較
して、容量アレイＣARYを用いた電圧制御型圧電発振器
は、経時変化および動作機構的に安定であり、圧電発振
回路の動作を安定化することが可能となる。 発振中心周波数調整作業は、中心発振周波数調整装置
３２がデジタルデータである調整用データＤADJを出力
することにより、電気的調整のみで行うことが可能であ
り、従来のように機械的調整を行う必要がないので、中
心発振周波数調整時間の短縮が可能となり、ひいては、
電圧制御型圧電発振器の製造コストを低減することが可
能となる。さらに、従来のように、トリマを調整するた
めの複雑かつ高価なサーボ機構を必要としないため、製
造設備投資を低減することも可能となる。

【００５４】４．第２実施形態の変形例 上記説明においては、圧電振動子Ｘおよびバリキャップ
Ｃvをディスクリート部品として取り扱っていたが、圧
電振動子ＸとバリキャップＣvとを直列接続し、モール
ド封止、あるいは、一のパッケージに収納するように構
成すれば電圧制御発振器の組立工程を簡略化することが
可能となる。

【００５５】また、ベースコンデンサＣ0を容量アレイ
ＣARYの構成とせずに、コンデンサＣ1〜Ｃｎ、スイッチ
Ｓ1〜Ｓｎのみを容量アレイＢARY’とし、容量アレイＢ
ARY’、メモリ２１、制御回路２２を一体化したＩＣと
して外付けするように構成することも可能である。さら
に容量アレイＣARYまたは容量アレイＢARYのみをＩＣと
して外付けするように構成することも可能である。これ
により容量アレイＢARYを新たに作成するだけで、様々
なｆOSC−Ｖc特性を有する電圧制御型圧電発振回路を構
成することが可能となる。また、以上の説明において
は、容量アレイＣARYを構成するスイッチＳ1〜Ｓｎをト
ランジスタで構成していたが、あまり高精度を望まない
のであれば、スイッチＳ1〜Ｓｎをヒューズ素子で構成
し、調整時に確定的にスイッチを切断してしまう構成と
することも可能である。

【００５６】Ｃ．第３実施形態 上述した第１、第２実施形態において、トリガパルスＴ
Ｐの生成タイミングは、個別の圧電発振回路毎に調整す
るものではなく、実験によって求めた代表値を設定する
ものであった。これに対して、第３実施形態は、電源投
入からトリガパルスＴＰを生成するまでの時間を発振起
動時間が最も短縮できるように、圧電発振回路毎に調整
するものである。

【００５７】１．第３実施形態の構成 １−１：全体構成 図７に、第３実施形態に係わる電圧制御型圧電発振回路
の回路図を示す。この電圧制御型圧電発振回路３は、制
御回路２２がパルス発生部２０’を制御する点、メモリ
２１が周波数調整用の周波数制御データＤCTLの他にト
リガパルスＴＰの生成タイミングを制御するパルス制御
データＤCTL'を記憶する点を除いて、第２実施形態の電
圧制御型圧電発振回路２と同様である。

【００５８】１−２：パルス発生部の構成 次に、図８に第３実施形態に係わるパルス発生部２０’
の回路図を示す。このパルス発生部２０’は、コンデン
サＣａの替わりに容量アレイＣARY'を用いる点が、図１
に示す第１実施形態のパルス発生部２０と相違する。第
１の単安定マルチバイブレータＭＭ１の遅延時間ｔ１
（図２（ｂ）参照）は、スイッチＳX'のオン／オフに応
じて定まる容量アレイＣARY'の値と抵抗Ｒaによって定
まるので、スイッチＳX'のオン／オフを制御することに
よって、トリガパルスＴＰの生成タイミングを調整する
ことが可能となる。

【００５９】１−３：自動調整システム 図９に電圧制御型圧電発振回路の自動調整システムの概
要構成ブロック図を示す。自動調整システムＢは、電圧
制御型圧電発振回路３、基準電圧印加装置３１、電源投
入装置３３および調整装置３２’から構成されている。
まず、基準電圧印加装置３１は、所定の基準中心発振周
波数ｆ0REFに対応する較正した基準制御電圧ＶCREFを出
力するように構成されており、基準制御電圧ＶCREFが周
波数制御端子ＶＣに供給されるようになっている。ま
た、電源投入装置３３は、調整装置３２’からの制御信
号に基づいて電源投入を行うように構成されている。

【００６０】次に、調整装置３２’は、第２実施形態の
中心発振周波数調整装置３２の機能に加えて、トリガパ
ルスＴＰの生成タイミングを調整する機能を併せ持つ。
具体的には、中心周波数の調整を行った後、電源投入装
置３３に制御信号を供給して電圧制御圧電発振回路３に
給電を行う。そして、発振信号ＳOSCの振幅あるいは周
波数を検知することによって、電源投入から発振開始ま
での発振起動時間を検出し、これが最も短縮されるよう
に容量アレイＣARY'を構成するスイッチＳX'のオン／オ
フを制御するための調整用パルスデータＤADJ'を生成し
調整用端子Ｔ1〜Ｔ3 を介して電圧制御型圧電発振回路
３に対し出力するように構成されている。

【００６１】２．第３実施形態の動作 ２−１：調整時の動作 次に、自動調整システムＢを用いた調整動作を説明す
る。まず、第２実施形態と同様に中心発振周波数の調整
動作を行う。次に、トリガパルスＴＰの生成タイミング
を調整する動作を行う。この場合、基準電圧印加装置３
１は、基準制御電圧ＶCREFを周波数制御端子ＶＣに印加
する。この後、調整装置３２’が、初期値の調整用パル
スデータＤADJ'を調整用端子Ｔ1〜Ｔ3に与えるとともに
電源投入装置３３を制御して、電圧制御型圧電発振回路
３に対して電源投入を行う。次に、調整装置３２’は、
出力端子OUTから出力される発振信号ＳOSCを検出して、
発振起動時間を測定する。

【００６２】この後、調整用パルスデータＤADJ'の値を
ずらしながら、発振起動時間を繰り返し測定し、最も発
振起動時間が短くなる調整用パルスデータＤADJ'を求め
る。この後、最終的な調整用パルスデータＤADJ'に調整
が終了した旨を含めて電圧制御型圧電発振回路３に通知
する。すると、制御回路２２が調整用パルスデータＤAD
J'に対応するパルス制御データＤCTL'をメモリに２１に
格納する。

【００６３】２−２：通常時の動作 次に、図７を参照して、電圧制御型圧電発振回路３の通
常時の動作について説明する。発振部３０の電源が投入
されると、制御回路２２はメモリ２１に格納されている
パルス制御データＤCTL'を読み出し、パルス発生部２
０’のスイッチＳX'のオン／オフを制御する。これによ
り、当該電圧制御型圧電発振回路３に固有のトリガパル
スＴＰの生成タイミングが設定される。

【００６４】また、制御回路２２はメモリ２１に格納さ
れている周波数制御データＤCTLを読み出し、当該電圧
制御型圧電発振回路３に固有の容量値を設定する。これ
により、発振中心周波数は調整済みのものを使用するこ
とが可能となる。

【００６５】次に、パルス発生部２０’は高電位側電源
ＶCCの電圧を検出することにより、電源投入タイミング
を検知すると、一定時間が経過した後トリガパルスＴＰ
を生成し、これを結合コンデンサＣｃを介して圧電振動
子Ｘに印加する。すると、圧電振動子Ｘに大きな初期電
流が流れ、発振が励起される。ここで、トリガパルスＴ
Ｐが生成されるタイミングは、上述したように発振起動
時間が最も短くなるように設定されているので、電源投
入から発振開始までの時間を短縮することができ、ま
た、発振が安定するまでの時間を短縮することが可能と
なる。

【００６６】そして、調整動作により調整された中心発
振周波数ｆ0を中心とし、制御電圧ＶCに対応する発振周
波数ｆOSCを有する発振信号ＳOSCが出力端子OUTから出
力されることとなる。

【００６７】このように第３実施形態にあっては、トリ
ガパルスＴＰの生成タイミングを自動調整できるので、
発振起動時間をより短縮することが可能となる。また、
抵抗ＲaとコンデンサＣaにバラツキがあっても、電圧制
御型圧電発振器として組み上げた際に時定数を合わせる
ことが容易となる。従って、抵抗Ｒaの製造規格を緩和
することができ、コストを削減することができ、ひいて
は、電圧制御型圧電発振器の製造コストを低減すること
が可能となる。トリガパルスの生成タイミングの調整を
容量アレイＣARY'の容量値を調整することで説明した
が、容量アレイをＣaとしＲaを抵抗アレイとしても、同
様である。この場合には、Ｃaにバラツキがあっても、
電圧制御型圧電発振器として組み上げた際に時定数を合
わせることが容易となる。

【００６８】また、周波数調整用の周波数制御データＤ
CTLを記憶するメモリ２１にパルス制御データＤCTL'を
格納するようにしたので、記憶手段を兼用することが可
能となる。また、発振部３０の容量アレイＣARYを制御
する制御回路２２によって、パルス発生部２０’を制御
するようにしたので、特別な構成を追加することなく、
トリガパルスＴＰの生成タイミングを自動調整できる。

【００６９】Ｄ．変形例 本発明は、上述した実施形態に限定されるものではな
く、例えば、以下のような各種の変形例が可能である。 （１）上述した各実施形態において発振部１０，３０は
カスコード形式で構成したが、本発明はこれに限定され
るものではなく、トランジスタＱ２、抵抗Ｒ1、および
コンデンサＣを省略したものであってもよい。この場合
には、例えば図３において、コレクタ抵抗Ｒcをトラン
ジスタＱ１のコレクタに接続し、抵抗Ｒ2の一端を電源
ＶCCに接続するようにすればよい。

【００７０】（２）また各実施形態においては、容量ア
レイＣARYの構成として、容量アレイＣARYの容量を可変
とするための選択接続容量素子として機能するｎ個のコ
ンデンサＣX（Ｘ＝1〜ｎ）を設ける構成としていたが、
図１０に示すように、コンデンサＣX（＝選択接続容量
素子）をベース副コンデンサＣX0を含む複数の副コンデ
ンサＣX0、ＣX1〜ＣXm（＝副選択接続容量素子、ｍ＝自
然数）で構成し、各副コンデンサＣX1〜ＣXmを対応する
副接続スイッチＳX1〜ＳXmを切り替えるようにして、副
コンデンサＣX0、ＣX1〜ＣXmを接続あるいは非接続とし
て容量アレイＣARYの容量調整を行うように構成するこ
とも可能である。この結果、より容量値の微調整を行う
ことが可能となる。

【００７１】（３）また各実施形態においては、バリキ
ャップＣvと容量アレイＣARYとを直列接続する場合につ
いて説明したが、バリキャップＣvに対し、容量アレイ
ＣARYを並列に接続するように構成することも可能であ
る。

【００７２】（４）また各実施形態において、圧電発振
器を構成する素子の実装状態については、言及していな
かったが、例えば、図１１に示すように圧電発振器を構
成してもよい。この場合には、圧電振動子Ｘおよびバリ
キャップＣvを除く構成部品をワンチップＩＣ５１とし
て構成し、さらにワンチップＩＣ５１、圧電振動子Ｘお
よびバリキャップＣvをモールド封止した構成となって
いる。このような構成が実現可能となっているのは、容
量アレイＣARYによる発振中心周波数ｆ0の調整範囲を大
きく取ることができるため、ワンチップＩＣ、圧電振動
子ＸおよびバリキャップＣvをモールド封止した状態で
も、圧電振動子ＸおよびバリキャップＣvのばらつきを
容易に吸収して、所望の発振中心周波数ｆ0を得ること
ができるためである。これにより、部品点数を削減し
て、組立工数および製造コストを削減することが可能と
なる。

【００７３】（５）上記した変形例（４）は、圧電振動
子ＸおよびバリキャップＣvを除く構成部品をワンチッ
プＩＣ５１として構成し、さらにワンチップＩＣ５１、
圧電振動子ＸおよびバリキャップＣvをモールド封止し
た構成となっていたが、図１１で示す実施形態は、圧電
振動子Ｘを除く構成部品（バリキャップＣvを含む）を
ワンチップＩＣ５２として構成し、さらにワンチップＩ
Ｃおよび圧電振動子Ｘをモールド封止した構成となって
いる。これにより、より部品点数を削減して、組立工数
および製造コストを削減することが可能となる。

【００７４】（６）また、上述した各実施形態において
は、パルス発生部２０、２０’を単安定マルチバイブレ
ータＭＭ１，ＭＭ２を用いて構成したが、本発明はこれ
に限定されるものではなく、発振部への給電開始を検知
して、給電開始から一定時間経過後にトリガパルスＴＰ
を発振ループに注入するのであればどのようなものであ
ってもよい。例えば、カウンタ回路を用いてパルス発生
部２０、２０’を構成してもよい。この場合には、カウ
ンタ回路で発振部への電源投入開始から外部クロックを
計測し、計測結果が一定値に達するとリップルキャリー
信号を発生するように構成し、このリップルキャリー信
号をトリガパルスＴＰとして用いればよい。カウンタ回
路を用いる場合には、外部クロックが必要となるが、電
子機器には複数のクロック信号で動作するものが多数あ
る。そのような機器においては、消費電力を削減するた
めに、不要なクロック発生器の電源を遮断することがあ
る。そのような場合には、カウンタ回路を用いたパルス
発生部２０、２０’が好適である。

【００７５】

【発明の効果】以上説明したように本発明によれば、発
振部への給電開始から一定時間経過後にパルスを発振ル
ープに注入するようにしたので、発振起動時間および発
振が安定するまでの時間を大幅に短縮することができ
る。また、圧電振動子にバラツキがあっても、発振回路
として組み上げた際に中心発振周波数f0を容易に合わせ
ることができる。よって圧電振動子の製造規格が緩和さ
れ、圧電振動子のコスト削減が可能、更には圧電発振器
のコスト削減が可能となる。容量アレイを用いることに
より、電圧制御型圧電発振器をトリマ・レスで構成で
き、外付け部品を１個削減することができ、組立コスト
を削減することが可能となる。また、発振中心周波数調
整作業は、電気的調整のみで行うことが可能であり、従
来のように機械的調整を行う必要がないので、中心発振
周波数調整時間の短縮が可能となり、ひいては、電圧制
御型圧電発振器の製造コストを低減することが可能とな
る。さらに、パルスを供給するタイミングも自動調整す
ることができるので、素子のバラツキを吸収して、発振
起動時間および発振が安定するまでの時間をより一層短
縮することができる。

【図面の簡単な説明】

【図１】 本発明の第１実施形態に係わる圧電発振回路
の回路図である。

【図２】 同実施形態に係わる圧電発振回路のタイミン
グチャートである。

【図３】 本発明の第２実施形態に係わる電圧制御型圧
電発振回路の回路図である。

【図４】 容量アレイを構成するスイッチをバイポーラ
トランジスタにより構成した場合の説明図である。

【図５】 容量アレイを構成するスイッチをＭＯＳトラ
ンジスタにより構成した場合の説明図である。

【図６】 同実施形態に係わる中心発振周波数調整シス
テムの構成図である。

【図７】 第３実施形態の電圧制御型圧電発振回路の構
成図である。

【図８】 同実施形態のパルス発生部の回路図である。

【図９】 同実施形態に係わる調整システムの構成図で
ある。

【図１０】 変形例に係わる容量アレイの構成例を示す
図である。

【図１１】 変形例に係わる電圧制御型圧電発振回路の
斜視図である。

【図１２】 変形例に係わる電圧制御型圧電発振回路の
斜視図である。

【図１３】 従来例の圧電発振回路の回路図である。

【符号の説明】

１…圧電発振回路 ２，３…電圧制御型圧電発振回路 ２０…パルス発生部 ２１…メモリ ２２…制御回路 ３１…基準電圧印加装置 ３２…発振中心周波数調整装置 ３２’…調整装置 ＣARY…容量アレイ Ｃ1〜Ｃｎ…コンデンサ（選択接続容量素子） Ｃ0…ベースコンデンサ（固定接続容量素子） ＤADJ，ＤADJ'…調整用データ ＤCTL，ＤCTL'…制御用データ ＳOSC…発振信号

Claims (19)

【特許請求の範囲】
1. 【請求項１】 圧電振動子を発振ループ内に有する発振
   回路と、 前記発振回路への給電開始を検知して、給電開始から一
   定時間経過後にパルスを前記発振ループに注入するパル
   ス発生回路とを備えたことを特徴とする圧電発振器。
2. 【請求項２】 前記パルス発生回路を単安定マルチバイ
   ブレータにより構成したことを特徴とする請求項１に記
   載の圧電発振器。
3. 【請求項３】 前記パルス発生回路をカウンタにより構
   成したことを特徴とする請求項１に記載の圧電発振器。
4. 【請求項４】 予め定められた静電容量を有し、前記圧
   電振動子に接続される固定接続容量素子と、 予め定められた静電容量を有する複数の選択接続容量素
   子と、 前記複数の選択接続容量素子のうち、特定の前記選択接
   続容量素子を前記固定接続容量素子に並列に接続する容
   量接続回路とを備えた容量アレイを有することを特徴と
   する請求項１に記載の圧電発振器。
5. 【請求項５】 前記選択接続容量素子の前記固定接続容
   量素子に対する接続／非接続を制御するための周波数制
   御データを記憶するメモリと、 外部からの調整用周波数制御データに基づいて前記メモ
   リに予め前記周波数制御データを記憶させるとともに、
   前記調整用周波数制御データあるいは前記周波数制御デ
   ータに基づいて前記容量接続回路を制御する接続制御回
   路と、 を備えたことを特徴とする請求項４に記載の圧電発振
   器。
6. 【請求項６】 前記接続制御回路は、電源投入時には、
   一旦全ての前記選択接続容量素子を前記固定接続容量素
   子に対して接続状態とする起動時制御回路を備えたこと
   を特徴とする請求項５記載の圧電発振器。
7. 【請求項７】 前記パルスの生成タイミングを制御する
   データを書込および読出が可能なデータ記憶回路を備
   え、前記パルス発生回路は前記データ記憶回路から読み
   出した前記データに基づいて、前記パルスを生成するこ
   とを特徴とする請求項１に記載の圧電発振器。
8. 【請求項８】 前記メモリには、前記周波数制御データ
   とともに前記パルスの生成タイミングを制御するパルス
   制御データを記憶し、前記接続制御回路は、外部からの
   調整用パルス制御データに基づいて前記メモリに予め前
   記パルス制御データを記憶させるとともに、前記調整用
   パルス制御データあるいは前記パルス制御データに基づ
   いて前記パルス発生回路を制御することを特徴とする請
   求項５に記載の圧電発振器。
9. 【請求項９】 前記発振回路がバイポーラ発振回路であ
   ることを特徴とする請求項１乃至８のうちいずれか１項
   に記載の圧電発振器。
10. 【請求項１０】 前記圧電振動子は、水晶振動子である
    ことを特徴とする請求項１乃至９のうちいずれか１項に
    記載の圧電発振器。
11. 【請求項１１】 前記圧電振動子を除く構成部品がワン
    チップＩＣとして構成されていることを特徴とする請求
    項１乃至１０のうちいずれか１項に記載の圧電発振器。
12. 【請求項１２】 前記ワンチップＩＣおよび前記圧電振
    動子が一のパッケージに収納されていることを特徴とす
    る請求項１１記載の圧電発振器。
13. 【請求項１３】 前記発振ループ内に可変リアクタンス
    素子を備え、前記可変リアクタンス素子に供給する電圧
    を可変することによって、前記発振回路の発振周波数を
    調整することを特徴とする請求項１乃至１０のうちいず
    れか１項に記載の圧電発振器。
14. 【請求項１４】 前記圧電振動子および前記可変リアク
    タンス素子を除く構成部品がワンチップＩＣとして構成
    されていることを特徴とする請求項１３に記載の圧電発
    振器。
15. 【請求項１５】 前記ワンチップＩＣ、前記圧電振動子
    および前記可変リアクタンス素子が一体として一のパッ
    ケージに収納されていることを特徴とする請求項１４記
    載の圧電発振器。
16. 【請求項１６】 請求項５または８に記載の圧電発振器
    の発振周波数を調整する発振器調整システムにおいて、 前記発振回路に給電した状態で当該発振回路の発振周波
    数を検出する発振周波数検出手段と、 前記発振周波数検出手段によって検出した発振周波数と
    基準発振周波数とを比較することにより、前記発振周波
    数と前記基準発振周波数とが近づくように前記調整用周
    波数制御データを出力し、最も両周波数が近づいた時に
    前記調整用周波数制御データを前記周波数制御データと
    して前記メモリに記憶するように前記接続制御回路を制
    御する調整用データ出力手段と、 を備えたことを特徴とする発振器調整システム。
17. 【請求項１７】 請求項５または８に記載の圧電発振器
    の発振周波数を調整する発振器調整方法において、 前記発振回路に給電した状態で当該発振回路の発振周波
    数を検出するステップと、 検出された前記発振周波数と基準発振周波数とを比較す
    ることにより、前記発振周波数と前記基準発振周波数と
    が近づくように前記調整用周波数制御データを前記接続
    制御回路に供給するステップと、 最も両周波数が近づいた時に前記調整用周波数制御デー
    タを前記周波数制御データとして前記メモリに記憶する
    ように前記接続制御回路を制御するステップとを備えた
    ことを特徴とする発振器調整方法。
18. 【請求項１８】 請求項８に記載の圧電発振器における
    前記パルスの生成タイミングを調整する発振器調整シス
    テムにおいて、 前記発振回路に給電を行う給電手段と、 前記発振回路の発振状態を検出する発振状態検出手段
    と、 前記給電手段による給電が開始されてから前記発振状態
    検出手段によって発振状態が検出されるまでの発振起動
    時間を計測する計測手段と、 前記計測手段によって計測された発振起動時間が短くな
    るように前記調整用パルス制御データを出力し、最も前
    記発振起動時間が短くなった時に前記調整用パルス制御
    データを前記パルス制御データとして前記メモリに記憶
    するように前記接続制御回路を制御する調整用データ出
    力手段とを備えたことを特徴とする発振器調整システ
    ム。
19. 【請求項１９】 請求項８に記載の圧電発振器における
    前記パルスの生成タイミングを調整する発振器調整方法
    において、 前記発振回路に給電を行うステップと、 前記発振回路の発振状態を検出するステップと、 給電が開始されてから発振状態が検出されるまでの発振
    起動時間を計測するステップと、 前記発振起動時間が短くなるように前記調整用パルス制
    御データを出力し、最も前記発振起動時間が短くなった
    時に前記調整用パルス制御データを前記パルス制御デー
    タとして前記メモリに記憶するように前記接続制御回路
    を制御するステップとを備えたことを特徴とする発振器
    調整方法。