JPH06338138A - 基準クロック発生装置及び基準クロック発生方法 - Google Patents

Abstract

(57)【要約】 【目的】１つの振動子のみを有して、周波数の異なる複
数の基準クロック信号を安価にて生成可能な基準クロッ
ク発生装置を提供することを目的とする。 【構成】水晶振動子２８の発振周波数に従ったクロック
信号を発振回路２９より出力し、これを１／２分周回路
３０で１／２分周して、所定の周波数を有するＣＰＵク
ロック信号を得る。一方、発振回路２９の出力を１／Ｍ
分周回路３１で１／Ｍ分周し、その分周出力を位相比較
器３２、チャージポンプ３３、ループフィルタ３４、電
圧制御発振器３５および１／Ｎ分周回路３６からなるＰ
ＬＬ回路に与える。このＰＬＬ回路の後段に１／Ｌ分周
回路３７を設け、１／Ｍ分周回路３１、１／Ｎ分周回路
３６および１／Ｌ分周回路３７の各分周比を制御レジス
タ３８にて適切な値に設定して、所定の周波数を有する
サーボクロック信号を得る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、複数のシステムクロッ
クを必要とする磁気ディスク装置等のデータ処理装置に
用いられる基準クロック発生装置及び基準クロック発生
方法に関する。

【０００２】

【従来の技術】磁気ディスク装置では、それぞれのパフ
ォーマンスを最大限に発揮させるため、サーボ制御回路
（およびリード／ライト回路）とＣＰＵとで別々のクロ
ック信号を持つ必要がある。ただし、昨今の磁気ディス
ク装置では、高機能、大容量化のためにデータ転送速度
が上昇し、ＣＰＵも高速化しているため、それぞれの発
振周波数がかなり高くなってきている。

【０００３】図４に磁気ディスク装置に用いられる従来
の基準クロック発生装置の構成を示す。従来は、２つの
水晶振動子２２および２５を用いて、ＣＰＵクロック信
号とサーボクロック信号とを別々に生成していた。

【０００４】水晶振動子２２は、ＣＰＵクロック信号生
成用であり、ＣＰＵクロック信号の２倍の周波数で発振
する。発振回路２３は、水晶振動子２２の発振周波数に
従ってＴＴＬまたはＣＭＯＳ相当レベルのクロック信号
を出力する。分周回路２４は、発振回路２３の出力を１
／２分周し、その分周出力をＣＰＵクロック信号として
外部に出力する。

【０００５】一方、水晶振動子２５は、サーボクロック
信号生成用であり、シリンダコード転送速度の３倍で発
振する。発振回路２６は、水晶振動子２４の発振周波数
に従ってＴＴＬまたはＣＭＯＳ相当レベルのクロック信
号を出力する。補助発振回路２７は、水晶振動子２５が
目的の高周波で発振するように時定数が設定されたＬＣ
回路である。なお、Ｒ1 およびＲ2 は抵抗、Ｃ11，Ｃ1
2，Ｃ21，Ｃ23はコンデンサ、Ｌはコイルである。

【０００６】上記構成において、例えばＣＰＵの最高ス
ピードを得るために、１６ＭＨｚのＣＰＵクロック信号
が必要であると仮定すると、クロック信号の周波数およ
びデューティの精度を上げる目的で、３２ＭＨｚの水晶
振動子２２を使用し、これを１／２分周して使用するこ
とになる。一方、サーボ用の基準クロック信号として、
昨今のデータ転送速度の上昇により、１７．３ＭＨｚが
必要であると仮定すると、一般にグレイコード等を用い
ているサーボデータのデコード精度を向上させるため、
１７．３ＭＨｚの３倍の５２ＭＨｚの水晶振動子２５を
使用することになる。

【０００７】なお、実際には、ＣＰＵクロック信号およ
びサーボクロック信号の他に、リード／ライト基準クロ
ック信号が必要であるが、これはサーボクロック信号を
利用することができる。ＣＤＲ（Ｃｏｎｓｔａｎｔ Ｄ
ｅｎｓｉｔｙ Ｒｅｃｏｒｄｉｎｇ）方式を用いている
磁気ディスク装置では、サーボクロック信号をリード／
ライト基準クロック信号としてライトＰＬＬ回路に与
え、各ゾーン毎にその周波数を切り替えている。

【０００８】

【発明が解決しようとする課題】上記したように、従
来、磁気ディスク装置に用いられる基準クロック発生装
置には、３０ＭＨｚ以上の水晶振動子が２つ必要であっ
た。この場合、水晶振動子の発振周波数が２５〜３０Ｍ
Ｈｚを越えると、水晶が極めて薄くなることから、機械
的信頼性が低下し、それを改善するのに高価となる。し
たがって、装置１台に高価な水晶振動子を複数搭載する
ことは、コスト的に大きな問題となる。

【０００９】また、水晶振動子は３０ＭＨｚを越えると
基本波（１次発振周波数）で発振するのが困難になり、
３次高調波や５次高調波を使用せざるを得なくなる。こ
のため、高調波成分で発振しやすいように、Ｒ，Ｌ，Ｃ
からなる補助発振回路（補助的な共振回路）が必要とな
ったり、誤って基本波で発振してＣＰＵが誤動作しない
ように、発振周波数を監視する回路が必要になるなど、
補助回路が多くなる問題がある。

【００１０】本発明は上記のような点に鑑みなされたも
ので、１つの振動子のみを有して、周波数の異なる複数
の基準クロック信号を安価にて生成可能な基準クロック
発生装置及び基準クロック発生方法を提供することを目
的とする。

【００１１】

【課題を解決するための手段】本発明の基準クロック発
生装置は、１つの振動子を有し、この振動子の発振周波
数に従ってクロック信号を発振する発振手段と、ＰＬＬ
回路および複数の分周回路の組み合わせからなり、上記
発振手段から発振される上記クロック信号に基づいて、
周波数の異なる複数の基準クロック信号を生成する基準
クロック生成手段と、上記各分周回路の分周比をそれぞ
れ独立に設定し、上記各基準クロック信号の周波数を調
整する制御手段とを具備したものである。

【００１２】

【作用】上記の構成によれば、ＰＬＬ回路および複数の
分周回路の組み合わせにより、発振手段から発振される
クロック信号から周波数の異なる複数の基準クロック信
号が生成される。したがって、各分周比を適切な値に設
定するだけで、１つの振動子のみで、しかも、その振動
子の発振周波数を変えることなく、所望の周波数を有す
る複数の基準クロックを得ることができる。

【００１３】

【実施例】以下、図面を参照して本発明の一実施例を説
明する。まず、本発明の基準クロック発生装置が適用さ
れる磁気ディスク装置の構成について説明する。図３は
サーボ方式の磁気ディスク装置の構成を示すブロック図
である。図３において、１は記録媒体であるディスク、
２はこのディスク１に対しデータのリード／ライトを行
う磁気ヘッドである。ディスク１は、スピンドルモータ
３によって回転する。磁気ヘッド２は、キャリッジ４に
搭載されており、ボイスコイルモータ（ＶＣＭ）５によ
ってディスク１の半径方向に移動する。スピンドルモー
タ３は、モータドライバ６によって駆動される。ボイス
コイルモータ５は、ＶＣＭドライバ７によって駆動され
る。

【００１４】ヘッドアンプ１０は、データの読出し時に
は、磁気ヘッド２の読出し信号を増幅し、データの書込
み時には、ライトデータに従って磁気ヘッド２に書込み
電流を供給する。パルス検出回路１１は、ヘッドアンプ
１０からの読出し信号の電磁変換位置に相当する波形ピ
ーク点を検出し、アナログの読出し信号を２値化データ
に変換する。

【００１５】サーボ検出回路１２は、ディスク１に予め
記録されているサーボデータであるヘッド位置決めデー
タ（バーストデータ）を検出する。Ａ／Ｄコンバータ１
３は、アナログのヘッド位置決めデータをディジタル値
に変換する。サーボコントローラ１４は、パルス検出回
路１１からのシリンダアドレスコードとＡ／Ｄコンバー
タ１３からのヘッド位置決めデータに基づいて、磁気ヘ
ッド２の位置決め制御を行うものであり、ここではその
制御に必要なサーボクロック信号を基準クロック発生回
路２１から得ている。

【００１６】リードＰＬＬ回路１５は、パルス検出回路
１１からのリードパルスに位相同期したリードクロック
信号を作成する。デコーダ１６は、パルス検出回路１１
からのリードパルスをＮＲＺ信号に復調する。ライトＰ
ＬＬ回路１７は、後述する基準クロック発生回路２１か
らのサーボクロック信号をリード／ライト基準クロック
信号として入力し、ライトクロック信号を作成する。エ
ンコーダ１８は、インタフェイスコントローラ２０から
のＮＲＺデータをライトＰＬＬ回路１７からのライトク
ロック信号に同期したライトデータに変調する。

【００１７】ＣＰＵ１９は、磁気ディスク装置を統括制
御するものであり、ここでは、その制御に必要なＣＰＵ
クロック信号を基準クロック発生回路２１から得てい
る。インタフェイスコントローラ２０は、図示せぬホス
トコンピュータとのインタフェイス制御を行う。基準ク
ロック発生回路２１は、本発明の部分であり、図１また
は図２に示すような構成により、サーボクロック信号お
よびＣＰＵクロック信号を生成して、サーボコントロー
ラ１４およびＣＰＵ１９にそれぞれ出力する。

【００１８】次に、本発明の基準クロック発生装置につ
いて説明する。本発明では、１つの振動子で、周波数の
異なる複数の基準クロック（ここでは、サーボクロック
信号およびＣＰＵクロック信号）を生成することを目的
としており、その具体的な構成を図１に示す。

【００１９】図１は第１の実施例としての基準クロック
発生装置の構成を示すブロック図である。図１におい
て、水晶振動子２８は、３２ＭＨｚで発振する。発振回
路２９は、水晶振動子２８の発振周波数に従ってＴＴＬ
もしくはＣＭＯＳ相当レベルのクロック信号を出力す
る。１／２分周回路３０は、発振回路２９の出力信号を
１／２分周し、その分周出力をＣＰＵクロック信号とし
て外部（ＣＰＵ１９）に出力する。

【００２０】１／Ｍ分周回路３１は、発振回路２９の出
力信号を制御レジスタ３８にて設定される分周比（１／
Ｍ）で分周する。位相比較器３２は、１／Ｍ分周回路３
１の分周出力とＰＬＬ回路の帰還ループに設けられた１
／Ｎ分周回路３６の分周出力との位相比較を行う。チャ
ージポンプ３３は、位相比較器３２の出力信号に従って
ループフィルタ３４に供給されるチャージ／ディスチャ
ージ電流の電流源である。ループフィルタ３４は、チャ
ージポンプ３３のチャージ／ディスチャージ電流を平滑
し、電圧制御発振器（ＶＣＯ）３５に発振制御電圧を供
給する積分型フィルタである。電圧制御発振器３５は、
ループフィルタ３４の出力電圧に応じた周波数（ここで
は、１０４ＭＨｚ）で発振する。

【００２１】１／Ｎ分周回路３６は、ＰＬＬ回路の帰還
ループに設けられ、電圧制御発振器３５の出力信号を制
御レジスタ３８にて設定される分周比（１／Ｎ）で分周
し、その分周出力を位相比較器３２にフィードバックす
る。１／Ｌ分周回路３７は、電圧制御発振器３５の出力
信号を制御レジスタ３８にて設定される分周比（１／
Ｌ）で分周し、その分周出力をサーボクロック信号（リ
ード／ライト基準クロック信号）として外部（サーボコ
ントローラ１４）に出力する。制御レジスタ３８は、１
／Ｍ分周回路３１、１／Ｎ分周回路３６および１／Ｌ分
周回路３７の各分周比をそれぞれ独立に設定する。

【００２２】このような構成において、発振回路２９か
ら出力される３２ＭＨｚのクロック信号は、１／２分周
回路３０および１／Ｍ分周回路３１に与えられる。１／
２分周回路３０では、３２ＭＨｚのクロック信号を１／
２分周する。これにより、１６ＭＨｚのＣＰＵクロック
信号が得られる。このＣＰＵクロック信号は、図３に示
すＣＰＵ１９に与えられる。

【００２３】ここで、制御レジスタ３８にて、１／Ｍ分
周回路３１の分周比を「１／４」、１／Ｎ分周回路３６
の分周比を「１／１３」を設定すると共に、ＰＬＬ回路
の後段に設けられた１／Ｌ分周回路３７の分周比を「１
／２」に設定すると、発振回路２９から出力された３２
ＭＨｚのクロック信号は、まず、１／Ｍ分周回路３１で
１／４分周された後、ＰＬＬ回路に与えられる。

【００２４】ＰＬＬ回路は、位相比較器３２、チャージ
ポンプ３３、ループフィルタ３４、電圧制御発振器３５
および１／Ｎ分周回路３６からなり、１／Ｍ分周回路３
１の出力信号（８ＭＨｚのクロック信号）を受けて１０
４ＭＨｚのクロック信号を生成する。この１０４ＭＨｚ
のクロック信号は、ＰＬＬ回路の後段に設けられた１／
Ｌ分周回路３７において１／２分周される。これによ
り、５２ＭＨｚのサーボクロック信号が得られる。この
サーボクロック信号は、図３に示すサーボコントローラ
１４に与えられる。なお、この５２ＭＨｚのサーボクロ
ック信号は、リード／ライト基準クロック信号としてラ
イトＰＬＬ回路１７にも与えられる。

【００２５】このように、ＰＬＬ回路と分周回路を設
け、サーボクロック信号の周波数に応じて、各分周比を
制御レジスタ３８にて適切な値に設定することにより、
ＣＰＵクロック信号と同時に、このＣＰＵクロック信号
とは周波数の異なるサーボクロック信号を得ることがで
きる。この場合、３２ＭＨｚの水晶振動子を１つしか使
用しないため、ＣＰＵおよびサーボ制御のそれぞれのパ
フォーマンスを落とさずに、コストダウンを図ることが
できる。また、本装置はＰＬＬ回路と分周回路で構成さ
れているため、周波数精度が非常に高く、しかも、従来
のような補助回路を必要とすることもない。

【００２６】次に、本発明の第２の実施例を説明する。
上記第１の実施例では、ＣＰＵクロック信号の周波数を
固定とし、そのＣＰＵクロック信号からサーボクロック
信号の周波数を任意に設定するような構成としたが、こ
こでは、ＣＰＵクロック信号とＣＰＵクロック信号のそ
れぞれの周波数を任意に設定可能とする。

【００２７】図２は第２の実施例としての基準クロック
発生装置の構成を示すブロック図である。図２におい
て、水晶振動子３９は、１６ＭＨｚで発振する。発振回
路４０は、水晶振動子３９の発振周波数に従ってＴＴＬ
もしくはＣＭＯＳ相当レベルのクロック信号を出力す
る。

【００２８】１／Ｍ分周回路４１は、発振回路４０の出
力信号を制御レジスタ４９にて設定される分周比（１／
Ｍ）で分周する。位相比較器４２は、１／Ｍ分周回路４
１の分周出力とＰＬＬ回路の帰還ループに設けられた１
／Ｎ分周回路４６の分周出力との位相比較を行う。チャ
ージポンプ４３は、位相比較器４２の出力信号に従って
ループフィルタ４４に供給されるチャージ／ディスチャ
ージ電流の電流源である。ループフィルタ４４は、チャ
ージポンプ４３のチャージ／ディスチャージ電流を平滑
し、電圧制御発振器（ＶＣＯ）４５に発振制御電圧を供
給する積分型フィルタである。電圧制御発振器４５は、
ループフィルタ３４の出力電圧に応じた周波数（ここで
は、９６ＭＨｚ）で発振する。

【００２９】１／Ｎ分周回路４６は、ＰＬＬ回路の帰還
ループに設けられ、電圧制御発振器４５の出力信号を制
御レジスタ４９にて設定される分周比（１／Ｎ）で分周
し、その分周出力を位相比較器４２にフィードバックす
る。１／Ｌ1 分周回路４７は、電圧制御発振器４５の出
力信号を制御レジスタ４９にて設定される分周比（１／
Ｌ1 ）で分周し、その分周出力をＣＰＵクロック信号と
して外部（ＣＰＵ１９）に出力する。１／Ｌ2 分周回路
４８は、電圧制御発振器４５の出力信号を制御レジスタ
４９にて設定される分周比（１／Ｌ2 ）で分周し、その
分周出力をサーボクロック信号（リード／ライト基準ク
ロック信号）として外部（サーボコントローラ１４）に
出力する。制御レジスタ４９は、１／Ｍ分周回路４１、
１／Ｎ分周回路４６、１／Ｌ1 分周回路４７および１／
Ｌ2 分周回路４８の各分周比をそれぞれ独立に設定す
る。

【００３０】このような構成において、発振回路４０か
ら出力される１６ＭＨｚのクロック信号は、１／Ｍ分周
回路４１を介してＰＬＬ回路に与えられる。ここで、制
御レジスタ４９にて、１／Ｍ分周回路４１の分周比を
「１／２」、１／Ｎ分周回路４６の分周比を「１／１
２」に設定し、さらにＰＬＬ回路の後段に設けられた１
／Ｌ1 分周回路４７および１／Ｌ2 分周回路４８の分周
比をそれぞれ「１／６」，「１／２」に設定すると、発
振回路２９から出力された１６ＭＨｚのクロック信号
は、まず、１／Ｍ分周回路４１で１／２分周された後、
ＰＬＬ回路に与えられる。

【００３１】ＰＬＬ回路は、位相比較器４２、チャージ
ポンプ４３、ループフィルタ４４、電圧制御発振器４５
および１／Ｎ分周回路４６からなり、１／Ｍ分周回路４
１の出力信号（８ＭＨｚのクロック信号）を受けて９６
ＭＨｚのクロック信号を生成する。この９６ＭＨｚのク
ロック信号は、ＰＬＬ回路の後段に設けられた１／Ｌ1
分周回路４７および１／Ｌ2 分周回路４８に与えられ
る。

【００３２】１／Ｌ1 分周回路４７では、ＰＬＬ出力を
１／６分周する。これにより、１６ＭＨｚのＣＰＵクロ
ック信号が得られる。このＣＰＵクロック信号は、図３
に示すＣＰＵ１９に与えられる。一方、１／Ｌ2 分周回
路４８では、上記ＰＬＬ出力を１／２分周する。これに
より、４８ＭＨｚのサーボクロック信号が得られる。こ
のサーボクロック信号は、図３に示すサーボコントロー
ラ１４に与えられる。なお、この４８ＭＨｚのサーボク
ロック信号は、リード／ライト基準クロック信号として
ライトＰＬＬ回路１７にも与えられる。

【００３３】このように、ＰＬＬ回路の後段に２種類の
分周回路を設けて、ＣＰＵクロック信号とサーボクロッ
ク信号をそれぞれ得るようにしても良い。この場合、図
１の構成では、水晶振動子２８がＣＰＵクロック信号の
周波数に依存され、その発振周波数が３０ＭＨｚ以上と
なるが、図２の構成では、サーボクロック信号の周波数
をＣＰＵクロック信号の周波数の整数倍でしか選択でき
ないものの、水晶振動子３９がＣＰＵクロック信号の周
波数に依存されないため、その発振周波数を２０ＭＨ以
下とすることができ、さらにコストダウンを図ることが
できる。

【００３４】

【発明の効果】以上のように本発明によれば、ＰＬＬ回
路および複数の分周回路を組み合わせて、周波数の異な
る複数の基準クロック信号を生成するようにしたため、
各分周比を適切な値に設定するだけで、１つの振動子の
みで、しかも、その振動子の発振周波数を変えることな
く、所望の周波数を有する複数の基準クロック信号を得
ることができる。

【００３５】したがって、磁気ディスク装置において、
ＣＰＵおよびサーボ制御回路のそれぞれのパフォーマン
スを落とすことなく、ＣＰＵクロック信号およびサーボ
クロック信号といった２種類の基準クロック信号を安価
な構成にて精度良く提供することができる。

【図面の簡単な説明】

【図１】本発明の第１の実施例に係る基準クロック発生
装置の構成を示すブロック図。

【図２】本発明の第２の実施例に係る基準クロック発生
装置の構成を示すブロック図。

【図３】本発明の基準クロック発生装置が適用される磁
気ディスク装置の構成を示すブロック図。

【図４】従来の基準クロック発生装置の構成を示すブロ
ック図。

【符号の説明】

２８…水晶振動子、２９…発振回路、３０…１／２分周
回路、３１…１／Ｍ分周回路、３２…位相比較器、３３
…チャージポンプ、３４…ループフィルタ、３５…電圧
制御発振器、３６…１／Ｎ分周回路、３７…１／Ｌ分周
回路、３８…制御レジスタ、３９…水晶振動子、４０…
発振回路、４１…１／Ｍ分周回路、４２…位相比較器、
４３…チャージポンプ、４４…ループフィルタ、４５…
電圧制御発振器、４６…１／Ｎ分周回路、４７…１／Ｌ
1 分周回路、４８…１／Ｌ2 分周回路、４９…制御レジ
スタ。

Claims (3)

【特許請求の範囲】
1. 【請求項１】 １つの振動子を有し、この振動子の発振
   周波数に従ってクロック信号を発振する発振手段と、 ＰＬＬ回路および複数の分周回路の組み合わせからな
   り、上記発振手段から発振される上記クロック信号に基
   づいて、周波数の異なる複数の基準クロック信号を生成
   する基準クロック生成手段と、 上記各分周回路の分周比をそれぞれ独立に設定し、上記
   各基準クロック信号の周波数を調整する制御手段とを具
   備したことを特徴とする基準クロック発生装置。
2. 【請求項２】 上記制御手段は、磁気ディスク装置を統
   括制御するＣＰＵに必要なＣＰＵクロック信号、および
   磁気ヘッドの位置決め制御を行うサーボ制御回路に必要
   なサーボクロック信号のそれぞれの周波数に応じて、上
   記各分周回路の分周比を独立に設定することを特徴とす
   る請求項１記載の基準クロック発生装置。
3. 【請求項３】 １つの振動子を有し、この振動子の発振
   周波数に従ってクロック信号を発振する発振手段を備
   え、 ＰＬＬ回路および複数の分周回路の組み合わせにより、
   上記発振手段から発振される上記クロック信号に基づい
   て、周波数の異なる複数の基準クロック信号を生成し、 上記各分周回路の分周比を独立に設定して、上記各基準
   クロック信号の周波数を調整するようにしたことを特徴
   とする基準クロック発生方法。