JPH10256887A - 信号遅延回路およびそれを用いた信号処理装置 - Google Patents

Abstract

(57)【要約】 【課題】 ＰＬＬ回路で必要とされるリードデータの遅
延量は数１０ｎｓ〜数μｓとなり、従来の方式でインバ
ータディレイ段数を増やして必要な遅延量を得ようとす
ると回路規模が非常に大きくなってしまうという問題点
があった。 【解決手段】 所定のパルス幅のクロック信号によって
スイッチをオン、オフしてオン時間だけ定電流で内蔵容
量を充電することにより基準電圧を生成する基準電圧生
成部と、入力信号によってスイッチをオン、オフしてオ
ン時間だけ定電流で内蔵容量を充電してその充電電圧と
上記基準電圧とをコンパレータで比較することにより容
量とそれを充電する定電流の値とによって定まる時定数
に比例した時間だけ遅延した信号を出力するディレイ回
路部とにより信号遅延回路を構成するようにした。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、信号遅延回路さら
には磁気記憶装置に使用されるデータチャネルＬＳＩに
おける信号処理に適用して有効な技術に関し、例えば既
にある種々の記録方式のリムーマブルディスク（例えば
フロッピーディスク）に対応可能な磁気記憶装置を構成
するのに好適なデータチャネルＬＳＩに利用して有効な
技術に関する。

【０００２】

【従来の技術】ハードディスク装置のような磁気記憶装
置においては、リードデータとそれに同期したラッチタ
イミング用のクロック信号を形成してマイクロプロセッ
サ等のデータ処理装置へ送信する必要がある。上記クロ
ック信号を形成する方式としてＰＬＬ回路を使用する方
式があるが、磁気データは“０”や“１”がそれぞれ連
続することがあるため、位相比較器で単にリードデータ
のエッジとＰＬＬの帰還クロックのエッジを位相比較し
たのでは、正確なクロック信号を形成することが困難で
ある。そこで、ハードディスク装置用のデータチャネル
ＬＳＩでは、リードデータをクロックの半周期分だけ遅
らせてその遅延した信号とＰＬＬ回路の帰還クロックと
を位相比較するようにした回路が提案されている。

【０００３】

【発明が解決しようとする課題】ハードディスク装置
は、データのリード・ライト速度が速いためデータのラ
ッチに必要なクロックは１００ＭＨｚ程度であるため、
ＰＬＬ回路で必要とされるリードデータの遅延量は数ｎ
ｓ（ナノ秒）で良く、複数個のインバータを縦続接続す
るだけで所望の遅延時間を有する遅延回路を構成するこ
とができる。ところが、フロッピーディスク装置におい
ては、データのリード・ライト速度が遅いためデータの
ラッチに必要なクロックは１ＭＨｚ程度である。そのた
め、ＰＬＬ回路で必要とされるリードデータの遅延量は
数１０ｎｓ〜数μｓとなり、従来の方式でインバータデ
ィレイ段数を増やして必要な遅延量を得ようとすると回
路規模が非常に大きくなってしまうという問題点があっ
た。

【０００４】また、記憶容量が１００Ｍバイト以上の大
容量フロッピーディスク装置も開発されているが、かか
る大容量フロッピーディスク装置に必要なクロックは８
ＭＨｚ程度であるため、従来の１Ｍバイト程度のフロッ
ピーディスクに対してもリード・ライト可能なデータチ
ャネルＬＳＩを実現しようとすると、ＰＬＬ回路に必要
な遅延量を広い範囲で可変できるようにしなければなら
ず、従来のインバータ列を使用した遅延回路では実現が
困難であった。

【０００５】なお、大きな遅延量を得るための遅延回路
として容量を用いた回路もあるが、従来は外付け容量を
用いる方式であったため、容量のばらつきが大きく精度
の高い遅延時間が得られないという問題点があった。

【０００６】この発明の目的は、回路の占有面積を増大
させることなく比較的大きな遅延量を精度良く得ること
ができる信号遅延回路およびそれを用いたフロッピーデ
ィスク装置用データチャネルＬＳＩを提供することにあ
る。

【０００７】この発明の前記ならびにそのほかの目的と
新規な特徴については、本明細書の記述および添附図面
から明らかになるであろう。

【０００８】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。

【０００９】すなわち、所定のパルス幅のクロック信号
によってスイッチをオン、オフしてオン時間だけ定電流
で内蔵容量を充電することにより基準電圧を生成する基
準電圧生成部と、入力信号によってスイッチをオン、オ
フしてオン時間だけ定電流で内蔵容量を充電してその充
電電圧と上記基準電圧とをコンパレータで比較すること
により容量とそれを充電する定電流の値とによって定ま
る時定数に比例した時間だけ遅延した信号を出力するデ
ィレイ回路部とにより信号遅延回路を構成するようにし
たものである。

【００１０】上記した手段によれば、ディレイ回路部の
時定数を大きく設定することができるためインバータを
接続した回路に比べて小さな面積で大きな遅延量を得る
ことができるとともに、内蔵容量の値とこれを充電する
電流の値がばらついてもそのばらつきは上記基準電圧生
成部とディレイ回路部とで同じ方向へばらつくため、精
度の高い遅延量を得ることができる。つまり、上記半導
体集積回路化された遅延回路では、基準電圧生成部の容
量または定電流源が遅延時間を大きくする方向へばらつ
くと、ディレイ回路部の容量または定電流源もばらつく
が、そのばらつきは遅延量を小さくする。また、基準電
圧生成部の容量または定電流源が遅延時間を小さくする
方向へばらつくと、ディレイ回路部の容量または定電流
源もばらつくが、そのばらつきは遅延量を大きくする。
そのため、回路全体としての遅延量は変わらないことと
なり、精度の高い遅延量が得られる。

【００１１】さらに、上記した手段によれば、スイッチ
を制御するクロックのパルス幅に対応して基準電圧を生
成できる、つまりクロックのパルス幅を制御することで
遅延量を変えることができるとともに、容量を充電する
電流値を制御することでも遅延量を変えることができる
ため、広い範囲にわたって遅延量を可変な遅延回路を実
現することができ、それによって従来タイプのフロッピ
ーディスク（約１Ｍバイト）および大容量タイプのフロ
ッピーディスク（１００Ｍバイト前後）の両方に対応可
能なリムーバブルディスク装置に好適なデータチャネル
ＬＳＩを実現することができる。

【００１２】

【発明の実施の形態】以下、本発明の好適な実施例を図
面に基づいて説明する。

【００１３】図１は、本発明に係る信号遅延回路の実施
例を示す。この実施例の信号遅延回路は、各々容量と電
流源とを有する基準電圧生成部２１とディレイ回路部２
２とにより構成される。基準電圧生成部２１は、半導体
チップ上に形成され一方の端子が接地点に接続された容
量Ｃ１，Ｃ２と、容量Ｃ１を充電する電流を供給する定
電流源Ｉ０と、該定電流源Ｉ０と上記容量Ｃ１の他方の
端子との間に接続され所定のパルス幅のクロックＴＣに
よってオン、オフされる充電用のスイッチＳ１と、上記
容量Ｃ２の他方の端子と接地点との間に接続されクロッ
クＴＤによってオン、オフされる放電用のスイッチＳ２
と、クロックＴＳによってオン、オフされ上記容量Ｃ１
の電荷をＣ２へ転送するためのスイッチＳ３と、該容量
Ｃ２の充電電圧をインピーダンス変換して基準電圧ＶRE
Fとして出力するボルテージフォロワＶＦとにより構成
されている。

【００１４】また、上記ディレイ回路部２２は、半導体
チップ上に形成され一方の端子が接地点に接続された容
量Ｃ３と、該容量Ｃ３を充電する電流を供給する定電流
源Ｉ１と、該定電流源Ｉ１と上記容量Ｃ３の他方の端子
との間に接続され遅延すべき信号ＤＡＴＡＰによってオ
ン、オフされる充電用スイッチＳ４と、上記容量Ｃ３の
他方の端子と接地点との間に接続され上記信号ＤＡＴＡ
Ｐと逆相の信号ＤＡＴＡＮによってオン、オフされる放
電用スイッチＳ５と、上記容量Ｃ２の充電電圧と上記基
準電圧生成回路１からの基準電圧ＶREFと比較して充電
電圧がＶREFを超えると出力が変化するコンパレータＣ
ＭＰとにより構成されている。

【００１５】次に、基準電圧生成回路部２１の動作を図
２の波形図を用いて説明する。上記スイッチＳ１，Ｓ
２，Ｓ３はそれぞれハイレベルが重ならないように形成
されたデューティ１／３のクロックＴＣ，ＴＳ，ＴＤに
よって順番にオンされる。まずクロックＴＣによりスイ
ッチＳ１がオンされると、定電流源Ｉ０の電流によって
容量Ｃ１が充電され、次にスイッチＳ２がオンされて、
容量Ｃ１の電荷が容量Ｃ２へ転送される。その後、クロ
ックＴＤによってスイッチＳ３がオンされて、Ｓ３を通
して容量Ｃ１の電荷が放電される。上記動作を繰り返す
ことによって、ノードｎ１，ｎ２の電位はそれぞれ図２
（ｄ），（ｅ）のように変化し、出力ＶREFが図２
（ｆ）のように徐々に上昇して一定レベルとなる。この
一定状態のＶREFの電位はクロックＴＣのアクティブ期
間（ハイレベルの期間）をＴ１とすると、 ＶREF＝（Ｉ０×Ｔ１）／Ｃ１‥‥‥（１） で表される。

【００１６】一方、ディレイ回路部２２は、入力信号Ｄ
ＡＴＡＰによりスイッチＳ４がオンされると、定電流源
Ｉ１の電流によって容量Ｃ３が充電され、図３（ｃ）の
ように容量の電圧が徐々に上昇する。そして、容量Ｃ３
の電圧が上記基準電圧ＶREFを超えるとコンパレータＣ
ＭＰの出力Ｖｏｕｔが図３（ｄ）のようにロウレベルに
変化する。その後、入力信号ＤＡＴＡＰがロウレベルに
変化しＤＡＴＡＮがハイレベルに変化するとスイッチＳ
４がオフされ、変わってＳ５がオンされる。すると、ス
イッチＳ５を通して容量Ｃ３の電荷が放電されて容量Ｃ
３の電圧は接地電位に向かって下がり、基準電圧ＶREF
よりも低くなった時点でコンパレータＣＭＰの出力Ｖｏ
ｕｔはハイレベルに復帰する。上記動作を繰り返すこと
によって、コンパレータＣＭＰからは図３のように、入
力信号ＤＡＴＡＰよりもＴｄだけ遅れて変化する信号が
出力される。この遅延時間Ｔｄは、 Ｔｄ＝（Ｃ３×ＶREF）／Ｉ１‥‥‥（２） で表される。

【００１７】上記式（１），（２）よりＴｄ＝Ｔ１・
（Ｃ３／Ｃ１）・（Ｉ０／Ｉ１）となり、遅延時間Ｔｄ
はクロックＴＣのアクティブ期間Ｔ１に依存し、容量Ｃ
１，Ｃ３および定電流源Ｉ０，Ｉ１が同一方向にばらつ
いても、それらの比は一定であるので遅延時間Ｔｄは変
化しないことが分かる。

【００１８】また、基準電圧生成部２１の定電流源Ｉ０
の電流値に対してディレイ回路部２２の定電流源Ｉ１の
電流値が１／２の場合には、遅延時間Ｔｄは２倍になる
ことが分かる。

【００１９】図４には、２つのディレイ回路部２２Ａ，
２２Ｂを設け、これらの回路内の定電流源Ｉ１，Ｉ２を
基準電圧生成部２１の定電流源Ｉ０の電流値に対してそ
れぞれ１倍と１／２倍に設定し、基準電圧生成部２１で
生成された同一の基準電圧ＶREFをコンパレータＣＭＰ
１，ＣＭＰ２に供給するようにした信号遅延回路の実施
例を示す。この実施例の信号遅延回路においては、図５
に示すように、ディレイ回路部２２Ｂ内の容量Ｃ３の充
電速度が２２Ａ内の容量Ｃ３の充電速度の１／２になる
ため、入力信号ＤＡＴＡＰに対するディレイ回路２２Ａ
の出力信号Ｖｏｕｔ１の遅延時間Ｔｄ１に対してディレ
イ回路２２Ｂの出力信号Ｖｏｕｔ２の遅延時間Ｔｄ２は
２倍すなわちＴｄ２＝２Ｔｄ１となる。

【００２０】上記のように、本発明の信号遅延回路によ
れば、定電流源の電流値の設定によって任意の遅延時間
を容易に得ることができる。しかも、図４に点線で示す
ように、ディレイ回路部２２Ａ，２２Ｂに対応してそれ
ぞれＤＡコンバータＤＡＣ１，ＤＡＣ２を設けて、これ
らのコンバータの電流出力トランジスタと上記ディレイ
回路部２２Ａ，２２Ｂの内の定電流源Ｉ１，Ｉ２を構成
するトランジスタとをカレントミラー接続して電流値を
可変に設定できるように構成することによって、遅延時
間を可変設定することも可能である。また、電流値を変
更する代わりに容量を複数個内蔵させておいて使用する
容量をスイッチで切り換えることで同様に遅延時間を可
変設定できるように構成することも可能である。

【００２１】上記のように、遅延時間を可変設定できる
構成をデータチャネルＬＳＩに適用することにより、フ
ロッピーディスク装置において、従来タイプのフロッピ
ーディスクおよび大容量タイプのフロッピーディスクの
両方に対応可能な装置を構成したり、ディスクの最内周
と最外周とで周波数が大きく異なるディスク装置でマル
チゾーン・レコーディングを行なう際に広い周波数範囲
をカバーすることができるという利点がある。

【００２２】図６には上記実施例の遅延回路を適用して
好適なリムーマブルディスク装置用のデータチャネルＬ
ＳＩの一実施例を示す。

【００２３】図６において、１は磁気ヘッドに接続され
たリード・ライトＩＣから差動信号として入力端子Ｒｉ
ｎＸ，ＲｉｎＹに入力されるリード信号を所定の振幅の
信号に増幅するオートゲインアンプ、２は増幅された信
号から高周波のノイズを除去するロウパスフィルタ、３
はリード信号（アナログ信号）を波形整形してデータの
０，１に対応したパルス状の信号ＲＤに変換するリード
パルス形成回路、４はリードパルスＲＤに基づいてリー
ド用クロック信号を形成するリード用ＰＬＬ（フェーズ
・ロックド・ループ）回路、５は形成されたリード用ク
ロック信号に基づいて上記リードパルスをラッチするこ
とで読出しデータを再生するデータラッチ回路、６は外
部のクロック発生回路（水晶発振回路）または磁気ディ
スクから読み取られたクロック信号に基づいてライト用
クロック信号を形成するライト用ＰＬＬ回路、７は形成
されたライト用クロック信号に基づいて外部のマイクロ
プロセッサ等から入力される書込みデータを取り込んで
１，０に対応した書込みパルスを形成して外部のリード
・ライトＩＣへ出力する書込みパルス形成回路、８は動
作モードに応じて上記リード用ＰＬＬ回路４で形成され
たリード用クロック信号またはライト用ＰＬＬ回路６で
形成されたライト用クロック信号のいずれかを選択して
外部のマイクロプロセッサ等へ出力するクロック選択回
路、９は上記ロウパスフィルタ２の出力に基づいて上記
オートゲインアンプ１におけるゲインすなわち増幅率を
決定するゲイン制御信号を形成するゲイン制御信号形成
回路、１０は内部回路の動作タイミング信号を形成する
タイミング生成回路、１１は書込みモードや読出しモー
ド等の動作モードを設定するためのモードレジスタであ
る。

【００２４】上記モードレジスタ１１への設定により、
上記クロック選択回路８がリード用クロック信号または
ライト用クロック信号のいずれを出力するか、上記ライ
ト用ＰＬＬ回路６が外部のクロック発生回路または磁気
ディスクから読み取られたクロック信号のいずれに基づ
いてライト用クロック信号を形成するか等が決定される
ように構成されている。ここで、磁気ディスクから読み
取られたクロック信号とは、例えば磁気ディスクの一部
に記録された規則的なパターンからなる情報を磁気的あ
るいは光学的に読み取って再生した信号である。

【００２５】なお、上記ゲイン制御信号形成回路９は上
記ロウパスフィルタ２の出力に基づいて入力信号の振幅
を判定してオートゲインアンプ１のゲインを決定するた
め、ロウパスフィルタ２の出力の一部を一旦チップ外部
へ取り出してゲイン制御信号形成回路９の入力端子にコ
ンデンサを介して入力するように構成されている（符号
Ａ，Ｂ参照）。

【００２６】この実施例のデータチャネルＬＳＩにより
読み取られた読出しデータはリード用クロック信号とと
もにマイクロプロセッサへ供給され、マイクロプロセッ
サは受信したリード用クロック信号に同期して読出しデ
ータを取り込む。データ書込み時には、データチャネル
ＬＳＩよりライト用クロック信号がマイクロプロセッサ
へ送信され、マイクロプロセッサは受信したライト用ク
ロック信号に同期して書込みデータをデータチャネルＬ
ＳＩへ送信してくる。

【００２７】図７には上記リード用クロック信号発生回
路４の一実施例が、また図８にはその動作タイミングが
示されている。

【００２８】この実施例のリード用クロック信号発生回
路４は、リードパルス生成回路３から供給されるリード
パルスＲＤに基づいてこれを遅延してＰＬＬの帰還クロ
ックＶＣＯＣＬＫの周期の１／２の位相差を有するリー
ドパルスＲＤ’，ＲＤ”を生成するハーフウィンドディ
レイ回路４１と、このディレイ回路４１で遅延されたリ
ードパルスＲＤ’，ＲＤ”と帰還クロックＶＣＯＣＬＫ
の位相を比較して位相を遅らせる信号ＩＮＣまたは進め
る信号ＤＥＣを形成する位相比較器４２と、位相差に応
じた電圧を発生するチャージポンプ４３と、ループフィ
ルタ４４と、電圧制御発振回路４５とから構成されてい
る。

【００２９】この実施例においては、上記ハーフウィン
ドディレイ回路４１として、図４に示されているような
容量と定電流源とスイッチとからなる遅延回路が用いら
れ、リードパルスＲＤに基づいてこれを遅延して帰還ク
ロックＶＣＯＣＬＫの周期の１／２の位相差を有する図
８（ｃ），（ｄ）に示すようなリードパルスＲＤ’，Ｒ
Ｄ”を生成するようにされている。クロックの周期の１
／２の位相差を有する図８に示すようなリードパルスＲ
Ｄ’，ＲＤ”を生成するのは、入力されるリードパルス
ＲＤはデータ“１”と“０”とからなり“１”に対応し
てパルスが形成されるが、データ“０”に関しては図８
（ｂ）のようにパルスが抜けた状態として入力されるた
め、このようなパルスが抜けた信号と発振回路４５から
の帰還クロックＶＣＯＣＬＫとを位相比較すると、誤っ
た位相制御信号ＩＮＣ，ＤＥＣが出力されてしまうの
で、それを防止するためである。

【００３０】そこで、この実施例のハーフウィンドディ
レイ回路４１は、リードパルスＲＤを遅延した信号Ｒ
Ｄ’によって位相比較器４２に対する入力のウィンドを
開き、この遅延信号ＲＤ’のあった直後の遅延信号Ｒ
Ｄ”と帰還クロックＶＣＯＣＬＫとを位相比較器４２が
比較するように構成されている。これによって、リード
パルスが抜けている箇所で位相比較されてＰＬＬ回路の
ロックがはずれ、発生するクロックの位相や周波数がず
れてしまうのを防止することができる。

【００３１】なお、上記ＰＬＬ回路においては、図９に
示すように、帰還クロックＶＣＯＣＬＫの位相に対して
遅延信号ＲＤ”の位相が進んでいるいるときは、位相比
較器４２からチャージポンプ４３に対して位相を遅らせ
る信号ＩＮＣが、また遅延信号ＲＤ”の位相が遅れてい
るときは位相を進ませる信号ＤＥＣが出力される。

【００３２】図１０には上記リード用クロック信号発生
回路４の他の実施例が、また図１１および図１２にはそ
の動作タイミングが示されている。

【００３３】ディスク装置用のデータチャネルＬＳＩ
（図６）においては、読出しデータに同期したリードク
ロックＣＫRをＰＬＬ回路４にて生成し、このクロック
を用いてデータラッチ回路５でリードデータパルスＲＤ
Ｐをラッチするようにしている。この場合、一般に、フ
ロッピーディスクの読み出しにおいては、リードデータ
のビットシフト（ビット位置が前後にずれる現象）やＰ
ＬＬ回路の定常位相誤差により読出しエラーが発生する
おそれがある。そこで、この実施例のリード用クロック
信号発生回路４は、リードクロックのデータ“１”に対
して帰還クロックとの位相比較のための時間的なウィン
ドを開くハーフウィンドディレイ回路４１の次段に、ハ
ーフウィンドディレイ回路４１の出力ＲＤ’，ＲＤ”を
遅延させるウィンドアジャスト回路４６を設けるように
したものである。

【００３４】図６のディスク装置用のデータチャネルＬ
ＳＩにおけるデータラッチ回路５はリードクロックＣＫ
R（ＶＣＯＣＬＫと同一）の１周期のウィンドを開く機
能を有しているが、ビットシフトやＰＬＬ回路４におけ
る定常位相誤差があるとそのウィンドが前後にずれてウ
ィンドの実質的な幅が狭くなってしまう。ウィンドアジ
ャスト回路４６は、ＰＬＬ回路の位相比較器４２に入力
されるデータに対してラッチ回路５のデータの位相を変
えることでウィンドの実質的な幅が同一になるように調
整する機能を有するものである。以下、このウィンドア
ジャスト回路４６の機能について図１１および図１２の
タイミングチャートを用いて説明する。

【００３５】図１１は、ウィンドアジャスト回路４６に
て調整をしない理想的なタイミング状態を示す。この理
想的なタイミングでは、ウィンドアジャスト回路４６の
出力ＶＦＯＲＤの立上がりエッジと帰還クロックＶＣＯ
ＣＬＫの立上がりエッジとが一致しており、定常位相誤
差がないため、ラッチ回路５に供給されるラッチリード
データＬＣＨＲＤはＶＦＯＲＤと同一タイミング状態で
あり、ウィンドは（＋），（−）それぞれに同じだけ存
在している。この理想状態では、ＶＦＯＲＤとＶＣＯＣ
ＬＫとが位相差を有しないままＰＬＬがロックする。従
って、ＶＦＯＲＤとＶＣＯＣＬＫの立上がりエッジを同
一タイミングに設定することで、読出しウィンドを理想
状態に保持することができる。

【００３６】一方、図１２に示すように、ＶＦＯＲＤに
対しＶＣＯＣＬＫの位相がＰＬＬの定常位相誤差により
ずれている場合、本実施例のウィンドアジャスト回路４
６によりラッチリードデータＬＣＨＲＤの立上がりエッ
ジをＰＬＬのクロックＶＣＯＣＬＫの立上がりエッジに
合わせるように位相が調整される。これによって、ラッ
チ回路５における読出しウィンドを理想状態に設定する
ことができる。

【００３７】図１３に、ラッチリードデータＬＣＨＲＤ
の立上がりエッジをＰＬＬのクロックＶＣＯＣＬＫの立
上がりエッジに合わせるウィンドアジャスト回路４６の
遅延回路の構成例を示す。すなわち、この実施例のウィ
ンドアジャスト回路４６は、ハーフウィンドディレイ回
路４１からの出力信号ＲＤ’，ＲＤ”に対応する信号Ｄ
ＥＬＡＹＤＡＴＡ１，ＤＥＬＡＹＤＡＴＡ２をそれぞれ
所定時間だけ遅延した信号ＶＦＯＲＥＦ，ＶＦＯＲＤを
出力するディレイ回路部２２Ａ，２２Ｂの他に、ＤＥＬ
ＡＹＤＡＴＡ２に基づいてラッチリードデータＬＣＨＲ
Ｄを形成する同一回路構成のディレイ回路部２２Ｃを設
け、このディレイ回路部２２Ｃ内の定電流源を可変電流
源Ｉｖとしその電流量を調整することでＬＣＨＲＤの立
上がりエッジをＰＬＬのクロックＶＣＯＣＬＫの立上が
りエッジに合わせることができるようにしたものであ
る。

【００３８】次に、本発明の他の応用例を説明する。こ
の応用例は、図６のデータチャネルＬＳＩにおける書込
み信号形成回路７による書き込み位相補償を行なえるよ
うにしたものである。ここで、書き込み補償とは読出し
磁気干渉により発生するビットシフトを予め予測して逆
方向にディレイをかけて書き込む処理である。

【００３９】図１４に書込み補償を可能にする遅延回路
の構成例を示す。図１４の遅延回路では、書込みデータ
ＷＤのディレイ量を書込みデータのビット列に応じて３
通りに設定できるように構成されている。すなわち、そ
れぞれ容量もしくは定電流源の電流値の異なる３つのデ
ィレイ生成回路２２Ａ，２２Ｂ，２２Ｃを設け、これら
のディレイ生成回路に書込みデータＷＤを入力して遅延
させ、ビット列に応じて最適なディレイ量の信号を選択
して出力するように構成されている。しかも、３つのデ
ィレイ生成回路２２Ａ，２２Ｂ，２２Ｃの定電流源Ｉ
１，Ｉ２，Ｉ３をそれぞれ可変電流源で構成し、各々そ
の電流を制御することでディレイ量を調整することがで
きるようにされている。この実施例の書込み信号形成回
路を使用することにより、転送レートに応じたディレイ
を設定することができ、広い周波数レンジをカバーする
ことができるようになる。

【００４０】本発明のさらに他の応用例としてライト用
クロック発生回路６への応用が考えられる。すなわち、
データ書込みタイミングを与えるライト用クロックを発
生するＰＬＬ回路では、外部からの基準クロックＯＳＣ
ＣＬＫもしくはそれを分周した信号と帰還クロックＶＣ
ＯＣＬＫもしくはその分周信号とを比較してその位相差
に応じた信号を形成してチャージポンプの制御を行なっ
ているが、図１６のように、外部からの基準クロックＯ
ＳＣＣＬＫにビット欠けが発生していると、帰還クロッ
クＶＣＯＣＬＫとの位相差が急に増大して位相比較器は
位相を遅くさせるような制御信号ＩＮＣを形成して出力
し、ＰＬＬのロックがはずれてしまうおそれがある。

【００４１】そこで、図１５のように、外部からの基準
クロックＯＳＣＣＬＫを分周した信号Ｍを遅延した信号
Ｍ’を生成し、遅延する前の信号Ｍで位相比較器での位
相比較のためのウィンドを開き、遅延した信号Ｍ’と帰
還クロックの分周信号Ｎとを比較することで、ビット欠
けが発生している場合にもＰＬＬのロックがはずれにく
いようにすることができる。

【００４２】図１７にはライト用クロック信号発生回路
６の実施例が示されている。この実施例のライト用クロ
ック信号発生回路６は、外部から供給される基準クロッ
クＯＳＣＣＬＫをＭ分周する分周回路６１と、分周され
た信号Ｍを遅延した信号Ｍ’を形成するディレイ回路６
２と、信号ＭまたはＭ’と帰還クロックＮの位相を比較
して位相を遅らせる信号ＩＮＣまたは進める信号ＤＥＣ
を形成する位相比較器６３と、位相差に応じた電圧を発
生するチャージポンプ６４と、ループフィルタ６６と、
電圧制御発振回路６６と、発生されたクロックＶＣＯＣ
ＬＫを１／Ｎ分周して帰還クロックＮとして位相比較器
６３および書込み信号形成回路７へ供給する分周回路６
７とから構成されている。この実施例では、外部からの
基準クロックＯＳＣＣＬＫを１／Ｍ分周した信号Ｍを遅
延する上記ディレイ回路６２として、図１のような遅延
回路を使用することにより、小さな面積で精度の高い大
きなディレイ量を有する信号を形成することができるよ
うにされている。

【００４３】図１８には、上記実施例のデータチャネル
ＬＳＩを使用したリムーバブルディスク装置の概略構成
を示す。図１８において、１００は上記実施例のデータ
チャネルＬＳＩ、１１０はフロッピーディスクのような
記録媒体、１２０は書込みヘッドおよび読出しヘッドを
有する磁気ヘッド、１３０はリードアンプやライトアン
プを備え磁気ヘッド１２０によって検出された磁気の変
化に応じた電流を増幅して読出し信号をデータチャネル
ＬＳＩ１００へ送信したりデータチャネルＬＳＩ１００
からの書込みパルス信号ＷＤＯを受けて磁気ヘッドの駆
動電流を出力する磁気ヘッド駆動装置としてのリード・
ライトＩＣ、１４０は磁気ディスクを回転させるモー
タ、１５０はモータの駆動制御を行なうモータ駆動制御
回路、１６０はデータチャネルＬＳＩ１００やモータ駆
動回路１５０を制御してデータチャネルＬＳＩ１００か
ら送信されてくる読出しデータＳＤＯを取り込んで処理
するとともにデータチャネルＬＳＩ１００へ書込みデー
タＷＤＩを出力するデータ処理装置としてのマイクロプ
ロセッサである。

【００４４】以上説明したように、上記実施例において
は、所定のパルス幅のクロック信号によってスイッチを
オン、オフしてオン時間だけ定電流で内蔵容量を充電す
ることにより基準電圧を生成する基準電圧生成部と、入
力信号によってスイッチをオン、オフしてオン時間だけ
定電流で内蔵容量を充電してその充電電圧と上記基準電
圧とをコンパレータで比較することにより容量とそれを
充電する定電流の値とによって定まる時定数に比例した
時間だけ遅延した信号を出力するディレイ回路部とによ
り信号遅延回路を構成するようにしたので、ディレイ回
路部の時定数を大きく設定することができるためインバ
ータを接続した回路に比べて小さな面積で大きな遅延量
を得ることができるとともに、内蔵容量の値とこれを充
電する電流の値がばらついてもそのばらつきは上記基準
電圧生成部とディレイ回路部とで同じ方向へばらつくた
め、精度の高い遅延量を得ることができる。

【００４５】さらに、上記実施例によれば、スイッチを
制御するクロックのパルス幅に対応して基準電圧を生成
できる、つまりクロックのパルス幅を制御することで遅
延量を変えることができるとともに、容量を充電する電
流値を制御することでも遅延量を変えることができるた
め、広い範囲にわたって遅延量を可変な遅延回路を実現
することができ、それによって従来タイプのフロッピー
ディスク（約１Ｍバイト）および大容量タイプのフロッ
ピーディスク（１００Ｍバイト前後）の両方に対応可能
なリムーバブルディスク装置に好適なデータチャネルＬ
ＳＩを実現することができるという効果がある。

【００４６】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。

【００４７】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野である磁気デ
ィスク装置用のデータチャネルＬＳＩに適用した場合に
ついて説明したが、この発明はそれに限定されず、光磁
気ディスクその他リムーバブルディスク方式の記憶装置
用の信号処理ＬＳＩに利用することができる。

【００４８】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。

【００４９】すなわち、回路の占有面積を増大させるこ
となく比較的大きな遅延量を精度良く得ることができる
信号遅延回路およびそれを用いたフロッピーディスク装
置用データチャネルＬＳＩを実現することができる。

【図面の簡単な説明】

【図１】本発明に係る遅延回路の一実施例を示す回路構
成図である。

【図２】遅延回路を構成する基準電圧生成部の動作を示
すタイミングチャートである。

【図３】遅延回路を構成するディレイ回路部の動作を示
すタイミングチャートである。

【図４】本発明に係る遅延回路の他の実施例を示す回路
構成図である。

【図５】第２の実施例の遅延回路を構成するディレイ回
路部の動作を示すタイミングチャートである。

【図６】本発明を適用して好適なリムーマブルディスク
装置用のデータチャネルＬＳＩの一実施例を示すブロッ
ク図である。

【図７】リード用クロック信号発生回路の一実施例を示
すブロック図である。

【図８】上記リード用クロック信号発生回路の正常ロッ
ク時の動作タイミングを示すタイミングチャートであ
る。

【図９】上記リード用クロック信号発生回路の位相修正
時の動作タイミングを示すタイミングチャートである。

【図１０】リード用クロック信号発生回路の他の実施例
を示すブロック図である。

【図１１】図１０のリード用クロック信号発生回路の正
常ロック時の動作タイミングを示すタイミングチャート
である。

【図１２】図１０のリード用クロック信号発生回路の定
常位相誤差を生じている時の動作タイミングを示すタイ
ミングチャートである。

【図１３】図１０のリード用クロック信号発生回路にお
ける遅延回路の構成例を示す回路図である。

【図１４】書込み信号形成回路用の遅延回路の構成例を
示す回路図である。

【図１５】ライト用クロック信号発生回路の一実施例を
示すブロック図である。

【図１６】ライト用クロック信号発生回路の正常動作時
の動作タイミングを示すタイミングチャートである。

【図１７】ライト用クロック信号発生回路の異常動作時
の動作タイミングを示すタイミングチャートである。

【図１８】データチャネルＬＳＩを用いたリムーバブル
ディスク装置の概略構成を示すブロック図である。

【符号の説明】

１ オートゲインアンプ ２ ロウパスフィルタ ３ リードパルス形成回路 ４ リード用ＰＬＬ回路 ５ データラッチ回路 ６ ライト用ＰＬＬ回路 ７ 書込みパルス形成回路 ８ クロック選択回路 ９ ゲイン制御信号形成回路 １０ タイミング生成回路 １１ モードレジスタ ２１ 基準電圧生成部 ２２ ディレイ回路部 ４１ ハーフウィンドディレイ回路 ４２ 位相比較器 ４３ チャージポンプ ４４ ループフィルタ ４５ 電圧制御発振器

フロントページの続き (72)発明者 松崎 文昭 東京都小平市上水本町５丁目22番１号 株 式会社日立マイコンシステム内 (72)発明者 渡邊 丘 東京都小平市上水本町５丁目22番１号 株 式会社日立マイコンシステム内 (72)発明者 織茂 幹久 東京都小平市上水本町５丁目22番１号 株 式会社日立マイコンシステム内

Claims (6)

【特許請求の範囲】
1. 【請求項１】 定電流源と、所定のパルス幅のクロック
   信号によってオン、オフされるスイッチと、該スイッチ
   のオン、オフ動作により上記定電流源の電流で充電され
   る内蔵容量とからなり、上記クロック信号のパルス幅と
   内蔵容量の値とにより定まる所定の基準電圧を生成する
   基準電圧生成部と、 定電流源と、入力信号によってオン、オフされるスイッ
   チと、該スイッチのオン、オフ動作により上記定電流源
   の電流で充電される内蔵容量と、該内蔵容量の充電電圧
   と上記基準電圧とを比較するコンパレータとからなり上
   記内蔵容量とそれを充電する定電流源の電流値とによっ
   て定まる時定数に比例した時間だけ上記入力信号を遅延
   した信号を出力するディレイ回路部と、により構成され
   てなることを特徴とする信号遅延回路。
2. 【請求項２】 上記ディレイ回路部を複数個備え、これ
   らのディレイ回路部に対して上記基準電圧生成部からの
   基準電圧が共通に供給され、各ディレイ回路部内の内蔵
   容量もしくは定電流源が基準電圧生成部の内蔵容量もし
   くは定電流源と所定の関係となるように設定されること
   により、所定の遅延量を有する信号が出力されるように
   構成されてなることを特徴とする請求項１に記載の信号
   遅延回路。
3. 【請求項３】 請求項１または２に記載の信号遅延回路
   が磁気記憶装置の読出し用クロック信号を形成するＰＬ
   Ｌ回路に入力される信号の遅延回路として用いられてい
   ることを特徴とする信号処理装置。
4. 【請求項４】 請求項１または２に記載の信号遅延回路
   が磁気記憶装置の書込み信号を形成する書込み信号形成
   回路に入力される信号の遅延回路として用いられている
   ことを特徴とする信号処理装置。
5. 【請求項５】 請求項１または２に記載の信号遅延回路
   が磁気記憶装置の書込み用クロック信号を形成するＰＬ
   Ｌ回路に入力される信号の遅延回路として用いられてい
   ることを特徴とする信号処理装置。
6. 【請求項６】 請求項３、４または５に記載の信号処理
   装置と、該信号処理装置から供給される書込みパルス信
   号に基づいて磁気ヘッドを駆動する励磁信号を形成する
   とともに磁気の変化を検出して増幅した読出し信号を上
   記信号処理装置へ出力する磁気ヘッド駆動装置と、上記
   信号処理装置を制御して上記読出しデータを取り込んで
   処理するとともに上記信号処理装置へ書込みデータを出
   力するデータ処理装置とを備えてなることを特徴とする
   磁気記憶装置。