JPS5936767B2

JPS5936767B2 - オ−トクリア回路方式

Info

Publication number: JPS5936767B2
Application number: JP52023927A
Authority: JP
Inventors: 嘉重小川
Original assignee: Tokyo Shibaura Electric Co Ltd
Current assignee: Toshiba Corp
Priority date: 1977-03-07
Filing date: 1977-03-07
Publication date: 1984-09-05
Also published as: JPS53109428A

Description

【発明の詳細な説明】この発明は機械的な電源スイッチを必要としない電子式
卓上計算機に適用されるオートクリア回路方式に関する
。

最近電子式卓上計算機（以下電卓と略称する）３・等
の電子機器において、演算結果等を表示する表示素子に
液晶パネル、各種演算を行なう演算素子に高密度集積回
路（ＬＳＩ）を採用することにより低消費電力化が計ら
れてきている。

さらに集積回路の外付け部品を減少させて、演算に必要
な機能をすべて集積回路に内蔵させる方向にある。従来
、電卓に用いられる集積回路への電源の入切手段には、
機械的な電源スイッチが用いられている。そしてこの電
源スイッチの電源投入操作に伴なつて、集積回路内の演
算部で必要とするクロックパルス、ビットパルス、およ
びディジットパルス等の制御信号の初期状態を設定する
ようにしている。ところで上記集積回路の機能向上に伴
なつて、電卓を構成する部品のコストに占める電源スイ
ッチの割合は大きなものとなつてきている。また電源ス
イッチを用いることは電卓の組み立てコストの低減化を
計る際のさまたげにもなり、さらに電卓の信頼性も低下
することになる。ところで、集積回路をＣＭＯＳＦＥＴ
によつて構成する場合、この集積回路が電力を消費する
期間は内部のＦＥＴが論理レベル゛ｏ”から゛゛１’’
あるいはその逆に゛１”から゛０”とその出力状態を変
化する間で、ＦＥＴの出力レベルが一定のときには集積
回路はほとんど電力を消費しない。

この発明は上記の事情を考慮してなされたもので、キー
スイッチ操作に伴なつて発生するキー信号が入力される
ことによつて各種演算を行なう演算部へ電源を供給する
と共に、上記キー信号入力時に演算部へ供給する各種制
御信号の初期状態を特定の状態に設定することにより、
集積回路以外の部品を減少させて電子機器の製造コスト
を低下させることができると共に、信頼性の向上を計る
ことのできるオートクリア回路方式を提供することを目
的とする。以下図面を参照してこの発明の一実施例を説
明する。

第１図は電卓の電子回路部を集積回路化した際のブロッ
ク図である。１は制御信号発生部でこの制御信号発生部
１には、常時外部から電源が供給されている。

そしてこの制御信号発生部１は表示部を含んだ演算部２
に各種制御信号を供給するものである。また上記表示部
を含んだ演算部２には、電源スイツチ回路部３を介して
電源が供給されている。そしてさらに、この電源スイツ
チ回路部３は、前記制御信号発生部１から出力する制御
信号が供給され、この制御信号により開閉動作が制御さ
れる。第２図は上記第１図に示すプロツク図から、制御
信号発生部１を抜き出して詳細に示す構成図である。

第２図において１０は発振回路で、この発振回路１０は
例えばインバータ、ノアゲート、コンデンサ及び抵抗等
で構成される。そしてこの発振回路１０はフリツプフロ
ツプ（以下ＦＦと略称する）１１のＱ出力信号Ｑ１によ
つてその発振動作が制御される。上記Ｆ．Ｆｌｌは端子
Ｔ１に入力されるキー入力信号によつてりセツトされる
と共に、キー入力信号が入力される毎に限時動作を開始
するタイマ１２の出力信号によつて一定時間後にセツト
されるものである。また上記Ｆ．ＦｌｌのＱ出力信号Ｑ
１及び上記発振回路１０の発振出力信号は、基本パルス
、クリア信号発生回路１３に供給される。なおこの基本
パルス、クリア信号発生回路１３は後述のクロツクパル
ス発生回路、ビツトパルス発生回路、デイジツトパルス
発生回路、ワードパルス発生回路、オートクリア信号発
生回路と共に制御信号発生回路を形成している。そして
この基本パルス、クリア信号発生回路１３はインバータ
１４，１５，クロツクドインバータ１６，１７，インバ
ータ１８，クロツクドインバータ１９，およびインバー
タ２０によつて縦続回路を構成すると共に、上記インバ
ータ１４，１５の接続点には１端が接地されたコンデン
サ２１が接続される。そして前記発振回路１０から出力
される出力信号は、上記インバータ１４に入力されると
共にインバータ２２にも入力される。さらにこのインバ
ータ２２の出力信号０ＳＣはインバータ２３及びオアゲ
ート２４に入力される。また、このオアゲート２４には
前記Ｆ．Ｆｌｌから出力するＱ出力信号Ｑ１が入力され
る。さらに上記インバータ２３の出力信号０ＳＣは上記
クロツクドインバータ１６，１９の１つのクロツク端子
に供給されると共に、上記オアゲート２４の出力信号は
上記クロツクドインバータ１７の１つのクロツク端子に
供給される。一方上記クロツクドインバータ１６，１９
の他のクロツク端子には上記インバータ２２の出力信号
０ＳＣが供給され、上記クロツクドインバータ１７の他
のクロツク端子にはインバータ２５を介して上記オアゲ
ート２４の出力信号が供給される。２６はクロツクパル
ス発生回路でこのクロツクパルス発生回路２６には前記
基本パルス、クリア信号発生回路１３におけるインバー
タ１８から出力される第１クリア信号ＣＨＯ及びインバ
ータ２２から出力されるパルス信号０ＳＣが供給される
。

上記クロツクパルス発生回路２６はバイナリカウンタ（
以下単にカウンタと略称する）２７とこのカウンタ２７
の出力信号が直接あるいはインバータ２８を介して供給
される２つのアンドゲート２９，３０及びこの２つのア
ンドゲート２９，３０の出力信号がそれぞれ供給される
２つのオアゲート３１，３２とで構成される。そして前
記インバータ２２から出力される出力信号０ＳＣは、上
記カウンタ２７及び２つのアンドゲート２９，３０に供
給される。さらに前記インバータ１８から出力される第
１クリア信号ＣＨＯは、上記カウンタ２７のりセツト端
子に入力されると共に上記２つのオアゲート３１，３２
にも入力される。そして、このオアゲート３１，３２か
ら出力される信号がクロツクパルスφ２，φ，となり、
端子Ｔ３，Ｔ２を介して前記表示部を含む演算部２へ送
られる。３３は表示部を含む演算部２内の演算レジスタ
の各桁のビツト指定用パルスＢｌ，Ｂ２，Ｂ４，Ｂ８を
発生するビツトパルス発生回路の一部すなわちＢ８ビツ
ト発生部分を示すもので、このビツトパルス発生回路３
３には前記基本パルス、クリア信号発生回路１３におけ
るインバータ２０から出力される第２クリア信号ＣＨＦ
が供給されると共に、前記クロツクパルス発生回路２６
におけるオアゲート３１から出力されるクロツクパルス
φ２が供給される。

このビツトパルス発生回路３３は直列接続されるカウン
タ３４，３５と、この２つのカウンタ３４，３５の出力
信号をそれぞれ反転する２つのインバータ３６，３７、
およびこの２つのインバータ３６，３７の出力信号が供
給されるアンドゲート３８とで構成される。そして前記
基本パルス、クリア信号発生回路１３におけるインバー
タ２０から出力される第２クリア信号ＣＨＦは２つのカ
ウンタ３４，３５のりセツト端子に入力されると共に、
前記クロツクパルス発生回路２６におけるオアゲート３
１から出力されるクロツクパルスφ２が初段のカウンタ
３４に入力される。そして、アンドゲート３８からビツ
トパルスＢ８が出力され端子Ｔ４を介して前記表示部を
含む演算部２に供給される。３９はデイジツトパルス発
生回路の１ジイジツト分の回路、すなわち最上位桁を指
定するジイジツトパルスＤｌ６の発生部分を示すもので
、このデイジツトパルス発生回路３９には前記基本パル
ス、クリア信号発生回路１３におけるインバータ２０が
ら出力される第２クリア信号ＣＨＦが供給されると共に
、前記ビツトパルス発生回路３３におけるアンドゲート
３８から出力されるビツトパルスＢ８が供給される。

このデイジツトパルス発生回路３９はインバータ４０、
このインバータ４０に縦続接続される４つのカウンタ４
１〜４４、この各カウンタ４１〜４４の出力信号をそれ
ぞれ反転する４つのインバータ４５〜４８およびこのイ
ンバータ４５〜４８の出力信号が一括して供給されるア
ンドゲート４９とから構成される。そして前記基本パル
ス、クリア信号発生回路１３におけるインバータ２０か
ら出力される第２クリア信号ＣＨＦは、上記各カンウタ
４１〜４４のりセツト端子に入力される。また前記ビツ
トパルス３３におけるアンドゲート３８から出力される
ビツト信号Ｂ８は上記インバータ４０に入力される。５
０はワードパルス発生回路で、このワードパルス発生回
路５０には前記基本パルス、クリア信号発生回路１３に
おけるインバータ２０から出力される第２クリア信号Ｃ
ＨＦが供給されると共に、前記デイジツトパルス発生回
路３９におけるアンドゲート４９から出力されるデイジ
ツト信号Ｄｌ６が供給される。

またこのワードパルス発生回路５０はインバータ５１、
このインバータ５１に縦続接続される２つのカウンタ５
２，５３およびこの初段のカウンタ５２の出力信号を反
転するインバータ５４とで構成され、前記基本パルス、
クリア信号発生回路１３におけるインバータ２０から出
力される第２クリア信号ＣＨＦが上記２つの力〜ウンタ
５２，５３のりセツト端子に入力されると共に、前記ア
ンドゲート４９から出力されるデイジツトパルスＤ，６
が上記インバータ５１に入力される。

５５はオートクリア信号発生回路で、このオートクリア
信号発生回路５５はインバータ５６，アンドゲート５７
及びＦ．Ｆ５８とで構成される。

そして上記Ｆ．Ｆ５８のセツト端子には前記Ｆ．Ｆｌｌ
のＱ出力信号が供給される。一方このＦ．Ｆ５８のりセ
ツト端子には上記アンドゲート５７の出力信号が供給さ
れ、さらにこのアンドゲート５７にば上記インバータ５
６を介して前記カウンタ５３の出力信号と前記カウンタ
５２の出力信号、前記アンドゲート４９から出力される
デイジツトパルスＤｌ６および前記アンドゲート３８か
ら出力されるビツトパルスＢ８が一括して供給される。
次に上記のように接続構成された回路の動作を第３図ａ
−ｍ及び第４図ａ−ｅに示すタイミングチヤートを併用
して説明する。

先ずＦ．ＦｌｌのＱ出力信号Ｑ１のレベルはキースイツ
チが操作される前には、第３図ａに示すように゛１゛債
論理）である。次に時刻Ｔ，において演算を開始するた
めに、キースイツチを操作する。このとき上記キースイ
ツチ操作に伴ない、端子Ｔ１にはキー信号が入力する。
したがつてタイマ１２が限時動作を開始すると共に、Ｆ
．ＦｌｌがセツトされそのＱ出力信号Ｑ１が゛Ｏ゛に変
化する。次に上記Ｆ．ＦｌｌのＱ出力信号Ｑ１のレベル
が″ｒ゛から６０″に変化することにより、発振回路１
０が発振動作を開始する。なお第３図ｂはこの発振回路
１０の発振出力波形を示す。次に基本パルス、クリア信
号発生回路１３に入力した上記発振出力は、２つのイン
バータ１４，１５及びコンデンサ２１とで構成される遅
延回路によつて第３図Ｃに示すように適時遅延される。
一方インバータ２２は上記発振回路１０から出力する発
振出力を反転して、基本パルス０ＳＣを出力する。さら
にこれに続くインバータ２３は、上記基本パルス０ＳＣ
を反転して反転基本パルス０ＳＣを出力する。またオア
ゲート２４は上記基本パルス０ＳＣと前記Ｆ．Ｆｌｌの
Ｑ出力信号Ｑ１とのオア信号０ＳＣを出力する。このオ
アゲート２４から出力する上記オア信号０ＳＣはクロツ
クドインバータ１７の一方のクロツク端子に入力すると
共に、インバータ２５によつて反転されクロツクドイン
バータ１７の他方のクロツク端子に入力する。一方上記
インバータ２３から出力する反転基本パルス０ＳＣは、
クロツクドインバータ１６，１９の一方のクロツク端子
に入力する。なおこの２つのクロツクドインバータ１６
，１９の他方のクロツク端子には、前記インバータ２２
から出力する基本パルス０ＳＣが入力する。したがつて
上記クロツクドインバータ１６は第３図ｄに示すような
波形の信号を出力する。さらにクロツクドインバータ１
７の出力信号は第３図ｅに示すように、時刻ｔ１以後は
論理レベル６ｒ゛となる。この結果インバータ１８は第
３図ｆに示すように前記キースイツチ操作以後、論理レ
ベル″Ｏ′３の第１のクリア信号ＣＨＯを出力する。同
様にこれに続くインバータ２０は第３図ｇに示すように
、上記第１のクリア信号ＣＨＯに対し１基本パルス分遅
れて論理レベル″Ｏ”となる第２のクリア信号ＣＨＦを
出力する。次にクロツクパルス発生回路２６において、
前記インバータ１８から出力する論理レベル”Ｏ゛の第
１のクリア信号ＣＨＯがカウンタ２７のりセツト端子に
入力するので、このカウンタ２７はりセツトされる。

したがつてこのカウンタ２７は、前記インバータ２２か
ら出力する基本パルス０ＳＣをカウント動作する。第３
図ｈは上記カウンタ２７の出力信号波形を示す。このカ
ウンタ２７の出力信号は直接アンドゲート２９に入力す
ると共にインバータ２８によつて反転されアンドゲート
３０に入力する。さらにこの２つのアンドゲート２９，
３０には前記インバータ２２から出力する基本パルス０
ＳＣが入力する。この結果２つのオアゲート３２，３１
は、第３図１，ｊに示すように互いに位相の異なつたク
ロツクパルスφ１，φ２この２つのクロツクパルスφ１
，φ２はそれぞれ制御信号として端子Ｔ２，Ｔ３を介し
て、前記表示部を含む演算部２に供給される。そして上
記オアゲート３１から出力するクロツクパルスφ２のみ
がビツトパルス発生回路３３に人力する。上記ビツトパ
ルス発生回路３３において、前記基本パルス、クリア信
号発生回路１３のインバータ２０から出力する第２のク
リア信号ＣＨＦが論理レベル６０”になることにより、
２段直列接続されたカウンタ３４，３５がりセツトする
。

したがつてこのカウンタ３４，３５は、前記オアゲート
３１から出力するクロツクパルスφ２をカウントする。
したがつてこの２つのカウンタ３４，３５の反転信号が
入力するアンドゲート３８は、第３図ｋに示すように時
刻Ｔ２において論理レベル゛０′５となるビツトパルス
Ｂ８を出力する。このビツトパルスＢ８は端子Ｔ４を介
して前記表示部を含む演算部２に制御信号として供給さ
れると共に、さらにデイジツトパルス発生回路３９に入
力する。上記デイジツトパルス発生回路３９において、
前記基本パルス、クリア信号発生回路１３のインバータ
２０から出力する第２のクリア信号ＣＨＦの論理レベル
が″０”になることにより、４段縦列接続されたカウン
タ４１〜４４がりセツトする。

したがつて上記カウンタ４１〜４４は、前記アンドゲー
ト３８の出力信号の反転信号を順次カウントする。した
がつてこの各カウンタ４１〜４４の反転信号が入力する
アンドゲート４９は、第３図ｔに示すように時刻Ｔ２に
おいて論理レベル゛０゛となるデイジツトパルスＤｌ６
を出力する。このデイジツトパルスＤｌ６は端子Ｔ５を
介して前記表示部を含む演算部２に制御信号として供給
されると共に、さらにワードパルス発生回路５０に入力
する。上記ワードパルス発生回路５０において、前記基
本パルス、クリア信号発生回路１３のインバータ２０か
ら出力する第２のクリア信号ＣＨＦの論理レベルカげＯ
”になることにより、２つ直列接続されたカウンタ５２
，５３がりセツトする。

したがつてこのカウンタ５２，５３は、前記アンドゲー
ト４９から出力されるデイジツトパルスＤｌ６の反転信
号を順次カウントする。したがつてインバータ５４は第
３図ｍに示すように時刻Ｔ２において論理レベルゞゝＯ
”となる第１のワードパルスγを出力すると共に、カウ
ンタ５３は第２のワードパルスυを出力する。この２つ
のワードパルスγ，υはそれぞれ端子Ｔ６，Ｔ７を介し
て、前記表示部を含む演算部２に制御信号として供給さ
れる。さらに上記第２のワードパルスυ及び第１のワー
ドパルスγの反転パルスγはオートクリア信号発生回路
５５に入力する。このオートクリア信号発生回路５５に
おいて、Ｆ．Ｆ５８は前記Ｆ．ＦｌｌのＱ出力Ｑ１が論
理レベル１０″になつたときにセツトされる。

そして第４図ａ−ｃに示す前記デイジツトパルスＤｌ６
、第１第２のワードパルスの反転パルスγ，テ及び前記
ビツトパルスＢ８が入力するアンドゲート５７は、第４
図ｄに示すように時刻Ｔ３〜Ｔ４の期間のみその出力レ
ベルカげ１″となる。したがつて上記Ｆ．Ｆ５８は時刻
Ｔ４以後はりセツトされる。第４図ｅはこのＦ．Ｆ５８
のＱ出力信号Ｑ２の状態を示す。そしてこのＦ．Ｆ５８
のＱ出力信号Ｑ２は前記表示部を含む演算部２に供給さ
れる。すなわち数ワード後に論理レベル゛０″となる上
記Ｆ．Ｆ５８のＱ出力信号Ｑ２によつて前記表示部を含
む演算部２の初期状態が決定され、以後正常に演算が開
始される。この後一定期間キースイツチが操作されない
と、前記タイマ１２は限時動作を終了して前記Ｆ．Ｆｌ
ｌをセツトする。これに伴なつて前記電源スイツチ回路
部３が開き、前記表示部を含む演算部２への電源供給動
作が停止すると共に、前記発振回路１０が発振動作を停
止する。したがつて制御信号発生部１から表示部を含む
演算部２への各種制御信号の供給は停止される。次に再
びキースイツチが操作されることにより上記の動作が繰
り返し行なわれる。以上説明したようにこの発明によれ
ば、キースイツチの操作に伴なつて発生するキー信号に
よつて各種演算を行なう演算部への電源を供給し、上記
キー信号によつて演算部へ供給する各種制御信号の初期
状態を特定の状態に設定することにより、集積回路以外
の部品を減少させて電子機器の製造コスト低下を計ると
共に、部品減少による信頼性の向上を計るようなオート
クリア回路方式を提供できる。

【図面の簡単な説明】

この第１図のこの発明の一実施例によるプロツク図、第
２図は上記第１図のプロツク図から制御信号発生部を抜
き出して詳細に示す構成図、第３図ａ−ｍ及び第４図ａ
−ｅはこの発明を説明するためのタイムチヤートである
。１・・・・・・制御信号発生部、２・・・・・・表示部
を含む演算部、３・・・・・・電源スイツチ回路部、１
０・・・・・・発振回路、１１，５８・・・・・・フリ
ツプフロップ、１２・・・・・・タイマ、１３・・・・
・・基本パルス、クリア信号発生回路、２６・・・・・
・クロツクパルス発生回路、３３・・・・・・ビツトパ
ルス発生回路、３９・・・・・・デイジツトパルス発生
回路、５０・・・・・・ワードパルス発生回路、５５・
・・・・・オートクリア信号発生回路、１４，２０，２
２，２５，２８，３６，３７，４０，４５，４６，４７
，４８，５１，５４，５６・・・・・・インバータ、１
６，１７，２５・・・・・・クロツクドインバータ、２
１・・・・・・コンデサ、２４，３１，３２・・・・・
・オアケト、２７，３４，３５，４１，４２，４３，
４４，５２，５３・・・・・・バイナリカウンタ、２９
，３０，３８，４９，５７・・・・・・アンドゲート。

Claims

【特許請求の範囲】

１キースイッチ群の操作に伴なつて発生するキー信号
が供給されこのキー信号によつて限時動作を開始するタ
イマと、このタイマの限時動作終了時にセットされ上記
キー信号入力時にリセットされるフリップフロップと、
このフリップフロップの出力信号により動作が制御され
る発振回路と、少なくともシフトレジスタを有し上記発
振回路の出力信号および上記フリップフロップの出力信
号が供給され各種演算を行なう演算部において演算時に
必要とする各種制御信号を発生する制御信号発生回路と
を具備し、上記タイマの限時動作開始後制御信号発生回
路において全てのシフトレジスタをクリアしこの制御信
号発生回路で発生する各種制御信号の初期状態を特定の
状態に設定するようにしたことを特徴とするオートクリ
ア回路方式。