JPH0432785A - テスト回路 - Google Patents
テスト回路Info
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- JPH0432785A JPH0432785A JP2139162A JP13916290A JPH0432785A JP H0432785 A JPH0432785 A JP H0432785A JP 2139162 A JP2139162 A JP 2139162A JP 13916290 A JP13916290 A JP 13916290A JP H0432785 A JPH0432785 A JP H0432785A
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- Japan
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- 238000001514 detection method Methods 0.000 claims abstract description 22
- 210000004899 c-terminal region Anatomy 0.000 description 11
- 238000010586 diagram Methods 0.000 description 6
- 230000007257 malfunction Effects 0.000 description 5
- 230000002093 peripheral effect Effects 0.000 description 5
- 230000000630 rising effect Effects 0.000 description 4
- 230000006378 damage Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000001934 delay Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Landscapes
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野コ
本発明は集積回路のテスト回路に関し、特に複数のテス
トモードを設定するテスト回路に関する。
トモードを設定するテスト回路に関する。
［従来の技術］
従来、複数のテストモードを必要とする集積回路では、
カウンタ回路の状態遷移を利用したテスト回路によりそ
のテストモードを設定している。
カウンタ回路の状態遷移を利用したテスト回路によりそ
のテストモードを設定している。
第５図は従来のテスト回路を示すブロック図である。テ
ス］・モードカウンタ５は、そのＲ端子にテスト信号Ｔ
が入力され、このテスト信号ＴのＬレベルでリセットさ
れる。また、テストモードカウンタ５は、そのＣ端子に
テスト制御信号ＴＣが入力され、テス）・制御信号ＴＣ
の立ち上がりでインクリメント動作して、所定のテスト
モード信号群ＴＭを出力するようになっている。
ス］・モードカウンタ５は、そのＲ端子にテスト信号Ｔ
が入力され、このテスト信号ＴのＬレベルでリセットさ
れる。また、テストモードカウンタ５は、そのＣ端子に
テスト制御信号ＴＣが入力され、テス）・制御信号ＴＣ
の立ち上がりでインクリメント動作して、所定のテスト
モード信号群ＴＭを出力するようになっている。
次に、」二連した従来のテスト回路の動作について、第
６図に示すタイミングチャート図を参ｊｊ（ｉ Ｌで説
明する。
６図に示すタイミングチャート図を参ｊｊ（ｉ Ｌで説
明する。
先ず、テスト信号ＴをＨレベルにしてテストモードカウ
ンタ５のリセットを解除する。そして、テス］・制御信
号ＴＣの立ち上がりによりテス］・モードカウンタ５を
インクリメントすることによって、テストモードカウン
タ５から所定のテストモード信号群ＴＭを出力する。こ
のようにして、テストモード信号群ＴＭに応じた所望の
テストモーｒを設定することができる。また、通常動作
モードへの復帰は、テスト信号ＴをＬレベルにすること
によりテストモードカウンタ５をリセットして行なう。
ンタ５のリセットを解除する。そして、テス］・制御信
号ＴＣの立ち上がりによりテス］・モードカウンタ５を
インクリメントすることによって、テストモードカウン
タ５から所定のテストモード信号群ＴＭを出力する。こ
のようにして、テストモード信号群ＴＭに応じた所望の
テストモーｒを設定することができる。また、通常動作
モードへの復帰は、テスト信号ＴをＬレベルにすること
によりテストモードカウンタ５をリセットして行なう。
［発明が解決しようとする課題］
しかしながら、上述した従来のテスト回路においては、
テスト信号の論理レベルに応じてテストモードカウンタ
を初期化制御することにより、通常動作モードとテスト
モードとの切り替えを行なっている。このため、集積回
路装置の実装時に誤った論理レベルで動作モードを設定
し、この状態で集積回路を動作させた場合、誤動作によ
り周辺回路が破壊されてしまうという問題点がある。
テスト信号の論理レベルに応じてテストモードカウンタ
を初期化制御することにより、通常動作モードとテスト
モードとの切り替えを行なっている。このため、集積回
路装置の実装時に誤った論理レベルで動作モードを設定
し、この状態で集積回路を動作させた場合、誤動作によ
り周辺回路が破壊されてしまうという問題点がある。
本発明はかかる問題点に鑑みてなされたものであって、
通常動作モードとテストモードとの切り替えを正確に行
なうことができ、誤動作による周辺回路の破壊を防止す
ることができるテスト回路を提供することを目的とする
。
通常動作モードとテストモードとの切り替えを正確に行
なうことができ、誤動作による周辺回路の破壊を防止す
ることができるテスト回路を提供することを目的とする
。
［課題を解決するための手段］
本発明に係るテスト回路は、テスト信号から所定のパル
ス長を検出するパルス検出手段と、前記パルス検出手段
の検出結果に基づいて初期化制御されテスト制御信号に
よりインクリメント動作してテストモードを設定する計
数手段とを有することを特徴とする。
ス長を検出するパルス検出手段と、前記パルス検出手段
の検出結果に基づいて初期化制御されテスト制御信号に
よりインクリメント動作してテストモードを設定する計
数手段とを有することを特徴とする。
［作用］
本発明においては、パルス検出手段によってテスト信号
から所定のパルス長を検出し、このパルス検出手段の検
出結果に基づいて計数手段を初期化制御することにより
、集積回路の通常動作モードとテストモードとの切り替
えを行なう。そして、外部から与えられるテスト制御信
号により前記計数手段をインクリメント動作させること
によって、テストモードを設定する。このようにテスト
信号のパルス長を検出することにより通常動作モードと
テストモードとの切り替えを行なうため、従来のように
テスト信号の論理レベルに応じてモードを切り替える場
合とは異なって、集積回路装置の実装時に誤った論理レ
ベルで動作モードを設定することはない。従って、モー
ドの切り替えを正確に行なうことができ、誤動作による
周辺回路の破壊を防止することができる。
から所定のパルス長を検出し、このパルス検出手段の検
出結果に基づいて計数手段を初期化制御することにより
、集積回路の通常動作モードとテストモードとの切り替
えを行なう。そして、外部から与えられるテスト制御信
号により前記計数手段をインクリメント動作させること
によって、テストモードを設定する。このようにテスト
信号のパルス長を検出することにより通常動作モードと
テストモードとの切り替えを行なうため、従来のように
テスト信号の論理レベルに応じてモードを切り替える場
合とは異なって、集積回路装置の実装時に誤った論理レ
ベルで動作モードを設定することはない。従って、モー
ドの切り替えを正確に行なうことができ、誤動作による
周辺回路の破壊を防止することができる。
［実施例コ
次に、本発明の実施例について添付の図面を参照して説
明する。
明する。
第１図は本発明の第１の実施例に係るテスト回路を示す
ブロック図である。
ブロック図である。
図中、破線にて示すパルス検出回路１は、シフトレジス
タ１０１インバータ回路１１乃至１３．３人力Ａ Ｎ
Ｉ）回路１４乃至１６．３人力ＯＲ回路１７及びＤ−Ｆ
Ｆ （Ｄ型フリップフロップ）１８により構成されてい
る。シフトレジスタ１０は、そのＤ端子にテスト信号Ｔ
を入力し、そのＣ端子にクロック信号ＣＬＫを入力し、
このクロック信号ＣＬ Ｋのパルスに対応してテスト信
号Ｔを遅延させてＱＯ乃至Ｑ２端子から順次出力する。
タ１０１インバータ回路１１乃至１３．３人力Ａ Ｎ
Ｉ）回路１４乃至１６．３人力ＯＲ回路１７及びＤ−Ｆ
Ｆ （Ｄ型フリップフロップ）１８により構成されてい
る。シフトレジスタ１０は、そのＤ端子にテスト信号Ｔ
を入力し、そのＣ端子にクロック信号ＣＬＫを入力し、
このクロック信号ＣＬ Ｋのパルスに対応してテスト信
号Ｔを遅延させてＱＯ乃至Ｑ２端子から順次出力する。
３人力ＡＮＤ回路１４は、シフトレジスタ１０のＱＯ比
出力、インバータ回路１２及び１３により夫々反転され
たシフトレジスタエ０のＱ１出力及びＱ２出力とを入力
し、それらのＡＮＤをとって出力する。３人力ＡＮＤ回
路１５は、シフトレジスタ１０のＱ１出力と、インバー
タ回路１１及び１３により夫々反転されたシフトレジス
タ１０のＱＯ比出力びＱ２出力とを入力し、それらのＡ
ＮＤをとって出力する。３人力ＡＮＤ回路１６は、シフ
トレジスタ１０のＱ２出力と、インバータ回路１１及び
１２により夫々反転された７フ］・レジスタ１０のＱＯ
比出力びＱ１出力とを入力し、それらのＡ Ｎ Ｉ）を
とって出力する。３人力ＯＲ回路１７は、３人力ＡＮＤ
回路１４乃至１６の出力を入力し、それらのＯＲをとっ
て出力する。Ｄ−ＦＦＩ８は、そのＤ端子に３人力ＯＲ
回路１７の出力を入力し、そのＣ端子にクロック信号Ｃ
Ｌ、 Ｋを入力して、そのＱ端子から出力信号ＰＤを出
力する。
出力、インバータ回路１２及び１３により夫々反転され
たシフトレジスタエ０のＱ１出力及びＱ２出力とを入力
し、それらのＡＮＤをとって出力する。３人力ＡＮＤ回
路１５は、シフトレジスタ１０のＱ１出力と、インバー
タ回路１１及び１３により夫々反転されたシフトレジス
タ１０のＱＯ比出力びＱ２出力とを入力し、それらのＡ
ＮＤをとって出力する。３人力ＡＮＤ回路１６は、シフ
トレジスタ１０のＱ２出力と、インバータ回路１１及び
１２により夫々反転された７フ］・レジスタ１０のＱＯ
比出力びＱ１出力とを入力し、それらのＡ Ｎ Ｉ）を
とって出力する。３人力ＯＲ回路１７は、３人力ＡＮＤ
回路１４乃至１６の出力を入力し、それらのＯＲをとっ
て出力する。Ｄ−ＦＦＩ８は、そのＤ端子に３人力ＯＲ
回路１７の出力を入力し、そのＣ端子にクロック信号Ｃ
Ｌ、 Ｋを入力して、そのＱ端子から出力信号ＰＤを出
力する。
テストモードカウンタ２は、パルス検出回路１の出力信
号ＰＤのＬレベルによりリセットされ、テスト制御信号
ＴＣの立ち上がりでインクリメント動作して、所定のテ
ストモード信号群ＴＭを出力するようになっている。
号ＰＤのＬレベルによりリセットされ、テスト制御信号
ＴＣの立ち上がりでインクリメント動作して、所定のテ
ストモード信号群ＴＭを出力するようになっている。
次に、上述したテスト回路の動作について、第２図に示
すタイミングチャート図を参１１６シて説明する。
すタイミングチャート図を参１１６シて説明する。
第２図に示すように、シフトレジスタ１０のＱＯ乃至Ｑ
２出力のいずれか１つがＨレベルになると、３人力ＡＮ
Ｄ回路１４乃至１６の出力のいずれか１つはＨレベルに
なり、３人力ＯＲ回路１７の出力はＨレベルになる。従
って、パルス検出回路１は、所定周期ｔ ｅｖｅのクロ
ック信号ＣＬＫ及びテスト信号Ｔを入力し、テスト信号
Ｔが３Ｘｔｃｖｃの周期でＨレベル幅がＩＸｔｃｖｃで
あるというパルスのときに、出力信号ＰＤがＨレベルに
なる。出力信号ＰＤがＨレベルの間、テストモードカウ
ンタ２のリセットが解除され、テストモードカウンタ２
はテスト制御信号ＴＣによるインクリメント動作が有効
となってテストモード信号群ＴＭを出力する。このよう
にして、所望のテストモードを設定することができる。
２出力のいずれか１つがＨレベルになると、３人力ＡＮ
Ｄ回路１４乃至１６の出力のいずれか１つはＨレベルに
なり、３人力ＯＲ回路１７の出力はＨレベルになる。従
って、パルス検出回路１は、所定周期ｔ ｅｖｅのクロ
ック信号ＣＬＫ及びテスト信号Ｔを入力し、テスト信号
Ｔが３Ｘｔｃｖｃの周期でＨレベル幅がＩＸｔｃｖｃで
あるというパルスのときに、出力信号ＰＤがＨレベルに
なる。出力信号ＰＤがＨレベルの間、テストモードカウ
ンタ２のリセットが解除され、テストモードカウンタ２
はテスト制御信号ＴＣによるインクリメント動作が有効
となってテストモード信号群ＴＭを出力する。このよう
にして、所望のテストモードを設定することができる。
また、通常動作モードへの復帰は、テスト信号Ｔの入力
レベルを固定としてパルス検出回路１の出力信号ＰＤを
Ｌレベルにすることにより、テストモードカウンタ２を
リセットして行なう。従って、本実施例によれば、パル
ス検出回路１においてテスト信号Ｔのパルス長を検出し
、このパルス長に応じた出力信号ＰＤにより通常動作モ
ードとテストモードとの切り替えを行なうため、従来の
ようにテスト信号Ｔの論理レベルに応じてモードを切り
替える場合とは異なって、集積回路装置の実装時に誤っ
た論理レベルで動作モードを設定することはない。
レベルを固定としてパルス検出回路１の出力信号ＰＤを
Ｌレベルにすることにより、テストモードカウンタ２を
リセットして行なう。従って、本実施例によれば、パル
ス検出回路１においてテスト信号Ｔのパルス長を検出し
、このパルス長に応じた出力信号ＰＤにより通常動作モ
ードとテストモードとの切り替えを行なうため、従来の
ようにテスト信号Ｔの論理レベルに応じてモードを切り
替える場合とは異なって、集積回路装置の実装時に誤っ
た論理レベルで動作モードを設定することはない。
従って、この種の設定ミスによる誤動作によって周辺回
路が破壊されること防止できる。
路が破壊されること防止できる。
なお、第２図においては、テスト信号Ｔに３回のパルス
入力を行なった例を示したが、このパルス入力を続ける
ことによりテストモード状態を継続できることは勿論で
ある。
入力を行なった例を示したが、このパルス入力を続ける
ことによりテストモード状態を継続できることは勿論で
ある。
第３図は本発明の第２の実施例に係るテスト回路を示す
ブロック図である。
ブロック図である。
図中、破線にて示すパルス検出回路３は、シフトレジス
タ３０、インバータ回路３１乃至３３．３人力ＡＮＤ回
路３４乃至３６．２人力ＯＲ回路３７、Ｄ−ＦＦ３８，
３９及び５Ｒ−ＦＦ （ＳＲ型ラフリップフロップ４０
により構成されている。
タ３０、インバータ回路３１乃至３３．３人力ＡＮＤ回
路３４乃至３６．２人力ＯＲ回路３７、Ｄ−ＦＦ３８，
３９及び５Ｒ−ＦＦ （ＳＲ型ラフリップフロップ４０
により構成されている。
シフトレジスタ３０は、そのＤ端子にテスト信号Ｔを入
力し、そのＣ端子にクロック信号ＣＬＫを入力し、テス
ト信号Ｔをクロック信号ＣＬＫのパルスに対応して遅延
させてＱＯ乃至Ｑ２端子から順次出力する。３人力ＡＮ
Ｄ回路３４はシフトレジスタ３０のＱＯ乃至Ｑ２出力を
入力し、それらのＡＮＤをとって出力する。３人力ＡＮ
Ｄ回路３５はインバータ回路３１乃至３３により夫々反
転されたシフトレジスタ３０のＱＯ乃至Ｑ２出力を入力
し、それらのＡＮＤをとって出力する。３人力ＡＮＤ回
路３６は、シフトレジスタ３０のＱ１出力と、インバー
タ回路３１及び３３により夫々反転されたシフトレジス
タ３０のＱＯ及びＱ２出力とを入力し、それらのＡＮＤ
をとって出力する。
力し、そのＣ端子にクロック信号ＣＬＫを入力し、テス
ト信号Ｔをクロック信号ＣＬＫのパルスに対応して遅延
させてＱＯ乃至Ｑ２端子から順次出力する。３人力ＡＮ
Ｄ回路３４はシフトレジスタ３０のＱＯ乃至Ｑ２出力を
入力し、それらのＡＮＤをとって出力する。３人力ＡＮ
Ｄ回路３５はインバータ回路３１乃至３３により夫々反
転されたシフトレジスタ３０のＱＯ乃至Ｑ２出力を入力
し、それらのＡＮＤをとって出力する。３人力ＡＮＤ回
路３６は、シフトレジスタ３０のＱ１出力と、インバー
タ回路３１及び３３により夫々反転されたシフトレジス
タ３０のＱＯ及びＱ２出力とを入力し、それらのＡＮＤ
をとって出力する。
２人力ＯＲ回路３７は、３人力ＡＮＤ回路３４及び３５
の出力を入力し、それらのＯＲをとって出力する。Ｄ−
ＦＦ３８は、そのＤ端子に２人力ＯＲ回路３７の出力を
入力し、そのＣ端子にクロック信号ＣＬＫを入力し、こ
のクロック信号ＣＬＫに応じてそのＤ入力をラッチして
そのＣ端子から出力する。Ｄ−ＦＦ３９は、そのＤ端子
に３人力ＡＮＤ回路３６の出力を入力し、そのＣ端子に
クロック信号ＣＬＫを入力し、このクロック信号ＣＬＫ
に応じてそのＤ入力をラッチしてそのＣ端子から出力す
る。５Ｒ−ＦＦ４０は、そのＲ端子にＤ−ＦＦ３８のＱ
出力を入力し、そのＳ端子にＤ−ＦＦ３９のＱ出力を入
力し、そのＣ端子から出力信号ＰＤを出力する。
の出力を入力し、それらのＯＲをとって出力する。Ｄ−
ＦＦ３８は、そのＤ端子に２人力ＯＲ回路３７の出力を
入力し、そのＣ端子にクロック信号ＣＬＫを入力し、こ
のクロック信号ＣＬＫに応じてそのＤ入力をラッチして
そのＣ端子から出力する。Ｄ−ＦＦ３９は、そのＤ端子
に３人力ＡＮＤ回路３６の出力を入力し、そのＣ端子に
クロック信号ＣＬＫを入力し、このクロック信号ＣＬＫ
に応じてそのＤ入力をラッチしてそのＣ端子から出力す
る。５Ｒ−ＦＦ４０は、そのＲ端子にＤ−ＦＦ３８のＱ
出力を入力し、そのＳ端子にＤ−ＦＦ３９のＱ出力を入
力し、そのＣ端子から出力信号ＰＤを出力する。
テストモードカウンタ４は、パルス検出回路３の出力信
号ＰＤのＬレベルによりリセットされ、テスト制御信号
ＴＣの立ち上がりでインクリメント動作して、所定のテ
ストモード信号群ＴＭを出力するようになっている。
号ＰＤのＬレベルによりリセットされ、テスト制御信号
ＴＣの立ち上がりでインクリメント動作して、所定のテ
ストモード信号群ＴＭを出力するようになっている。
次に、上述したテスト回路の動作について、第４図に示
すタイミングチャート図を参！１．ｎ Ｌで説明する。
すタイミングチャート図を参！１．ｎ Ｌで説明する。
第４図に示すように、シフトレジスタ３ｏのＱ１出力た
けがＨレベルになると、３人力ＡＮＤ回路３６の出力が
Ｈレベルになり、５Ｒ−ＦＦ４０のＳ入力がＨレベルに
なり、パルス検出回路３の出力信号ＰＤがＨレベルにな
って、テストモードカウンタ４のリセットが解除される
。また、５Ｒ−ＦＦ４０を使用しているため、Ｑｏ乃至
Ｑ２出力の全てがＨ又はＬレベルになって５Ｒ−ＦＦ４
０のＲ入力がＨレベルにならなければ、テストモードカ
ウンタ４はリセットされない。従って、第１の実施例回
路においてテスト信号Ｔに所定周期ノハルス長が入力さ
れている間にテストモードカウンタのインクリメント動
作が可能であるのに対し、本実施例においては、テスト
信号ＴにＨレベル幅がＩＸｊｃｖｃ周期のパルスを１回
人力すれば、テストモードカウンタ４のリセットが解除
され、テストモードカウンタ４はテスト制御信号ＴＣに
よるインクリメント動作が可能になる。このようにして
、テストモードカウンタ４がらテストモード信号群ＴＭ
を出力することにより所望のテストモードを設定するこ
とができる。また、通常動作モードへの復帰は、テスト
信号Ｔの入力レベルを固定とし、テストモードカウンタ
２をリセットして行なうことができるので、第１の実施
例と同様の効果を得ることができる。
けがＨレベルになると、３人力ＡＮＤ回路３６の出力が
Ｈレベルになり、５Ｒ−ＦＦ４０のＳ入力がＨレベルに
なり、パルス検出回路３の出力信号ＰＤがＨレベルにな
って、テストモードカウンタ４のリセットが解除される
。また、５Ｒ−ＦＦ４０を使用しているため、Ｑｏ乃至
Ｑ２出力の全てがＨ又はＬレベルになって５Ｒ−ＦＦ４
０のＲ入力がＨレベルにならなければ、テストモードカ
ウンタ４はリセットされない。従って、第１の実施例回
路においてテスト信号Ｔに所定周期ノハルス長が入力さ
れている間にテストモードカウンタのインクリメント動
作が可能であるのに対し、本実施例においては、テスト
信号ＴにＨレベル幅がＩＸｊｃｖｃ周期のパルスを１回
人力すれば、テストモードカウンタ４のリセットが解除
され、テストモードカウンタ４はテスト制御信号ＴＣに
よるインクリメント動作が可能になる。このようにして
、テストモードカウンタ４がらテストモード信号群ＴＭ
を出力することにより所望のテストモードを設定するこ
とができる。また、通常動作モードへの復帰は、テスト
信号Ｔの入力レベルを固定とし、テストモードカウンタ
２をリセットして行なうことができるので、第１の実施
例と同様の効果を得ることができる。
［発明の効果］
以上説明したように本発明によれば、パルス検出手段に
よりテスト信号から所定のパルス長を検出し、このパル
ス検出手段の検出結果を示す出力に応じて計数手段を初
期化制御し、テスト制御信号により前記計数手段をイン
クリメント動作させることにより、テストモードを設定
するから、集積回路装置の実装時に誤った論理レベルで
動作モードを設定することはない。従って、モードの切
り替えを正確に行なうことができ、誤動作による周辺回
路の破壊を防止することができる。
よりテスト信号から所定のパルス長を検出し、このパル
ス検出手段の検出結果を示す出力に応じて計数手段を初
期化制御し、テスト制御信号により前記計数手段をイン
クリメント動作させることにより、テストモードを設定
するから、集積回路装置の実装時に誤った論理レベルで
動作モードを設定することはない。従って、モードの切
り替えを正確に行なうことができ、誤動作による周辺回
路の破壊を防止することができる。
第１図は本発明の第１の実施例に係るテスト回路を示す
ブロック図、第２図はそのタイミングチャート図、第３
図は本発明の第２の実施例に係るテスト回路を示すブロ
ック図、第４図はそのタイミングチャート図、第５図は
従来のテスト回路を示すブロック図、第６図はそのタイ
ミングチャート図である。 １．３：パルス検出回路、２１４１５；テストモードカ
ウンタＮ ｉｏ、３０：シフトレジスタ、ＩＬ １
２．１３，３Ｌ ３２，３３：インバータ回路、１４，
１５，１ｆ３．３４．３５，３８；３人力ＡＮＤ回路、
１７：３人力ＯＲ回路、１Ｂ。 ３８．３９；Ｄ−ＦＦ、３７；２人力ＯＲ回路、４０
； ５Ｒ−ＦＦ
ブロック図、第２図はそのタイミングチャート図、第３
図は本発明の第２の実施例に係るテスト回路を示すブロ
ック図、第４図はそのタイミングチャート図、第５図は
従来のテスト回路を示すブロック図、第６図はそのタイ
ミングチャート図である。 １．３：パルス検出回路、２１４１５；テストモードカ
ウンタＮ ｉｏ、３０：シフトレジスタ、ＩＬ １
２．１３，３Ｌ ３２，３３：インバータ回路、１４，
１５，１ｆ３．３４．３５，３８；３人力ＡＮＤ回路、
１７：３人力ＯＲ回路、１Ｂ。 ３８．３９；Ｄ−ＦＦ、３７；２人力ＯＲ回路、４０
； ５Ｒ−ＦＦ
Claims (1)
- （１）テスト信号から所定のパルス長を検出するパルス
検出手段と、前記パルス検出手段の検出結果に基づいて
初期化制御されテスト制御信号によりインクリメント動
作してテストモードを設定する計数手段とを有すること
を特徴とするテスト回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2139162A JPH0432785A (ja) | 1990-05-29 | 1990-05-29 | テスト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2139162A JPH0432785A (ja) | 1990-05-29 | 1990-05-29 | テスト回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0432785A true JPH0432785A (ja) | 1992-02-04 |
Family
ID=15239026
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2139162A Pending JPH0432785A (ja) | 1990-05-29 | 1990-05-29 | テスト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0432785A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62116672A (ja) * | 1985-11-15 | 1987-05-28 | Nippon Zeon Co Ltd | 光硬化型被覆用組成物 |
| JPH0475858B2 (ja) * | 1985-07-22 | 1992-12-02 | Deii Esu Emu Nv | |
| CN102289137A (zh) * | 2010-06-17 | 2011-12-21 | 精工爱普生株式会社 | 基板连接构造以及投影仪 |
-
1990
- 1990-05-29 JP JP2139162A patent/JPH0432785A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0475858B2 (ja) * | 1985-07-22 | 1992-12-02 | Deii Esu Emu Nv | |
| JPS62116672A (ja) * | 1985-11-15 | 1987-05-28 | Nippon Zeon Co Ltd | 光硬化型被覆用組成物 |
| JPH0478661B2 (ja) * | 1985-11-15 | 1992-12-11 | Nippon Zeon Co | |
| CN102289137A (zh) * | 2010-06-17 | 2011-12-21 | 精工爱普生株式会社 | 基板连接构造以及投影仪 |
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