JPH07106923A - デジタル制御発振装置 - Google Patents

Abstract

(57)【要約】 【目的】 デジタルデータに比例した発振周期を設定で
きる発振装置を提供する。 【構成】 ３２個の反転回路をリング接続してなりパル
スを周回させるリングオシレータ２と、その端子Ｑ８か
らのパルスをカウントした値が制御データの上位１０ビ
ットＣＤＨに応じた値になるとフリップフロップ（ＤＦ
Ｆ）２０のデータＳＬ２をHighにするカウンタ６及びセ
レクタ１２，１８と、４ビットデータＣＤＬＮが示す位
置の反転回路からＤＦＦ２０のクロックＰＳＯを取り出
すパルスセレクタ４と、ＤＦＦ２０の出力ＱＯＵＴがHi
ghになると当該装置の出力信号ＰＯＵＴを所定時間だけ
Highにする遅延線２２及び論理積回路２４と、を備えた
装置において、レジスタ８とアダー１０とにより、ＰＯ
ＵＴがHighになる毎に制御データの下位４ビットＣＤＬ
を累算してデータＣＤＬＮを更新する。この結果、リン
グオシレータ２を連続動作させて制御データに比例た発
振周期を設定できる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、発振周期をデジタルデ
ータによって制御可能なデジタル制御発振装置に関す
る。

【０００２】

【従来の技術】従来より、通信機器，モータ制御機器等
のＰＬＬ(Phase Locked Loop) では、周波数可変発振器
として、アナログ制御電圧によりその発振周波数を制御
可能な電圧制御発振器（所謂ＶＣＯ）が使用されてい
る。

【０００３】しかしこうしたＶＣＯでは、必要な中心発
振周波数を得るために固有の抵抗やコンデンサが必要と
なるため、中心発振周波数を変更するには抵抗やコンデ
ンサを取り替えなければならず、しかもその精度を確保
するには、抵抗やコンデンサの微調整を行わなければな
らない等、制御性が悪く、また、アナログ回路を用いる
ために消費電力が大きくなるといった問題があった。

【０００４】そこで、本願出願人は、特開平５−１０２
８０１号公報に開示されている如く、奇数個の反転回路
をリング状に連結してなりパルス信号を周回させるパル
ス周回回路と、このパルス周回回路を構成する反転回路
の連結段数を外部からのデジタルデータに応じて偶数個
単位で増減させるスイッチング回路と、パルス周回回路
内を周回するパルス信号を取り出すための出力端子と、
パルス周回回路内を周回するパルス信号をカウントし、
パルス信号が外部からのデジタルデータにより指定され
た回数だけ周回したことを検出するカウンタと、このカ
ウンタによりパルス信号が外部からのデジタルデータに
より指定された回数だけ周回したことが検出されると、
出力端子からのパルス信号が反転するタイミングで所定
の出力信号を出力する出力回路と、を備えたデジタル制
御発振装置を提案した。

【０００５】そして、この装置においては、パルス周回
回路を構成する反転回路の連結段数ｘと各反転回路の反
転動作時間Ｔｄとにより、パルス信号がパルス周回回路
を１周するのに要する時間（パルス周回時間）Ｔ（Ｔ＝
ｘ・Ｔｄ）が決定され、そのパルス周回時間Ｔとカウン
タがパルス信号をカウントするカウント数Ｎとにより、
出力回路から出力信号が出力される周期、即ち発振周期
ＨＴ（ＨＴ＝ｘ・Ｔｄ・Ｎ）が決定される。

【０００６】従って、上記提案した装置によれば、パル
ス周回回路を構成する反転回路の連結段数ｘとカウンタ
のカウント値Ｎとを夫々デジタルデータによって変更す
ることにより、簡単に所望の周期の発振出力を得ること
ができる。そして、このように発振周期をデジタル制御
するに当り、例えば、パルス信号がパルス周回回路を初
回に周回するときにだけ反転回路の連結段数をｘ１に設
定し、２回目以降のパルス周回時には、反転回路の連結
段数をｘ１よりも小さいｘ２に設定するといった具合い
に、パルス信号を周回させる反転回路の段数を、パルス
信号がパルス周回回路を周回している途中で切り替える
ようにすれば、発振周期は、Ｔｄ・（ｘ１＋ｘ２・（Ｎ
−１））となるため、発振周期を、カウンタのカウント
値Ｎでおおまかに決定し、その微調整をｘ１の値で行
う、といった詳細な制御が可能となる。

【０００７】また、このようなデジタル制御発振装置と
しては、例えば、米国特許第５０４５８１１号に開示さ
れている如く、奇数個の反転回路をリング状に連結して
なるパルス周回回路と、このパルス周回回路内を周回す
るパルス信号をカウントして、そのカウント値が、外部
からのデジタルデータにより指定された値に達すると所
定の出力信号を出力するカウンタと、カウンタから出力
信号が出力されるとパルス周回回路のパルス周回動作を
一旦停止させ、所定の遅延時間経過後にパルス周回回路
を再始動させる、複数の反転回路からなる遅延回路と、
その遅延回路内の反転回路の連結段数を外部からのデジ
タルデータに応じて増減させるスイッチング回路と、か
ら構成されたものも提案されている。

【０００８】そして、この装置においては、カウンタか
らの出力信号を発振出力として使用することができ、そ
の発振周期は、パルス周回回路を構成する反転回路の連
結段数ｘ３及びその各反転回路の反転動作時間Ｔｄで決
まるパルス周回時間（ｘ３・Ｔｄ）にカウンタのカウン
ト数Ｎを乗じた時間（ｘ３・Ｔｄ・Ｎ）と、遅延回路を
構成する反転回路の連結段数ｘ４及びその各反転回路の
反転動作時間Ｔｄで決まる遅延時間（ｘ４・Ｔｄ）と、
を加算した時間、即ち、Ｔｄ・（ｘ３・Ｎ＋ｘ４）とな
る。よって、この装置によれば、発振周期を、カウンタ
のカウント数Ｎでおおまかに決定し、その微調整を、遅
延回路を構成する反転回路の連結段数ｘ４の設定により
行うことができる。

【０００９】

【発明が解決しようとする課題】しかしながら、本願出
願人が提案した上記前者の装置では、以下のような問題
があった。即ち、上記提案した装置において、発振周期
をより詳細にデジタル制御するためには、上述したよう
に、パルス信号がパルス周回回路を周回している途中
で、反転回路の段数を、例えばｘ１からｘ１よりも小さ
なｘ２に変更することとなるのであるが、出力回路から
出力信号が出力されると、換言するならば、発振周期の
１周期が経過すると、今度は逆に、反転回路の連結段数
を、ｘ２からｘ２よりも大きなｘ１に変更しなければな
らない。

【００１０】ところが、反転回路の連結段数を大きくす
る場合には、増加させる各反転回路の入・出力レベルを
予測できないため、パルス周回回路内のパルス信号を一
旦消滅させてパルス周回回路を安定状態にしてからでな
いと、パルス信号を周回させることができない。そこ
で、上記提案した装置においては、発振出力の１周期毎
に、強制的に所定時間だけパルス周回回路の動作を停止
させ、パルス信号が完全に消滅してから、再度、パルス
周回回路を作動させるようにしているのである。

【００１１】そして、このように発振周期の１周期毎に
パルス周回回路の停止・始動を繰り返さなければならな
いため、発振周期ＨＴは、正確には、上述したようにＴ
ｄ・（ｘ１＋ｘ２・（Ｎ−１））とはならず、この値
に、パルス周回回路を一旦停止させる時間Ｔａを加えた
時間となってしまうのである。つまり、デジタルデータ
に応じて発振周期を変更することはできるものの、パル
ス周回回路を一旦停止させる時間Ｔａが、発振周期を設
定する際のオフセット誤差となって、発振周期を、反転
回路の連結段数とカウンタのカウント数とを示すデジタ
ルデータに比例して設定することができず、また、パル
ス周回回路を一旦停止させなければならないため、発振
周期をより短く設定するには限界があったのである。

【００１２】一方、上記後者の従来装置においては、カ
ウンタのカウント数Ｎと、遅延時間を決める遅延回路の
反転回路の連結段数ｘ４とは、全く別個に制御されるこ
ととなるため、発信周期を表す外部からのデジタルデー
タをそのまま使用して発信周期を制御することはでき
ず、そのデジタルデータをカウント数Ｎと連結段数ｘ４
とを夫々表すデータに一旦変換しなければならないとい
う問題があった。

【００１３】本発明は、こうした問題に鑑みなされたも
ので、外部から入力するデジタルデータに比例した発振
周期を得ることができるデジタル制御発振装置を提供す
ることを目的としている。

【００１４】

【課題を解決するための手段】即ち、上記目的を達成す
るためになされた請求項１に記載の発明は、発振周期を
デジタル制御可能なデジタル制御発振装置であって、入
力信号を反転して出力する反転回路が複数個リング状に
連結されると共に、該反転回路の一つが入力信号の反転
動作を外部からの制御信号により制御可能な起動用反転
回路として構成され、上記制御信号の入力による該起動
用反転回路の反転動作開始に伴いパルス信号を周回させ
るパルス周回回路と、該パルス周回回路内での上記起動
用反転回路を基点とした反転回路の接続位置を表す入力
データに応じて、上記パルス周回回路からパルス信号を
取り出すための反転回路を択一的に選択し、該選択した
反転回路からのパルス信号を出力するパルスセレクト手
段と、上記パルス周回回路内の所定の反転回路から出力
されるパルス信号をカウントし、該カウント値が、外部
から入力された上記パルス周回回路内でのパルス信号の
周回回数を表すデジタルデータに達した旨を検出するカ
ウント手段と、該カウント手段にてカウント値が上記周
回回数を表すデジタルデータに達した旨が検出された後
に、上記パルスセレクト手段からパルス信号が出力され
ると、所定の出力信号を出力する出力手段と、該出力手
段により出力信号が出力されると、上記パルスセレクト
手段の入力データを記憶する記憶手段と、該記憶手段に
記憶された上記パルスセレクト手段の入力データと外部
から入力された上記パルス周回回路内での上記起動用反
転回路を基点とした反転回路の接続位置を表すデジタル
データとを加算して、該加算後のデジタルデータを上記
パルスセレクト手段の入力データとして出力する位置デ
ータ更新手段と、該位置データ更新手段により加算され
たデジタルデータが表す反転回路の接続位置が上記起動
用反転回路の直前に接続された反転回路を超えた場合
に、上記カウント手段が上記検出動作を行うまでにカウ
ントすべきパルス信号のカウント数を１つ増加させるカ
ウント数変更手段と、を備えたことを特徴とするデジタ
ル制御発振装置を要旨としている。

【００１５】また、請求項２に記載の発明は、請求項１
に記載のデジタル制御発振装置において、上記パルス周
回回路を偶数個の反転回路により構成すると共に、上記
パルスセレクト手段を、上記パルス周回回路内で夫々等
間隔に接続された所定の２ⁿ 個の反転回路の中から、ｎ
ビットの入力データに応じてパルス信号を取り出すため
の反転回路を択一的に選択するように構成してなるこ
と、を特徴とするデジタル制御発振装置を要旨としてい
る。

【００１６】

【作用及び発明の効果】上記のように構成された請求項
１に記載のデジタル制御発振装置においては、初期状態
において記憶手段にはデータとして何も記憶されていな
いため、最初に外部からパルス周回回路内での起動用反
転回路を基点とした反転回路の接続位置を表すデジタル
データを入力すると、位置データ更新手段により、その
デジタルデータがそのまま、パルスセレクト手段に、パ
ルス周回回路内での起動用反転回路を基点とした反転回
路の接続位置を表す入力データとして出力される。

【００１７】ここで、外部から制御信号を入力すると、
パルス周回回路の起動用反転回路が入力信号の反転動作
を開始し、パルス周回回路を構成する各反転回路の出力
が順次反転してパルス信号がパルス周回回路上を周回す
る。すると、パルスセレクト手段が、位置データ更新手
段からの入力データに応じて、パルス周回回路からパル
ス信号を取り出すための反転回路を択一的に選択し、そ
の選択した反転回路からのパルス信号を出力する。ま
た、カウント手段が、パルス周回回路内の所定の反転回
路から出力されるパルス信号をカウントして、そのカウ
ント値が、外部から入力されたパルス周回回路内でのパ
ルス信号の周回回数を表すデジタルデータに達した旨を
検出する。

【００１８】そして、カウント手段にてカウント値が周
回回数を表すデジタルデータに達した旨が検出された
後、パルスセレクト手段からパルス信号が出力される
と、出力手段が、所定の出力信号を出力する。即ち、請
求項１に記載のデジタル制御発振装置においては、パル
ス周回回路の起動用反転回路に制御信号を入力してか
ら、出力手段から出力信号が出力されるまでの時間が最
初の１周期となり、この時間は、パルス周回回路を構成
する反転回路の総段数ｙと各反転回路での反転動作時間
Ｔｄとカウント手段がカウントするパルス信号の周回回
数Ｍとにより決定される一定時間（ｙ・Ｔｄ・Ｍ）と、
パルス周回回路において起動用反転回路からパルス信号
を取り出す反転回路までの反転回路の連結段数ｚと各反
転回路での反転動作時間Ｔｄとにより決定される一定時
間（ｚ・Ｔｄ）と、を加算した時間（ｙ・Ｔｄ・Ｍ＋ｚ
・Ｔｄ）として得られることとなる。

【００１９】そして、このように出力手段により１周期
目の出力信号が出力されると、記憶手段が、そのときパ
ルスセレクト手段に入力されている入力データを記憶す
ると共に、位置データ更新手段が、記憶手段に記憶され
たパルスセレクト手段の入力データと、外部から入力さ
れているパルス周回回路内での起動用反転回路を基点と
した反転回路の接続位置を表すデジタルデータとを加算
して、その加算後のデジタルデータをパルスセレクト手
段の入力データとして出力する。

【００２０】よって、次回（２周期目）以降には、パル
スセレクト手段により、起動用反転回路を基点として２
・ｚ，３・ｚ，…段目に接続された反転回路、即ち、前
回パルス信号を取り出した反転回路を基点としてｚ段目
に接続された反転回路が、今回パルス信号を取り出すた
めの反転回路として順次選択され、１周期目と同じ一定
時間（ｙ・Ｔｄ・Ｍ＋ｚ・Ｔｄ）毎に、出力手段から出
力信号が出力されることとなる。

【００２１】そして、位置データ更新手段により加算さ
れたデジタルデータが表す反転回路の接続位置が、起動
用反転回路の直前に接続された反転回路を超えると、次
回に出力信号が出力されるまでの時間が、パルス周回回
路をパルス信号が１周する時間（ｙ・Ｔｄ）だけ短くな
ってしまうため、カウント数変更手段が、カウント手段
が上述の検出動作を行うまでにカウントすべきパルス信
号のカウント数を１つ増加させる。

【００２２】つまり、請求項１に記載のデジタル制御発
振装置においては、出力手段により出力信号が出力され
る毎、即ち１周期毎に、外部から入力されているパルス
周回回路内での起動用反転回路を基点とした反転回路の
接続位置を表すデジタルデータを順次累算して、その累
算したデータをパルスセレクト手段の入力データとして
使用するようにしており、パルスセレクト手段により選
択される反転回路が起動用反転回路の直前に接続された
反転回路を超えた場合には、パルス信号の周回回数をカ
ウントするカウント数を１つ増加して、桁上げを行うよ
うにしている。そしてこれにより、パルス周回回路から
パルス信号を取り出すための反転回路の接続位置が順次
累積して更新され、パルス周回回路を停止させずに、全
く同じ周期で出力信号が出力できるのである。

【００２３】このように、請求項１に記載のデジタル制
御発振装置によれば、外部から入力するデジタルデータ
によって、パルス信号を取り出す反転回路の接続位置と
カウント手段がカウントするパルス信号の周回回数とを
変更することにより、出力信号の出力周期、即ち、当該
装置の発振周期を任意の値に変更することができる。

【００２４】そして、上述のように発振周期は、パルス
信号を取り出す反転回路の接続位置を一定とすればパル
ス周回回路内でのパルス信号の周回回数により決定さ
れ、周回回数を多くすればするほど出力信号の出力周波
数を低下させ、逆に、周回回数を少なくすれば出力信号
の出力周波数をパルス周回回路内でのパルス信号の周回
周期に対応した高周波にすることができるため、パルス
信号の周回回数により出力信号の出力周波数を略決定
し、その微調整をパルス周回回路からパルス信号を取り
出す反転回路の接続位置の変更により行なうというよう
に、パルス信号の出力周波数を数Ｈｚ〜数ＭＨｚの広範
囲にわたって高分解能でデジタル制御することが可能と
なる。

【００２５】そして特に、請求項１に記載のデジタル制
御発振装置によれば、上述した従来装置のようにパルス
周回回路を停止させることなく、発振させることができ
るため、デジタルデータの値に比例して発振周期を設定
することができ、制御性が極めて良好となる。また、パ
ルス周回回路を一旦停止させる必要がないため、発振周
期をより短く設定することができるようになる。

【００２６】ここで、パルス周回回路は、奇数個の反転
回路で構成してもよいし、偶数個の反転回路で構成して
もよい。しかしながら、パルス周回回路を奇数個の反転
回路で構成すると、発振周期を表す外部からのデジタル
データのうち、下位ｎビットをパルス信号を取り出すた
めの反転回路の接続位置を表すデジタルデータとして使
用すると共に、ｎビット目より上位のビットをパルス信
号の周回回数を表すデジタルデータとして使用する場合
に、回路構成が複雑になるという問題がある。

【００２７】例えば、パルス周回回路を３１個の反転回
路で構成し、その各反転回路の中からパルス信号を取り
出すための反転回路を択一的に選択するようにした場合
には、外部からのデジタルデータを３１進データに変換
するための進数変換回路が必要となる。

【００２８】また、そのような進数変換回路を設けなく
てもよいように、パルス周回回路を構成する奇数個の反
転回路のうち、所定の２ⁿ 個の反転回路の中からパルス
信号を取り出すための反転回路を択一的に選択するよう
に構成することも考えられるが、この場合には、選択す
る反転回路を全て等間隔に設定することができず、選択
する各反転回路間での遅延時間を一定にすることができ
ないため、均一の分解能で発振周期を制御するために
は、例えば、予め特定の反転回路の反転動作時間を他の
反転回路の反転動作時間と異なる値に設定する等の調整
を施さなければならないという問題が生じる。

【００２９】そこで、請求項２に記載のデジタル制御発
振装置においては、パルス周回回路を偶数個の反転回路
により構成すると共に、パルスセレクト手段が、そのパ
ルス周回回路内で夫々等間隔に接続された所定の２ⁿ 個
の反転回路の中から、ｎビットの入力データに応じてパ
ルス信号を取り出すための反転回路を択一的に選択する
ようにしている。

【００３０】そして、このような請求項２に記載のデジ
タル制御発振装置によれば、パルス周回回路内の所定の
２ⁿ 個の反転回路から択一的にパルス信号を取り出すよ
うにしているため、発振周期を表す外部からのデジタル
データの下位ｎビットをそのまま反転回路の接続位置を
表すデジタルデータとして使用し、また、その外部から
のデジタルデータのｎビット目より上位のビットを、そ
のままパルス信号の周回回数を表すデジタルデータとし
て使用することができる。

【００３１】しかも、パルス周回回路を偶数個の反転回
路で構成し、夫々等間隔に接続された反転回路から択一
的にパルス信号を取り出すようにしているため、反転回
路の反転動作時間を調整することなく、パルス信号を取
り出すための各反転回路間での遅延が均一となり、発振
周期を均等な分解能でデジタル制御することができる。

【００３２】

【実施例】以下に本発明の実施例を図面と共に説明す
る。まず図１は、第１実施例のデジタル制御発振装置の
構成を表すブロック図である。

【００３３】図１に示す如く、本実施例のデジタル制御
発振装置は、後述するように合計３２個の反転回路をリ
ング状に接続して構成され、外部からの制御信号ＰＡが
Highレベルになるとパルス信号を周回させる、パルス周
回回路としてのリングオシレータ２と、後述する４ビッ
トの制御データＣＤＬＮに対応したリングオシレータ２
内の所定の反転回路からパルス信号を取り出し、そのパ
ルス信号を出力信号ＰＳＯとして出力する、パルスセレ
クト手段としてのパルスセレクタ４と、当該装置から出
力する出力信号ＰＯＵＴの所望の出力周期を表す１４ビ
ットのデジタルデータ（以下、周波数制御データとい
う）ＣＤＨ（１０ビット），ＣＤＬ（４ビット）のう
ち、上位１０ビットＣＤＨがプリセットされると共に、
リングオシレータ２からのクロック信号ＣＬＫの立ち下
がりタイミングでダウンカウントを行い、そのカウント
値が１のときに出力信号ＣＮ１をHighレベルにし、ま
た、カウント値が０のときに出力信号ＣＮ０をHighレベ
ルにする、カウント手段としてのダウンカウンタ６と、
制御信号ＰＡがLow レベルのときにリセットされると共
に、出力信号ＰＯＵＴの立ち上がりタイミングで、その
ときパルスセレクタ４に入力されている４ビットの制御
データＣＤＬＮをラッチし、そのラッチしたデータを４
ビットデータＣＤＬＢとして出力する、記憶手段として
のレジスタ８と、周波数制御データＣＤＨ，ＣＤＬの下
位４ビットＣＤＬと、レジスタ８からの４ビットデータ
ＣＤＬＢとを加算し、その加算結果が「１１１１」を超
えるとキャリー信号ＣＹを出力すると共に、その加算後
の４ビットデータを制御データＣＤＬＮとしてパルスセ
レクタ４に出力する、位置データ更新手段としてのアダ
ー１０と、アダー１０から出力されるキャリー信号ＣＹ
がLow レベルのときにはダウンカウンタ６の出力信号Ｃ
Ｎ１を選択し、また、キャリー信号ＣＹがHighレベルの
ときにはダウンカウンタ６の出力信号ＣＮ０を選択し
て、出力信号ＳＬ１として出力する、カウント数変更手
段としてのセレクタ１２と、外部からの入力信号ＣＳＴ
とセレクタ１２の出力信号ＳＬ１との論理和をとり、そ
の論理和信号をダウンカウンタ６の後述するセット信号
ＳＥＴとして出力するオアゲート１４と、セレクタ１２
の出力信号ＳＬ１をリングオシレータ２内でパルス信号
が半周するのに要する時間Ｔ１だけ遅延して遅延信号Ｄ
１を出力する遅延線１６と、アダー１０から出力される
制御データＣＤＬＮのＭＳＢ（最上位ビット）が０のと
きにはセレクタ１２の出力信号ＳＬ１を選択し、また、
制御データＣＤＬＮのＭＳＢが１のときには遅延線１６
からの遅延信号Ｄ１を選択して、出力信号ＳＬ２として
出力するセレクタ１８と、パルスセレクタ４の出力信号
ＰＳＯと当該装置の出力信号ＰＯＵＴとの論理和をとる
オアゲート１９と、セレクタ１８の出力信号ＳＬ２をデ
ータとして入力すると共に、オアゲート１９の出力信号
ＰＳＣＫをクロックとして入力し、オアゲート１９の出
力信号ＰＳＣＫの立ち下がりタイミングでデータをラッ
チして、ラッチ信号ＱＯＵＴを出力するクリア端子付き
Ｄタイプフリップフロップ（以下、ＤＦＦという）２０
と、ＤＦＦ２０からのラッチ信号ＱＯＵＴを所定時間Ｔ
２だけ遅延して遅延信号Ｄ２を出力する遅延線２２と、
遅延信号Ｄ２の信号レベルを反転した信号とＤＦＦ２０
からのラッチ信号ＱＯＵＴとの論理積をとり、その論理
積信号を当該装置の出力信号ＰＯＵＴとして出力するア
ンドゲート２４と、アンドゲート２４からの出力信号Ｐ
ＯＵＴを所定時間Ｔ３だけ遅延して遅延信号Ｄ３を出力
する遅延線２６と、アンドゲート２４からの出力信号Ｐ
ＯＵＴの信号レベルを反転した信号と遅延信号Ｄ３との
論理積をとり、その論理積信号をＤＦＦ２０のクリア信
号ＣＬＲとして出力するアンドゲート２８と、から構成
されている。尚、オアゲート１９は、当該装置の出力信
号ＰＯＵＴがHighレベルの間にＤＦＦ２０にクロックを
入力させないために設けられている。また、本実施例の
デジタル制御発振装置においては、ＤＦＦ２０、遅延線
２２，２８、及びアンドゲート２４，２８が、出力手段
に対応している。

【００３４】ここでまずリングオシレータ２は、図２に
示す如く構成されている。図２に示す如くリングオシレ
ータ２は、反転回路として、２個の２入力ナンドゲート
（以下、単にナンドゲートという）ＮＡＮＤ１，３２
と、３０個のインバータＩＮＶ２〜３１とを備えてい
る。これら各回路は、前段の出力端が次段の入力端へと
順次リング状に接続されており、起動用反転回路として
のナンドゲートＮＡＮＤ１の、ナンドゲートＮＡＮＤ３
２に接続されない方の入力端子（以下、この入力端子を
起動用端子という）には、外部からの制御信号ＰＡが入
力され、また、ナンドゲートＮＡＮＤ３２のインバータ
ＩＮＶ３１に接続されない方の入力端子（以下、この入
力端子を制御用端子という）にはインバータＩＮＶ１８
の出力信号が入力されている。一方、ナンドゲートＮＡ
ＮＤ１から数えて奇数段目に接続された反転回路の出力
端には、夫々、出力端子Ｑ０〜Ｑ１５が設けられてお
り、図１に示すように、これらの出力端子Ｑ０〜Ｑ１５
は、パルスセレクタ４に順次接続されている。また、出
力端子Ｑ８からの出力信号は、ダウンカウンタ６のクロ
ック信号ＣＬＫとして出力される。

【００３５】ここで、このように構成されたリングオシ
レータ２の動作について、図３を用いて説明する。 （ａ）．まず最初に初期状態、即ち外部からの制御信号
ＰＡがLow レベルであるときは、ナンドゲートＮＡＮＤ
１の出力Ｐ０１はHighレベルとなるため、ナンドゲート
ＮＡＮＤ１から数えて偶数段目のインバータの出力はLo
w レベルとなり、奇数段目のインバータの出力はHighレ
ベルとなって安定する。また、この初期状態において、
ナンドゲートＮＡＮＤ３２の制御用端子に入力されたイ
ンバータＩＮＶ１８の出力Ｐ１８はLow レベルであるた
め、ナンドゲートＮＡＮＤ３２だけは、偶数段目に接続
されているにも関わらずHighレベルを出力する。つま
り、このように構成することにより、ナンドゲートＮＡ
ＮＤ１の入・出力信号が共にHighレベルとなるようにし
て、次に制御信号ＰＡがLow からHighレベルに変化した
ときに、ナンドゲートＮＡＮＤ１が反転動作を開始する
ようにしている。

【００３６】（ｂ）．次に、制御信号ＰＡがLow からHi
ghレベルに変化すると、ナンドゲートＮＡＮＤ１の出力
Ｐ０１は、HighからLow レベルに反転するため、後続の
インバータの出力が順次反転して、奇数段目のインバー
タの出力はHighからLow レベルに変化し、偶数段目のイ
ンバータの出力はLow からHighレベルに変化していく。
尚、以下、このように制御信号ＰＡの変化によって発生
し、リングオシレータ２上を、奇数段目の反転回路の立
ち下がり出力として、及び偶数段目の反転回路の立ち上
がり出力として順次周回するパルス信号のエッジをメイ
ンエッジと言い、図３においては点印で表す。

【００３７】（ｃ）．そして、このメインエッジがイン
バータＩＮＶ１８に到達して、インバータＩＮＶ１８の
出力Ｐ１８がLow からHighレベルに反転すると、インバ
ータＩＮＶ３１の出力レベルは未だHighレベルであるた
めに、ナンドゲートＮＡＮＤ３２の２つの入力信号は共
にHighレベルとなって、ナンドゲートＮＡＮＤ３２が反
転動作を開始し、その出力がHighからLow レベルに反転
する。尚、以下、このようにメインエッジが制御用端子
からナンドゲートＮＡＮＤ３２に入力され、このナンド
ゲートＮＡＮＤ３２によって反転されて、リングオシレ
ータ２上を、奇数段目の反転回路の立ち上がり出力とし
て、及び偶数段目の反転回路の立ち下がり出力として順
次周回するパルス信号のエッジをリセットエッジと言
い、図３においては×印で表す。そして、このリセット
エッジは、ナンドゲートＮＡＮＤ１により発生したメイ
ンエッジと共に、リングオシレータ２上を周回する。

【００３８】（ｄ）．また、その後のメインエッジは、
インバータＩＮＶ１８からの後続の各インバータにより
順次反転されて伝達し、インバータＩＮＶ３１の出力が
HighからLow レベルに反転することによりナンドゲート
ＮＡＮＤ３２に入力されるが、このときナンドゲートＮ
ＡＮＤ３２の制御用端子の入力信号、即ちインバータＩ
ＮＶ１８の出力信号は、Highレベルとなっているため、
メインエッジはそのままナンドゲートＮＡＮＤ３２及び
ナンドゲートＮＡＮＤ１以後の各インバータによって順
次反転されて、リングオシレータ２上を伝達していく。

【００３９】尚、このようにメインエッジが、インバー
タＩＮＶ１９〜３１を経由して、ナンドゲートＮＡＮＤ
３２に到達したときに、インバータＩＮＶ１８の出力信
号が未だHighレベルであるのは、インバータＩＮＶ１９
〜３１間のインバータの数が１３個であるのに対して、
ナンドゲートＮＡＮＤ３２からインバータＩＮＶ１８ま
でのナンドゲートを含むインバータの数は１９個である
ためであり、これにより、リセットエッジがナンドゲー
トＮＡＮＤ３２からインバータＩＮＶ１８まで伝達する
よりも早く、メインエッジがナンドゲートＮＡＮＤ３２
に入力されるからである。

【００４０】（ｅ）．一方、ナンドゲートＮＡＮＤ３２
によって発生したリセットエッジは、ナンドゲートＮＡ
ＮＤ１を含む各インバータを経由して、再びインバータ
ＩＮＶ１８に到達し、ナンドゲートＮＡＮＤ３２の制御
用端子の信号レベルをHighからLow レベルに反転させる
が、このときは、ナンドゲートＮＡＮＤ３２のインバー
タＩＮＶ３１からの入力信号が、既にメインエッジによ
ってLow レベルとなっているため、ナンドゲートＮＡＮ
Ｄ３２の出力は変化せず、リセットエッジは、インバー
タＩＮＶ１８からインバータＩＮＶ１９〜３１の正規ル
ートで順次ナンドゲートＮＡＮＤ３２へ伝達される。

【００４１】（ｆ）．そして、リセットエッジが、イン
バータＩＮＶ３１に到達すると、ナンドゲートＮＡＮＤ
３２のインバータＩＮＶ３１からの入力信号が、Low か
らHighレベルへと反転する。また、これとほぼ同時に、
メインエッジがインバータＩＮＶ１８に到達して、ナン
ドゲートＮＡＮＤ３２の制御用端子の入力信号もLowか
らHighレベルへと反転する。これは、メインエッジが、
ナンドゲートＮＡＮＤ１から始まり、リングオシレータ
２を正規ルートで一周してから再びナンドゲートＮＡＮ
Ｄ１を通過してインバータＩＮＶ１８へ到達するのに対
し、リセットエッジは、メインエッジがナンドゲートＮ
ＡＮＤ１からインバータＩＮＶ１８へ到達してからナン
ドゲートＮＡＮＤ３２の反転動作開始により発生され、
その後、リングオシレータ２を正規ルートで一周すると
いうように、両エッジがナンドゲートＮＡＮＤ３２へ到
達するまでに経由する反転回路の延べ総数が、５０個と
全く同一であるからである。

【００４２】ここで、本実施例のリングオシレータ２で
は、その偶数段目のインバータの反転応答時間は立ち上
がり出力よりも立ち下がり出力の方が速く、逆に、奇数
段目のインバータの反転応答時間は立ち下がり出力より
も立ち上がり出力の方が速くなるように予め設定してあ
り、リセットエッジの方がメインエッジよりも若干速く
ナンドゲートＮＡＮＤ３２に到達するようにしている。

【００４３】従って、リセットエッジによって、インバ
ータＩＮＶ３１の出力がLow からHighレベルに反転して
も、ナンドゲートＮＡＮＤ３２の制御用端子の入力信号
は、未だLow レベルのままであるため、ナンドゲートＮ
ＡＮＤ３２の出力は反転せず、やや遅れてメインエッジ
がインバータＩＮＶ１８に到達し、ナンドゲートＮＡＮ
Ｄ３２の制御用端子の入力信号のレベルがLow からHigh
レベルに反転したときに、ナンドゲートＮＡＮＤ３２の
出力がHighからLow レベルに反転する、というように、
リセットエッジは、ここで一旦消滅し、メインエッジに
よって再発生される。そして、このように、ナンドゲー
トＮＡＮＤ３２の出力が、その制御用端子から入力され
るメインエッジによって反転するという点は、上述の
（ｃ）と全く同じ動作である。

【００４４】（ｇ）．そして以後は、（ｄ）〜（ｆ）の
動作が繰り返され、リセットエッジがメインエッジ一周
毎に再発生されて、メインエッジと共に、リングオシレ
ータ２上を周回することとなる。そして、制御信号ＰＡ
がLow レベルになると、このような一連の動作は停止し
て、上述の（ａ）の初期状態へ戻ることとなる。

【００４５】このように、通常、偶数個の反転回路をリ
ング状に連結すると、各反転回路の入・出力が異なるレ
ベルとなって回路全体が安定してしまうのであるが、本
実施例のリングオシレータ２においては、同一周回上に
発生タイミングの異なる２つのパルスエッジ（メインエ
ッジとリセットエッジ）を周回させるようにしているた
め、ナンドゲートＮＡＮＤ１は、自己が発生させたメイ
ンエッジが戻ってくる前にリセットエッジによって出力
が反転され、ナンドゲートＮＡＮＤ３２は、自己が発生
させたリセットエッジが戻ってくる前にメインエッジに
よって出力が反転するというように、回路全体が安定状
態になることなく、常にパルス信号が周回することにな
るのである。そして、各出力端子Ｑ０〜Ｑ１５からは、
各反転回路での反転動作時間Ｔｄの３２倍の時間（３２
・Ｔｄ）を１周期とするパルス信号が夫々出力されるこ
とになる。

【００４６】次に、パルスセレクタ４は、リングオシレ
ータ２に設けられた出力端子Ｑ０〜Ｑ１５からの出力信
号を夫々入力し、その各信号の中から、４ビットの制御
データＣＤＬＮが示す値に対応した番号の信号を選択し
て出力する、周知のセレクタ回路である。

【００４７】従って、例えば、制御データＣＤＬＮとし
て１を表す「０００１」が入力されると、出力端子Ｑ１
からのパルス信号が出力信号ＰＳＯとして出力され、ま
た、制御データＣＤＬＮとして１５を表す「１１１１」
が入力されると、出力端子Ｑ１５からのパルス信号が出
力信号ＰＳＯとして出力される。

【００４８】また、ダウンカウンタ６は、図１に示すよ
うに、セット端子ＳＥＴを備えた周知のカウンタとして
構成されており、そのセット端子ＳＥＴには、オアゲー
ト１４から出力されるセット信号ＳＥＴが入力されてい
る。そして、セット信号ＳＥＴがHighレベルのときに、
リングオシレータ２からのクロック信号ＣＬＫ（リング
オシレータ２の出力端子Ｑ８からのパルス信号）が立ち
下がると、周波数制御データの上位１０ビットＣＤＨが
プリセットされる。一方、セット信号がLow レベルのと
きには、リングオシレータ２からのクロック信号ＣＬＫ
の立ち上がり毎に、そのカウント値を１づつ減少させ、
カウント値が１のときに出力信号ＣＮ１をHighレベルに
し、また、カウント値が０のときに出力信号ＣＮ０をHi
ghレベルにする。

【００４９】次に、以上のように構成されたデジタル制
御発振装置を発振動作させる前に行う初期設定について
説明する。この初期設定は、電源を投入した直後に以下
の手順で行われる。まず初めに、制御信号ＰＡをLow レ
ベルすると共に、入力信号ＣＳＴをHighレベルにし、周
波数制御データＣＤＨ，ＣＤＬを入力する。

【００５０】ここで、この初期状態では、制御信号ＰＡ
がLow レベルであるため、リングオシレータ２のパルス
周回動作は停止している。また、レジスタ８がリセット
されるため、レジスタ８から出力される４ビットデータ
ＣＤＬＢはオール０となり、アダー１０から出力される
制御データＣＤＬＮは、周波数制御データの下位４ビッ
トＣＤＬに一致する。尚、このとき、アダー１０のキャ
リー信号ＣＹはLow レベルである。従って、この初期状
態においては、パルスセレクタ４へは周波数制御データ
の下位４ビットＣＤＬが入力されることとなるため、パ
ルスセレクタ４は、リングオシレータ２に設けられた出
力端子Ｑ０〜Ｑ１５の出力信号のうち、周波数制御デー
タの下位４ビットＣＤＬの値に対応した信号を出力する
こととなる。

【００５１】また、入力信号ＣＳＴがHighレベルである
ため、オアゲート１４から出力されるセット信号ＳＥＴ
がHighレベルとなって、ダウンカウンタ６は、リングオ
シレータ２からのクロック信号ＣＬＫが立ち下がるタイ
ミングで周波数制御データの上位１０ビットＣＤＨをプ
リセットするのを待つ状態、即ちプリセット待機状態と
なる。尚、この初期状態においては、ＤＦＦ２０はリセ
ットされて出力信号ＰＯＵＴはLow レベルとなる。

【００５２】そして、このように周波数制御データＣＤ
Ｈ，ＣＤＬを入力した後、制御信号ＰＡをLow レベルか
らHighレベルに変化させると、上述したようにリングオ
シレータ２がパルス信号の周回動作を開始し、出力端子
Ｑ８からメインエッジが出力されると、ダウンカウンタ
６に入力されるクロック信号ＣＬＫが立ち下がるため、
ダウンカウンタ６に周波数制御データの上位１０ビット
ＣＤＨがプリセットされる。

【００５３】その後、再度、制御信号ＰＡをHighレベル
からLow レベルに変化させ、リングオシレータ２のパル
ス周回動作を停止させると共に、レジスタ８をリセット
し、また、入力信号ＣＳＴをHighレベルからLow レベル
に変化させて、初期設定が完了する。尚、この時、オア
ゲート１４からのセット信号ＳＥＴはLow レベルとな
る。

【００５４】そして、このように初期設定を行った後、
制御信号ＰＡをLow レベルからHighレベルに変化させる
と、当該装置の発振動作が開始する。そこで次に、本実
施例のデジタル制御発振装置の発振動作について、周波
数制御データの下位４ビットＣＤＬとして１を示す「０
００１」が入力された場合を例に挙げて、図４を用いて
説明する。尚、図４は、当該装置が発振動作を開始し
て、２周期目の動作に至るまでの状態を表している。ま
た、図４において、ダウンカウンタ６には、上述の初期
設定により、予め周波数制御データの上位１０ビットＣ
ＤＨの値がプリセットされているものとし、ＣＤは、ダ
ウンカウンタ６のカウンタ値を示している。

【００５５】図４に示すように、まず、制御信号ＰＡを
Low レベルからHighレベルに変化させると、リングオシ
レータ２がパルス信号の周回動作を開始し、各出力端子
Ｑ０〜Ｑ１５からは、リングオシレータ２をメインエッ
ジが１周するのに要する時間（３２・Ｔｄ）を１周期と
して、位相が夫々２・Ｔｄだけ遅れたパルス信号が出力
される。そして、パルスセレクタ４からは、周波数制御
データの下位４ビットＣＤＬが「０００１」であるた
め、出力端子Ｑ１からのパルス信号が出力信号ＰＳＯと
して出力される。従って、この場合には、ＤＦＦ２０
に、出力端子Ｑ０から出力されるパルス信号に対して位
相が２・Ｔｄ・ＣＤＬ＝２・Ｔｄだけ遅れたパルス信号
がクロックとして入力されることとなる。

【００５６】一方、ダウンカウンタ６は、リングオシレ
ータ２の出力端子Ｑ８からのパルス信号（クロック信号
ＣＬＫ）が立ち下がる毎、即ち、パルス信号のメインエ
ッジがリングオシレータ２を１周する時間（３２・Ｔ
ｄ）毎に、プリセットされた初期値ＣＤＨからのダウン
カウントを行い、そのカウンタ値が１になると出力信号
ＣＮ１をHighレベルにし、カウンタ値が０になると出力
信号ＣＮ０をHighレベルにする。

【００５７】ここで、制御信号ＰＡをLow レベルからHi
ghレベルに変化させた直後には、アダー１０からのキャ
リー信号ＣＹはLow レベルであるため、セレクタ１２
は、ダウンカウンタ６の出力信号ＣＮ１，ＣＮ０のう
ち、ＣＮ１の方を選択して出力する。また、この場合に
は、アダー１０から出力される制御データＣＤＬＮのＭ
ＳＢは０であるため、セレクタ１８は、セレクタ１２の
出力信号ＳＬ１と遅延線１６からの遅延信号Ｄ１のう
ち、ＳＬ１の方を選択して出力する。

【００５８】従って、セレクタ１８の出力信号ＳＬ２、
即ちＤＦＦ２０に入力されるデータは、図４に示すよう
に、出力端子Ｑ８からのパルス信号（クロック信号ＣＬ
Ｋ）が立ち下がってダウンカウンタ６のカウント値が１
になったときに、Low レベルからHighレベルに変化する
こととなる。

【００５９】そして、このようにセレクタ１８の出力信
号ＳＬ２がHighレベルに変化した後、パルスセレクタ４
の出力信号ＰＳＯ、即ち、リングオシレータ２の出力端
子Ｑ１から出力されるパルス信号が立ち下がると、ＤＦ
Ｆ２０のラッチ信号ＱＯＵＴがHighレベルになって、当
該装置の出力信号ＰＯＵＴがHighレベルに変化する。

【００６０】尚、図４に示すように、ＤＦＦ２０のラッ
チ信号ＱＯＵＴがHighレベルに変化した後、所定時間Ｔ
２だけ経過すると、遅延線２２の遅延信号Ｄ２がHighレ
ベルに変化するため、当該装置の出力信号ＰＯＵＴはLo
w レベルに戻る。そして、アンドゲート２８の出力信
号、即ちＤＦＦ２０のクリア信号ＣＬＲがHighレベルと
なって、ＤＦＦ２０がリセットされる。また、出力信号
ＰＯＵＴがLow レベルに戻ってから所定時間Ｔ３だけ経
過すると、遅延線２６の遅延信号Ｄ３がLow レベルに変
化するため、クリア信号ＣＬＲはLow レベルに戻って、
ＤＦＦ２０のリセットが解除される。つまり、出力信号
ＰＯＵＴは、ＤＦＦ２０のラッチ信号ＱＯＵＴがHighレ
ベルに変化してから遅延線２２の遅延時間Ｔ２だけHigh
レベルで出力され、出力信号ＰＯＵＴがLow レベルに戻
ると、ＤＦＦ２０はリセットされるようになっている。

【００６１】以上が、制御信号ＰＡをHighレベルに変化
させてから出力信号ＰＯＵＴが最初にHighレベルに変化
するまでの動作、即ち、当該装置の１周期目の動作であ
る。次に、当該装置の２周期目の動作について説明す
る。まず、上述のように出力信号ＰＯＵＴがLow レベル
からHighレベルに変化すると、レジスタ８とアダー１０
により、周波数制御データの下位４ビットＣＤＬに、現
在パルスセレクタ４に入力されている制御データＣＤＬ
Ｎを加算した４ビットデータが、新たな制御データＣＤ
ＬＮとしてパルスセレクタ４に入力される。

【００６２】従って、周波数制御データの下位４ビット
ＣＤＬとして「０００１」が入力されている場合の２周
期目の動作においては、パルスセレクタ４に、「００１
０」の制御データＣＤＬＮが入力され、リングオシレー
タ２の出力端子Ｑ２から出力されるパルス信号が、ＤＦ
Ｆ２０のクロックとして入力されることとなる。

【００６３】一方、上述したようにセレクタ１２の出力
信号ＳＬ１がHighレベルになると、オアゲート１４から
のセット信号ＳＥＴがHighレベルになるため、その直後
に出力端子Ｑ８からのパルス信号（クロック信号ＣＬ
Ｋ）が立ち下がると、ダウンカウンタ６には、再度、周
波数制御データの上位１０ビットＣＤＨがプリセットさ
れる。尚、ダウンカウンタ６にＣＤＨがプリセットされ
ると、セレクタ１２の出力信号ＳＬ１はLow レベルに戻
る。

【００６４】そして、その後は上述した１周期目の動作
の場合と同様に、ダウンカウンタ６がクロック信号ＣＬ
Ｋの立ち下がりタイミングでダウンカウントを行い、そ
のカウンタ値が１になってセレクタ１８の出力信号ＳＬ
２がHighレベルに変化した後、今度は、リングオシレー
タ２の出力端子Ｑ２から出力されるパルス信号が立ち下
がると、ＤＦＦ２０のラッチ信号ＱＯＵＴがHighレベル
に変化して、当該装置の出力信号ＰＯＵＴがHighレベル
になる。

【００６５】そして、その後の３周期目以降の動作にお
いては、出力信号ＰＯＵＴがHighレベルになる毎（各周
期毎）に、パルスセレクタ４に入力される制御データＣ
ＤＬＮが「００１１」，「０１００」，「０１０１」，
…といった具合いに１ずつ増加して、出力端子Ｑ３，Ｑ
４，Ｑ５，…からのパルス信号が順次ＤＦＦ２０のクロ
ックとして入力されることとなり、その他は２周期目の
動作と同様である。

【００６６】即ち、本実施例のデジタル制御発振装置に
おいては、ダウンカウンタ６によりリングオシレータ２
の出力端子Ｑ８からメインエッジがＣＤＨ回出力された
ことを検出し、その検出後に、パルスセレクタ４により
選択された出力端子からメインエッジが出力されると、
出力信号ＰＯＵＴをHighレベルに変化させるようにして
おり、パルスセレクタ４が出力端子を選択するための制
御データＣＤＬＮを、出力信号ＰＯＵＴがHighレベルに
変化する毎（１周期毎）に、周波数制御データの下位４
ビットＣＤＬを累積加算して更新するようにしている。

【００６７】従って、本実施例のデジタル制御発振装置
においては、出力信号ＰＯＵＴの１周期毎に、パルスセ
レクタ４により選択される出力端子がＣＤＬの値ずつ後
段へずれていき、当該装置からは、パルス信号のメイン
エッジがリングオシレータ２を周波数制御データの上位
１０ビットＣＤＨが示す回数だけ周回する時間（３２・
Ｔｄ・ＣＤＨ）と、反転回路２段分の遅延時間に周波数
制御データの下位４ビットＣＤＬを乗じた時間（２・Ｔ
ｄ・ＣＤＬ）と、加算した時間（３２・Ｔｄ・ＣＤＨ＋
２・Ｔｄ・ＣＤＬ）毎に、Highレベルの出力信号ＰＯＵ
Ｔが出力されることとなる。

【００６８】例えば、上述のように周波数制御データの
下位４ビットＣＤＬとして「０００１」を入力した場合
には、（３２・Ｔｄ・ＣＤＨ＋２・Ｔｄ）毎に、Highレ
ベルの出力信号ＰＯＵＴが出力される。ここで、このよ
うに制御データＣＤＬＮが更新されていき、そのＭＳＢ
が１になると、セレクタ１８は、セレクタ１２の出力信
号ＳＬ１と遅延線１６からの遅延信号Ｄ１のうち、Ｄ１
を選択して出力するようになる。

【００６９】これは以下の理由による。即ち、出力端子
Ｑ８〜Ｑ１５からのパルス信号をＤＦＦ２０のクロック
として入力する場合には、ＤＦＦ２０において、データ
が変化した直後にクロックが立ち下がることとなり、ラ
ッチ信号ＱＯＵＴが不確定になる虞があるからである。

【００７０】そこで、本実施例のデジタル制御発振装置
においては、制御データＣＤＬＮのＭＳＢが０のとき、
即ち、出力端子Ｑ０〜Ｑ７からのパルス信号をＤＦＦ２
０のクロックとして入力する場合には、セレクタ１２の
出力信号ＳＬ１をそのままＤＦＦ２０のデータとして入
力し、逆に、制御データＣＤＬＮのＭＳＢが１のとき、
即ち、出力端子Ｑ８〜Ｑ１５からのパルス信号をＤＦＦ
２０のクロックとして入力する場合には、セレクタ１２
の出力信号ＳＬ１をパルス信号がリングオシレータ２を
半周するのに要する時間Ｔ１だけ遅延させてＤＦＦ２０
のデータとして入力するようにしており、これによっ
て、ＤＦＦ２０のデータがHighレベルに変化してからＤ
ＦＦ２０のクロックが立ち下がるまでの時間が、常に、
リングオシレータ２をパルス信号が半周するのに要する
時間以上となるようにしているのである。

【００７１】また更に、上述のように制御データＣＤＬ
Ｎが更新されていき、アダー１０における加算結果が
「１１１１」を超えると、キャリー信号ＣＹがHighレベ
ルになるため、セレクタ１２は、ダウンカウンタ６の出
力信号ＣＮ１，ＣＮ０のうち、ＣＮ０の方を出力する。

【００７２】これは以下の理由による。即ち、ダウンカ
ウンタ６は、リングオシレータ２の出力端子Ｑ８から出
力されるクロック信号ＣＬＫにより常に一定周期（３２
・Ｔｄ）でダウンカウントを行うため、今回リングオシ
レータ２からパルス信号を取り出す出力端子が、前回パ
ルス信号を取り出した出力端子よりも前段のものになっ
たとき、即ち、パルスセレクタ４に入力される制御デー
タＣＤＬＮの値が前回値よりも小さくなった場合には、
発振周期が、リングオシレータ２をパルス信号が１周す
る時間だけ短くなってしまう。

【００７３】そこで、本実施例のデジタル制御発振装置
においては、アダー１０から出力されるキャリー信号Ｃ
ＹがHighレベルのときにだけ、セレクタ１２がダウンカ
ウンタ６の出力信号ＣＮ０を選択するようにして、ＤＦ
Ｆ２０にHighレベルのデータが入力されるまでにダウン
カウンタ６がパルス信号の周回回数をカウントするカウ
ント数を実質的に１回増加させている。

【００７４】よって、例えば上述のように周波数制御デ
ータの下位４ビットＣＤＬとして「０００１」を入力し
た場合には、パルスセレクタ４に入力される制御データ
ＣＤＬＮは、各周期毎に、順次「０００１」，「００１
０」，…，「１１１１」，「００００」，「０００
１」，…といった具合いに１ずつ増加することとなる
が、制御データＣＤＬＮが「１１１１」から「０００
０」になる場合だけは、キャリー信号ＣＹがHighレベル
になるため、ダウンカウンタ６のカウンタ値が０になる
までＤＦＦ２０にHighレベルのデータが入力されないよ
うになるのである。

【００７５】またここで、周波数制御データの下位４ビ
ットＣＤＬとして１５を示す「１１１１」を入力した場
合を図５に例示する。図５に示すように、この場合は、
最初から制御データＣＤＬＮのＭＳＢが１であるため、
１周期目の発振動作から、セレクタ１８が遅延線１６の
遅延信号Ｄ１を出力信号ＳＬ２としてＤＦＦ２０へ出力
する。そして、出力端子Ｑ１５からのパルス信号の立ち
下がりタイミングでラッチ信号ＱＯＵＴ及び出力信号Ｐ
ＯＵＴがHighレベルに変化する点以外は、図４の場合と
同様である。

【００７６】このように周波数制御データの下位４ビッ
トＣＤＬとして「１１１１」を入力した場合には、パル
スセレクタ４に入力される制御データＣＤＬＮが、各周
期毎に、順次「１１１１」，「１１１０」，…，「００
０１」，「００００」，「１１１１」，…といった具合
いに１５ずつ増加して、リングオシレータ２の出力端子
Ｑ１５，Ｑ１４，…，Ｑ１，Ｑ０，Ｑ１５，…からのパ
ルス信号が順次ＤＦＦ２０のクロックとして選択され
る。また、制御データＣＤＬＮが「００００」から「１
１１１」になる場合以外は、キャリー信号ＣＹがHighレ
ベルになってセレクタ１２がダウンカウンタ６の出力信
号ＣＮ０を選択するため、ダウンカウンタ６にてカウン
トするカウント数は実質的に１回増加される。そして、
パルス信号がリングオシレータ２をＣＤＨ回だけ周回す
る時間（３２・Ｔｄ・ＣＤＨ）と、反転回路２段分の遅
延時間とＣＤＬの値とを乗じた時間（２・Ｔｄ・１５）
とを加算した時間（３２・Ｔｄ・ＣＤＨ＋２・Ｔｄ・１
５）毎に、Highレベルの出力信号ＰＯＵＴが出力される
こととなる。

【００７７】以上説明したように、本実施例のデジタル
制御発振装置においては、ダウンカウンタ６によりリン
グオシレータ２の出力端子Ｑ８からメインエッジが出力
される回数をカウントして、リングオシレータ２でのパ
ルス周回回数が周波数制御データの上位１０ビットＣＤ
Ｈに達したか否かを検出すると共に、その検出後に、パ
ルス信号のメインエッジがパルスセレクタ４により選択
された出力端子に到達すると、出力信号ＰＯＵＴをHigh
レベルに変化させるようにしている。そして、出力信号
ＰＯＵＴがHighレベルに変化する毎に、周波数制御デー
タの下位４ビットＣＤＬを累積加算することによってパ
ルスセレクタ４が出力端子を選択するための制御データ
ＣＤＬＮを設定するようにしており、また、その制御デ
ータＣＤＬＮの値が前回値よりも小さくなった場合に
は、ダウンカウンタ６が０までダウンカウントするよう
にして、発振周期が、リングオシレータ２をパルス信号
が１周する時間だけ短くなってしまうことを防止してい
る。

【００７８】つまり、本実施例のデジタル制御発振装置
においては、出力端子Ｑ８からのメインエッジによりパ
ルス信号の周回回数がＣＤＨに達した旨を検出してから
出力信号ＰＯＵＴをHighレベルに変化させるまでの時間
を、１周期毎に、反転回路２個分の遅延時間にＣＤＬを
乗じた時間（２・Ｔｄ・ＣＤＬ）ずつ遅らせるようにし
ている。そして、これにより、リングオシレータ２を一
旦停止させることなく連続作動させて、周波数制御デー
タＣＤＨ，ＣＤＬに応じた発振周期で、Highレベルの出
力信号ＰＯＵＴを出力できるようにしているのである。

【００７９】このように、本実施例のデジタル制御発振
装置によれば、外部から入力する周波数制御データＣＤ
Ｈ，ＣＤＬを変更することにより、出力信号ＰＯＵＴの
出力周期（当該装置の発振周期）を任意に調整すること
ができ、しかも、その発振周期は、ダウンカウンタ６の
カウント数、即ち周波数制御データの上位１０ビットＣ
ＤＨにより大まかに決定でき、周波数制御データの下位
４ビットＣＤＬにより２個の反転回路の反転動作時間２
・Ｔｄ単位で微調整ができるため、発振周期を広範囲
に、且つ高分解能でデジタル制御することが可能とな
る。

【００８０】また、本実施例のデジタル制御発振装置に
おいては、リングオシレータ２を３２個の反転回路で構
成すると共に、夫々等間隔に接続された奇数段目の１６
個の反転回路からのみ択一的にパルス信号を取り出すよ
うに構成しているため、周波数制御データの下位４ビッ
トＣＤＬをパルス信号を取り出すための反転回路を示す
データとして直接使用でき、また、周波数制御データの
上位１０ビットＣＤＨをパルス信号の周回回数を示すデ
ータとして直接使用することができる。また更に、各パ
ルス信号の時間差が均一となり、発振周期を均等な分解
能で制御することができる。

【００８１】そして特に、本実施例のデジタル制御発振
装置によれば、上述したようにリングオシレータ２を停
止させることなく発振動作させることができるため、周
波数制御データの値に比例して発振周期を設定すること
ができ、制御性が極めて良好となる。また、リングオシ
レータ２を一旦停止させる必要がないため、発振周期を
より短く設定することができるようになる。

【００８２】尚、本実施例のデジタル制御発振装置にお
いて、周波数制御データＣＤＨ，ＣＤＬの値を変更する
場合には、下位４ビットＣＤＬの方は、出力信号ＰＯＵ
ＴがHighレベルに変化する前に行い、上位１０ビットＣ
ＤＨの方は、ダウンカウンタ６がプリセットされた後に
行えばよい。

【００８３】ところで、本実施例のデジタル制御発振装
置においては、リングオシレータ２を構成する各反転回
路の反転動作時間を利用して発振周期を制御するように
しているため、電源電圧や周囲温度等の動作環境により
発振周期が変化する虞がある。従って、出力信号ＰＯＵ
Ｔの発振周期を絶対時間で制御したい場合には、発振周
期を補正する手段が必要となる。

【００８４】ここで、このような補正方法としては、例
えば、水晶発振子等で基準発振信号を生成しておき、Ｐ
ＬＬ等を用いて、その基準発振信号の発振周波数と、リ
ングオシレータ２の出力端子Ｑ８からのクロック信号Ｃ
ＬＫを分周した信号の発振周波数とが一致するように当
該装置の電源電圧を制御したり、また周波数制御データ
の値を補正することが考えられるが、本実施例のデジタ
ル制御発振装置では、上述した従来装置のようにリング
オシレータ２を一旦停止させることにより生じる発振周
期のオフセット誤差がないため、このような補正制御を
正確に行うことができる。

【図面の簡単な説明】

【図１】実施例のデジタル制御発振装置の構成を表すブ
ロック図である。

【図２】実施例のリングオシレータの構成を表す構成図
である。

【図３】実施例のリングオシレータの動作を表すタイム
チャートである。

【図４】実施例のデジタル制御発振装置において、外部
から入力された周波数制御データの下位４ビットのデー
タ値が１の場合の動作を表すタイムチャートである。

【図５】実施例のデジタル制御発振装置において、外部
から入力された周波数制御データの下位４ビットのデー
タ値が１５の場合の動作を表すタイムチャートである。

【符号の説明】

２…リングオシレータ ４…パルスセレクタ ６
…ダウンカウンタ ８…レジスタ １０…アダー １
２，１８…セレクタ １４，１９…オアゲート １６，２２，２６…遅
延線 ２０…Ｄタイプフリップフロップ（ＤＦＦ） ２４，
２８…アンドゲート

Claims (2)

【特許請求の範囲】
1. 【請求項１】 発振周期をデジタル制御可能なデジタル
   制御発振装置であって、 入力信号を反転して出力する反転回路が複数個リング状
   に連結されると共に、該反転回路の一つが入力信号の反
   転動作を外部からの制御信号により制御可能な起動用反
   転回路として構成され、上記制御信号の入力による該起
   動用反転回路の反転動作開始に伴いパルス信号を周回さ
   せるパルス周回回路と、 該パルス周回回路内での上記起動用反転回路を基点とし
   た反転回路の接続位置を表す入力データに応じて、上記
   パルス周回回路からパルス信号を取り出すための反転回
   路を択一的に選択し、該選択した反転回路からのパルス
   信号を出力するパルスセレクト手段と、 上記パルス周回回路内の所定の反転回路から出力される
   パルス信号をカウントし、該カウント値が、外部から入
   力された上記パルス周回回路内でのパルス信号の周回回
   数を表すデジタルデータに達した旨を検出するカウント
   手段と、 該カウント手段にてカウント値が上記周回回数を表すデ
   ジタルデータに達した旨が検出された後に、上記パルス
   セレクト手段からパルス信号が出力されると、所定の出
   力信号を出力する出力手段と、 該出力手段により出力信号が出力されると、上記パルス
   セレクト手段の入力データを記憶する記憶手段と、 該記憶手段に記憶された上記パルスセレクト手段の入力
   データと外部から入力された上記パルス周回回路内での
   上記起動用反転回路を基点とした反転回路の接続位置を
   表すデジタルデータとを加算して、該加算後のデジタル
   データを上記パルスセレクト手段の入力データとして出
   力する位置データ更新手段と、 該位置データ更新手段により加算されたデジタルデータ
   が表す反転回路の接続位置が上記起動用反転回路の直前
   に接続された反転回路を超えた場合に、上記カウント手
   段が上記検出動作を行うまでにカウントすべきパルス信
   号のカウント数を１つ増加させるカウント数変更手段
   と、 を備えたことを特徴とするデジタル制御発振装置。
2. 【請求項２】 請求項１に記載のデジタル制御発振装置
   において、 上記パルス周回回路を偶数個の反転回路により構成する
   と共に、 上記パルスセレクト手段を、上記パルス周回回路内で夫
   々等間隔に接続された所定の２ⁿ 個の反転回路の中か
   ら、ｎビットの入力データに応じてパルス信号を取り出
   すための反転回路を択一的に選択するように構成してな
   ること、を特徴とするデジタル制御発振装置。