DE102010002974A1

DE102010002974A1 - Verfahren zum Anordnen von Verzögerungseinheiten einer Impulsverzögerungsschaltung auf einer programmierbaren Logikvorrichtung

Info

Publication number: DE102010002974A1
Application number: DE102010002974A
Authority: DE
Inventors: Tomohito Kariya Terazawa; Shigenori Kariya Yamauchi; Takamoto Kariya Watanabe
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 2009-03-19
Filing date: 2010-03-17
Publication date: 2010-09-23
Also published as: US20100237923A1; JP2010226211A; JP5201041B2; US8307320B2

Abstract

Ein Verfahren zum Anordnen von Verzögerungseinheiten einer Impulsverzögerungsschaltung auf einer programmierbaren Logikvorrichtung mit Logikzellen in jeder von Zellenreihen weist einen Schritt des Anordnens jeder Verzögerungseinheit in einer Logikzelle der Vorrichtung derart auf, dass die Verzögerungseinheiten in entsprechenden bestimmten Zellenreihen in einer Reihenrichtung aneinandergereiht sind, sowie den Schritt des seriellen Verbindens der Verzögerungseinheiten miteinander als eine gerade Verzögerungslinie so, dass die Verzögerungseinheiten, welche in den bestimmten Zellenreihen in Verbindungsreihenfolge angeordnet sind, in Reihenrichtung aneinandergereiht sind. Bei der Vorrichtung ist eine Zwischenreihenübertragungsverzögerungszeit auf einer Leitung oder Linie zwischen zwei Logikzellen unterschiedlicher Zellenreihen anders als eine reiheninterne Übertragungsverzögerungszeit auf einer Leitung oder Linie zwischen zwei Logikzellen einer Zellenreihe.

Description

Diese Anmeldung basiert auf der älteren japanischen Patentanmeldung 2009-68509 , angemeldet am 19. März 2009, und beansprucht deren Priorität; auf den dortigen Offenbarungsgehalt wird vollinhaltlich Bezug genommen.
Die vorliegende Erfindung betrifft ein Verfahren zum Anordnen einer Mehrzahl von Verzögerungseinheiten einer Impulsverzögerungsschaltung auf einer programmierbaren Logikvorrichtung, um ein Impulssignal in jeder der Verzögerungseinheiten und auf einer Leitung zwischen zwei Verzögerungseinheiten in jedem Paar hiervon zu verzögern.
Eine Impulsverzögerungsschaltung bestehend aus einer Mehrzahl von Verzögerungseinheiten wird verwendet, um ein Impulssignal in jeder der Verzögerungseinheiten zu verzögern und das verzögerte Signal an eine externe Vorrichtung zu übertragen. Beispielsweise wird in der japanischen Patenterstveröffentlichung Nr. H05-259907 und der japanischen Patenterstveröffentlichung Nr. H07-183800 diese Impulsverzögerungsschaltung für eine Vorrichtung, beispielsweise eine Zeitmessvorrichtung, eine Analog/Digital-Wandlervorrichtung (A/D), eine digital gesteuerte Oszillatorvorrichtung oder dergleichen verwendet.
Zur Bildung der Vorrichtung unter Verwendung der Impulsverzögerungsschaltung als integrierte Schaltung werden logische Spezifikationen einer programmierbaren Logikvorrichtung (PLD), beispielsweise eines feldprogrammierbaren Gatearrays (FPGA) oder dergleichen, durch Programmierung bestimmt. Wenn die integrierten Schaltungen oder Schaltkreise, deren logische Spezifikationen durch Programmierung bestimmt worden sind, auf Logikzellen der programmierbaren Logikvorrichtung verlegt werden, werden die Schaltungen automatisch auf der Vorrichtung angeordnet und untereinander verbunden.
Jedoch kommen bei dieser automatischen Anordnung die Verzögerungseinheiten nicht immer in den jeweiligen Logikzellen in einer Anordnung zu liegen, die für den richtigen Betrieb der Impulsverzögerungsschaltung notwendig ist. Das heißt, da das Impulssignal, das in jeder Verzögerungseinheit um eine Einheitsverzögerungszeit verzögert wird, auf einer Übertragungsleitung zwischen zwei Verzögerungseinheiten in jedem Paar um eine Übertragungsverzögerungszeit weiter verzögert wird, ist eine Verzögerungszeit zwischen zwei Verzögerungseinheiten gleich der Summe aus der Einheitsverzögerungszeit in einer Verzögerungseinheit und der Übertragungsverzögerungszeit auf der Leitung zwischen den Verzögerungseinheiten. Um die Impulsverzögerungsschaltung richtig betreiben zu können, ist es notwendig, dass die Verzögerungszeit zwischen zwei Verzögerungseinheiten in jedem Paar gleich den Verzögerungszeiten in anderen Paaren von Verzögerungseinheiten ist. Bei der automatischen Anordnung werden jedoch die Übertragungsverzögerungszeiten in der Impulsverzögerungsschaltung erheblich unterschiedlich zueinander, so dass die Verzögerungszeiten in Paaren von Verzögerungseinheiten sich voneinander unterscheiden. In diesem Fall können digitale Daten, welche im A/D-Wandler mit der Impulsverzögerungsschaltung gewandelt werden, eine Zeit, welche in der Zeitmessvorrichtung mit der Impulsverzögerungsschaltung gemessen wird, oder eine Frequenz oder Phase, welche von der digital gesteuerten Oszillatorvorrichtung mit der Impulsverzögerungsschaltung gesteuert wird, nicht mit hoher Präzision erhalten werden.
Mit Blick auf die Nachteile eines herkömmlichen Verfahrens zur automatischen Strukturierung einer Zeitmessvorrichtung oder dergleichen auf einer programmierbaren Logikvorrichtung ist es daher Aufgabe der vorliegenden Erfindung, ein Verfahren zum Anordnen einer Mehrzahl von Verzögerungseinheiten einer Impulsverzögerungsschaltung auf einer programmierbaren Logikvorrichtung derart zu schaffen, dass Unterschiede in Verzögerungszeiten zwischen den Verzögerungseinheiten der Impulsverzögerungsschaltung zumindest verringert werden.
Gemäß einem ersten Aspekt der vorliegenden Erfindung erfolgt eine Lösung dieser Aufgabe durch das Bereitstellen eines Verfahrens zum Strukturieren oder Bilden einer Impulsverzögerungsschaltung mit einer Mehrzahl von Verzögerungseinheiten auf einer programmierbaren Logikvorrichtung mit einer Mehrzahl von Logikzellen in jeweils einer Mehrzahl von Zellenreihen oder -folgen, aufweisend die Schritte von: (1) Anordnen jeder der Verzögerungseinheiten in einer Logikzelle auf der programmierbaren Logikvorrichtung derart, dass die Verzögerungseinheiten entsprechend in einer Mehrzahl von spezifizierten oder bestimmten Zellenreihen aus den Zellenreihen angeordnet werden, welche in einer ersten Richtung ausgerichtet sind oder fluchten; und (2) serielles Verbinden der Verzögerungseinheiten miteinander als eine gerade Verzögerungsleitung oder Verzögerungslinie derart, dass die Verzögerungseinheiten, die in den bestimmten Zellenreihen in einer Reihenfolge der Verbindung der Verzögerungseinheiten liegen, in der ersten Richtung ausgerichtet sind oder fluchten. Bei der programmierbaren Logikvorrichtung unterscheidet sich eine Zwischenreihenübertragungsverzögerungszeit auf einer Linie zwischen zwei Logikzellen unterschiedlicher Zellenreihen von einer reiheninternen Übertragungsverzögerungszeit auf einer Linie zwischen zwei Logikzellen einer Zellenreihe.
Da bei dieser Anordnung der Verzögerungseinheiten auf der programmierbaren Logikvorrichtung die Verzögerungseinheiten entsprechend in den bestimmten Zellenreihen angeordnet werden, wird ein in jeder Verzögerungseinheit verzögertes Signal über Leitungen oder Linien zwischen den Verzögerungseinheiten nur mittels Zwischenreihenübertragungen übertragen.
Da weiterhin die Verzögerungseinheiten, die in den bestimmten Zellenreihen in der Verbindungsreihenfolge angeordnet sind, in der ersten Richtung ausgerichtet sind oder fluchten, können die Zwischenreihenübertragungsverzögerungszeiten in den Zwischenreihenübertragungen des Signals vereinheitlicht werden.
Obgleich sich somit die Zwischenreihenübertragungsverzögerungszeit von der reiheninternen Übertragungsverzögerungszeit unterscheidet, können die Übertragungsverzögerungszeiten in der Impulsverzögerungsschaltung im Wesentlichen gleich zueinander gemacht werden. Das heißt, Unterschiede in Verzögerungszeiten zwischen den Verzögerungseinheiten der Impulsverzögerungsschaltung lassen sich verringern.
Gemäß einem zweiten Aspekt der vorliegenden Erfindung erfolgt eine Lösung der Aufgabe durch Bereitstellen eines Verfahrens zum Strukturieren oder Bilden einer Im pulsverzögerungsschaltung mit einer Mehrzahl von Verzögerungseinheiten auf einer programmierbaren Logikvorrichtung, aufweisend die Schritte von: (1) Anordnen jeder der Verzögerungseinheiten in einer Logikzelle der programmierbaren Logikvorrichtung so, dass die Verzögerungseinheiten in den Logikzellen einer einzelnen bestimmten Zellenreihe oder -folge innerhalb der Zellenreihen oder -folgen zu liegen kommen; und (2) Verbinden der Verzögerungseinheiten miteinander.
Durch diese Anordnung der Verzögerungseinheiten auf der programmierbaren Logikvorrichtung werden die Verzögerungseinheiten in den Logikzellen einer einzelnen bestimmten Zellenreihe oder -folge angeordnet und miteinander verbunden. Daher wird ein in jeder Verzögerungseinheit verzögertes Signal über eine Linie oder Leitung zwischen zwei Verzögerungseinheiten in jedem Paar nur durch eine reiheninterne Übertragung zwischen Logikzellen der einzelnen bestimmten Zellenreihe übertragen.
Obgleich daher die Zwischenreihenübertragungsverzögerungszeit sich von der reiheninternen Übertragungsverzögerungszeit unterscheidet, können die Übertragungsverzögerungszeiten in der Impulsverzögerungsschaltung im Wesentlichen gleich zueinander gemacht werden. Das heißt, Unterschiede in Verzögerungszeiten zwischen den Verzögerungseinheiten der Impulsverzögerungsschaltung lassen sich verringern.
Es ist vorteilhaft, die Verzögerungseinheiten in gleichmäßigen Abständen beim Anordnungsschritt anzuordnen und die Verzögerungseinheiten seriell untereinander als eine gerade Verzögerungslinie so zu verbinden, dass die Verzögerungseinheiten, die in der Reihenfolge der Verbindung der Verzögerungseinheiten angeordnet sind, in einer Linie ausgerichtet sind.
Durch diese Anordnung der Verzögerungseinheiten können Unterschiede in den reiheninternen Übertragungsverzögerungszeiten der Impulsverzögerungsschaltung verringert werden, auch wenn die reiheninterne Übertragungsverzögerungszeit auf einer Linie zwischen Logikzellen in jedem Paar sich mit dem Abstand zwischen den Logikzellen ändert.
Gemäß einem dritten Aspekt der vorliegenden Erfindung erfolgt eine Lösung der Aufgabe durch das Bereitstellen eines Verfahrens zum Strukturieren oder Bilden einer Impulsverzögerungsschaltung mit einer Mehrzahl von Verzögerungseinheiten auf der programmierbaren Logikvorrichtung, aufweisend die Schritte von: (1) Anordnen jeder der Verzögerungseinheiten in einer Logikzelle der programmierbaren Logikvorrichtung zur Anordnung der Verzögerungseinheiten in einer Mehrzahl von bestimmten Zellenreihen oder -folgen in einer Übertragungsreihenfolge und zur Anordnung eines Teils der Verzögerungseinheiten, die aufeinanderfolgend in Übertragungsreihenfolge ausgerichtet sind, in einer bestimmten Zellenreihe in bestimmten Intervallen so, dass die reiheninterne Übertragungsverzögerungszeit auf einer Leitung zwischen zwei Verzögerungseinheiten, die durch den bestimmten Abstand voneinander beabstandet sind, in dem Teil der Verzögerungseinheiten im Wesentlichen gleich der Zwischenreihenübertragungsverzögerungszeit auf einer Leitung zwischen zwei Verzögerungseinheiten ist, die aufeinanderfolgend in Übertragungsreihenfolge in zwei bestimmten Zellenreihen ausgerichtet sind; und (2) Verbinden von zwei Verzögerungseinheiten, die aufeinanderfolgend in Übertragungsreihenfolge ausgerichtet sind, in jedem Paar miteinander so, dass ein Signal über die Verzögerungseinheiten in Übertragungsreihenfolge übertragen wird. In der programmierbaren Logikvorrichtung unterscheidet sich die Zwischenreihenübertragungsverzögerungszeit auf einer Leitung zwischen zwei Logikzellen unterschiedlicher Zellenreihen von der reiheninternen Übertragungsverzögerungszeit auf einer Leitung zwischen zwei Logikzellen, die aufeinanderfolgend in einer Zellenreihe angeordnet oder ausgerichtet sind.
Durch diese Anordnung der Verzögerungseinheiten auf der programmierbaren Logikvorrichtung werden die Verzögerungseinheiten in entsprechenden Logikzellen der bestimmten Zellenreihen in Übertragungsreihenfolge angeordnet, während ein Teil der Verzögerungseinheiten, die aufeinanderfolgend in Übertragungsreihenfolge ausgerichtet sind, in einer bestimmten Zellenreihe angeordnet werden. Dann werden zwei Verzögerungseinheiten, die aufeinanderfolgend in Übertragungsreihenfolge ausgerichtet sind, in jedem Paar miteinander verbunden.
Daher sind zwei Verzögerungseinheiten in jedem Paar, die in bestimmtem Abstand zueinander liegen, in dem Teil der Verzögerungseinheiten miteinander so ver bunden, dass das Signal über eine reiheninterne Übertragungsverzögerungszeit auf einer Leitung zwischen zwei Verzögerungseinheiten verzögert wird, die miteinander verbunden sind. Im Gegensatz hierzu sind zwei Verzögerungseinheiten in jedem Paar, welche aufeinanderfolgend in Übertragungsreihenfolge angeordnet oder ausgerichtet sind, jedoch unterschiedlich zu den beiden Verzögerungseinheiten in dem Teil der Verzögerungseinheiten sind, in unterschiedlichen bestimmten Zellenreihen angeordnet und miteinander verbunden, um das Signal mit der Zwischenreihenübertragungsverzögerungszeit zu verzögern.
Obgleich das Signal mit den reiheninternen Übertragungsverzögerungszeiten in einer bestimmten Zellenreihe des Teils der Verzögerungseinheiten verzögert wird und um die Zwischenreihenübertragungsverzögerungszeiten zwischen unterschiedlichen Zellenreihen verzögert wird, sind die reiheninternen Übertragungsverzögerungszeiten im Wesentlichen gleich den Zwischenreihenübertragungsverzögerungszeiten.
Folglich können die Übertragungsverzögerungszeiten in der Impulsverzögerungsschaltung im Wesentlichen gleich zueinander gemacht werden, obgleich die Zwischenreihenübertragungsverzögerungszeit sich von der reiheninternen Übertragungsverzögerungszeit in der reiheninternen Übertragung zwischen zwei Logikzellen, welche in einer Zellenreihe aufeinanderfolgend ausgerichtet sind, unterscheidet. Das heißt, Unterschiede in den Verzögerungszeiten zwischen den Verzögerungseinheiten der Impulsverzögerungsschaltung können verringert werden.
Gemäß einem vierten Aspekt der vorliegenden Erfindung erfolgt eine Lösung der Aufgabe durch das Bereitstellen eines Verfahrens zum Bilden oder Strukturieren einer Impulsverzögerungsschaltung mit einer Mehrzahl von Verzögerungseinheiten auf der programmierbaren Logikvorrichtung, aufweisend die Schritte von: (1) Anordnen jeder der Verzögerungseinheiten in einer Logikzelle der programmierbaren Logikvorrichtung zur Anordnung der Verzögerungseinheiten in einer Mehrzahl von bestimmten Zellenreihen oder -folgen in einer Übertragungsreihenfolge und zur Anordnung eines Teils der Verzögerungseinheiten, die aufeinanderfolgend in Übertragungsreihenfolge angeordnet sind, in einer bestimmten Zellenreihe; (2) Bilden jeder Verzögerungseinheit, die vor einer anderen Verzögerungseinheit in Übertragungsreihenfolge in dem Teil der Verzöge rungseinheiten liegt, durch ein erstes Logikelement mit einer ersten Verzögerungszeit; (3) Bilden jeder der Verzögerungseinheiten anders als die Verzögerungseinheit oder die Verzögerungseinheiten, die durch das erste Logikelement oder die ersten Logikelemente gebildet wird oder werden, durch ein zweites Logikelement mit einer zweiten Verzögerungszeit kürzer als die erste Verzögerungszeit des ersten Logikelements; und (4) Verbinden zweier Verzögerungseinheiten, die aufeinanderfolgend in Übertragungsreihenfolge angeordnet sind, in jedem Paar miteinander, um ein Signal über die Verzögerungseinheiten in Übertragungsreihenfolge zu übertragen. In der programmierbaren Logikvorrichtung ist eine Zwischenreihenübertragungsverzögerungszeit auf einer Leitung oder Linie zwischen zwei Logikzellen unterschiedlicher Zellenreihen länger als eine reiheninterne Übertragungsverzögerungszeit auf einer Linie oder Leitung zwischen zwei Logikzellen einer Zellenreihe.
Durch diese Anordnung der Verzögerungseinheiten auf der programmierbaren Logikvorrichtung wird das Signal auf einer Ausgangsleitung einer jeden Verzögerungseinheit, die vor einer anderen Verzögerungseinheit in Übertragungsreihenfolge in dem Teil der Verzögerungseinheiten liegt, um die reiheninterne Übertragungsverzögerungszeit verzögert. Im Gegensatz hierzu wird des Signal auf einer Ausgangsleitung einer jeden Verzögerungseinheit einer Zellenreihe vor einer anderen Verzögerungseinheit einer anderen Zellenreihe in Übertragungsreihenfolge um die Zwischenreihenübertragungsverzögerungszeit verzögert.
Um die Verzögerungszeiten zwischen Verzögerungseinheiten untereinander angesichts dieser Mischung reiheninternen Übertragungsverzögerungszeit und Zwischenreihenübertragungsverzögerungszeit (welche unterschiedlich zueinander sind) im Wesentlichen anzugleichen, wird die Verzögerungseinheit vor einer anderen Verzögerungseinheit in dem Teil der Verzögerungseinheiten durch das erste Logikelement gebildet, und die Verzögerungseinheit einer Zellenreihe vor einer anderen Verzögerungseinheit einer anderen Zellenreihe wird durch das zweite Logikelement mit der Verzögerungszeit gebildet, welche kürzer als diejenige des ersten Logikelements ist.
Obgleich somit die Zwischenreihenübertragungsverzögerungszeit länger als die reiheninterne Übertragungsverzögerungszeit ist, kann die Summe aus einer Einheits verzögerungszeit in jeder Verzögerungseinheit und einer Übertragungsverzögerungszeit auf einer Ausgangsleitung der Verzögerungseinheit im Wesentlichen auf einen konstanten Wert gebracht werden. Das heißt, Unterschiede in den Verzögerungszeiten zwischen Verzögerungseinheiten der Impulsverzögerungsschaltung können verringert werden.
Weitere Einzelheiten, Aspekte und Vorteile der vorliegenden Erfindung ergeben sich nachfolgend anhand der Beschreibung von Ausführungsformen unter Bezugnahme auf die Zeichnung.
1 ist eine strukturelle Ansicht einer Zeitmessvorrichtung mit einer Impulsverzögerungsschaltung gemäß ersten bzw. zweiten Ausführungsformen der vorliegenden Erfindung;
2 ist eine Ansicht, welche die Anordnung von Verzögerungseinheiten und Zwischenspeicherschaltungen (Latchschaltungen) der Impulsverzögerungsschaltung auf einem FPGA (feldprogrammierbares Gatearray) gemäß der ersten Ausführungsform zeigt;
3 ist eine Ansicht, welche die Anordnung von Verzögerungseinheiten und Latchschaltungen der Impulsverzögerungsschaltung auf einem FPGA gemäß der zweiten Ausführungsform zeigt;
4 ist eine Ansicht des Aufbaus einer Zeitmessvorrichtung mit einer Impulsverzögerungsschaltung gemäß dritten bzw. vierten bzw. fünften Ausführungsformen der vorliegenden Erfindung;
5 ist eine Ansicht, welche die Anordnung von Verzögerungseinheiten und Latchschaltungen der Impulsverzögerungsschaltung auf einem FPGA gemäß der dritten Ausführungsform zeigt;
6A ist eine Ansicht, welche die Anordnung von Verzögerungseinheiten und Latchschaltungen der Impulsverzögerungsschaltung auf einem FPGA gemäß einer Abwandlung der dritten Ausführungsform zeigt;
6B ist eine Ansicht von Verzögerungseinheiten, gebildet durch NAND-Gatter und NOT-Gatter gemäß der Abwandlung der dritten Ausführungsform;
7A ist eine Ansicht, welche die Anordnung von Verzögerungseinheiten und Latchschaltungen der Impulsverzögerungsschaltung auf einem FPGA gemäß der vierten Ausführungsform zeigt;
7B ist eine Ansicht von Verzögerungseinheiten, gebildet durch NAND-Gatter und NOT-Gatter gemäß der vierten Ausführungsform;
8 ist eine Ansicht, welche die Anordnung von Verzögerungseinheiten und Latchschaltungen der Impulsverzögerungsschaltung auf einem FPGA gemäß einer Abwandlung der vierten Ausführungsform zeigt;
9 ist ein Blockdiagramm einer digital gesteuerten Oszillatorvorrichtung mit einer Impulsverzögerungsschaltung gemäß der fünften Ausführungsform der vorliegenden Erfindung;
10 ist eine Ansicht, welche die Anordnung von Verzögerungseinheiten und Wahleinheiten der Impulsverzögerungsschaltung auf einem FPGA gemäß der fünften Ausführungsform zeigt;
11 ist ein Blockdiagramm einer Takterzeugungsvorrichtung mit einer Impulsverzögerungsschaltung gemäß der sechsten Ausführungsform der vorliegenden Erfindung; und
12 ist ein Blockdiagramm einer Zyklusmessvorrichtung mit einer Impulsverzögerungsschaltung gemäß einer Abwandlung der sechsten Ausführungsform.
Ausführungsformen der vorliegenden Erfindung werden nachfolgend unter Bezugnahme auf die beigefügte Zeichnung beschrieben, wobei gleiche Bezugszeichen gleiche oder einander entsprechende Teile, Bauteile oder Elemente beschreiben, soweit nicht anders angegeben.
<ERSTE AUSFÜHRUNGSFORM>
1 ist eine schematische Ansicht einer Zeitmessvorrichtung mit einer Impulsverzögerungsschaltung gemäß der ersten Ausführungsform.
Gemäß 1 weist die Zeitmessvorrichtung 1 eine Impulsverzögerungsschaltung 10 und eine Kodierschaltung 12 auf. Die Schaltung 10 weist eine Mehrzahl von Verzögerungseinheiten R1 bis Rn (auch zusammenfassend als Verzögerungseinheiten R bezeichnet) und eine Mehrzahl von Zwischenspeicher- oder Latchschaltungen L1 bis Ln auf. Die Verzögerungseinheiten R1 bis Rn sind seriell in dieser Reihenfolge (von 1 bis n) miteinander verbunden. Die Verzögerungseinheiten R1 bis Rn sind als eine gerade Verzögerungslinie (SDL = straight delay line) strukturiert. Jede Verzögerungseinheit Ri (i = 1, 2, 3, ...n) ist durch ein NOT-Gatter (d. h. einen Inverter) gebildet. Jede Verzögerungseinheit empfängt eine Treiberspannung Vin. Ein Impulssignal PA wird in jeder der Verzögerungseinheiten R1 bis Rn um eine Verzögerungszeit verzögert, welche nachfolgend als Einheitsverzögerungszeit bezeichnet wird). Wenn das Signal PA jede Verzögerungseinheit Ri durchlaufen hat, ändert sich der Pegel des verzögerten Signals Di an einer Ausgangsleitung der jeweiligen Verzögerungseinheit Ri. Die Einheitsverzögerungszeit in jeder Verzögerungseinheit Ri hängt vom Pegel der Treiberspannung Vin ab, und diese Einheitsverzögerungszeiten der Verzögerungseinheiten R1 bis Rn sind beispielsweise aneinander angeglichen. Die Latchschaltungen L1 bis In führen an den verzögerten Signalen (oder Ausgängen) D1 bis Dn an den Ausgangsleitungen der Verzögerungseinheiten R1 bis Rn eine Zwischenspeicherung oder Haltefunktion durch.
Die Codierschaltung 12 erzeugt digitale Daten DT aus den verzögerten Signalen D1 bis Dn, die in den Latchschaltungen L1 bis Ln zwischengespeichert wurden, in Antwort auf einen Messimpuls PB. Diese Daten DT geben die Anzahl von Verzögerungs einheiten R an, welche das Signal PA während einer Zeitdauer von der Eingabe des Impulses PA zur Eingabe des Impulses PB durchlaufen hat.
Die Vorrichtung 1 ist aufgebaut durch Bestimmung logischer Spezifikationen eines feldprogrammierbaren Gatearrays (FPGA = field programmable gate array), welches eine programmierbare Logikvorrichtung (PLD = programmable logic device) darstellt, mittels einer Programmierung, und diese Vorrichtung 1 liegt auf dem FPGA.
Wie allgemein bekannt, hat das FPGA eine Eingabe/Ausgabe-Schnittstelle (I/O), durch welche Daten zwischen dem FPGA und Anschlüssen externer Vorrichtungen übertragen werden, eine Mehrzahl von logischen Zellen oder Logikzellen bestehend aus entweder Nachschlagetabellen (look-up tables) oder Flipflops zur Realisierung von Logikschaltungen und interne Verdrahtungen (d. h. eine Schaltermatrix), welche die Logikzellen miteinander verbinden und einen Teil der Logikzellen mit der I/O-Schnittstelle verbinden.
Insbesondere hat das FPGA eine große Anzahl von Strings (Folgen, Spalten) von Logikzellen (nachfolgend Zellenreihen genannt), und die Logikzellen sind in den Zellenreihen in einer Matrixform angeordnet. In jeder Zellenreihe ist eine Mehrzahl von Logikzellen aufeinanderfolgend entlang einer Spaltenrichtung angeordnet oder ausgerichtet. Die Zellenreihen sind im Wesentlichen in gleichen Abständen entlang einer Reihenrichtung senkrecht zur Spaltenrichtung ausgerichtet oder in Fluchtung. Während der Übertragung (nachfolgend reiheninterne Übertragung genannt) eines Signals zwischen zwei Logikzellen der gleichen Zellenreihe wird das Signal um eine Verzögerungszeit verzögert, welche nachfolgend reiheninterne Übertragungsverzögerungszeit genannt wird. Während der Übertragung (nachfolgend Zwischenreihenübertragung genannt) eines Signals zwischen zwei Zellen unterschiedlicher Zellenreihen, die einander benachbart sind, wird das Signal um eine Verzögerungszeit verzögert, welche nachfolgend Zwischenreihenübertragungsverzögerungszeit genannt wird. Die Zwischenreihenübertragungsverzögerungszeit ist für gewöhnlich länger als die reiheninterne Übertragungsverzögerungszeit. Beispielsweise im Fall eines FPGA, gebildet durch eine 130 nm-Prozessregel, liegt die reiheninterne Übertragungsverzögerungszeit zwischen 250 ps bis 400 ps, während die Zwischenreihenübertragungsverzögerungszeit annähernd 650 ps beträgt. Somit ist die reiheninterne Übertragungsverzögerungszeit annähernd 1.6- bis 2.6-mal länger als die Zwischenreihenübertragungsverzögerungszeit. Die reiheninterne Übertragungsverzögerungszeit zwischen zwei benachbarten Zellen wird auf 250 ps minimiert. Wenn der Abstand zwischen zwei Zellen in der gleichen Reihe zunimmt, wird die reiheninterne Übertragungsverzögerungszeit zwischen den beiden Zellen länger. Wenn zwei Zellen in der gleichen Reihe voneinander um einen gewissen Abstand beabstandet sind, wird die reiheninterne Übertragungsverzögerungszeit zwischen zwei Zellen im Wesentlichen gleich der Zwischenreihenübertragungsverzögerungszeit zwischen zwei Zellen machbar, die in Reihenrichtung einander benachbart sind.
Weiterhin ist das FPGA mit einer Mehrzahl von Versorgungsquellen verbunden, welche unterschiedliche Versorgungsspannungen haben. Die Zellen des FPGA sind in eine Mehrzahl von Zelleneinheiten klassifiziert. Jede Zelleneinheit ist gebildet aus einer Logikzelle, einer Mehrzahl von Logikzellen, die in der gleichen Zellenreihe liegen, oder einer Mehrzahl von Logikzellen, die in unterschiedlichen Zellenreihen liegen. Jede Logikzelle gehört zu nur einer Zelleneinheit oder zu einer Mehrzahl von Zelleneinheiten. Jede Zelleneinheit kann eine der Energieversorgungen wählen, und die Zellen einer jeden Zelleneinheit empfangen elektrische Energie von der gewählten Energieversorgung. Jede Zelleneinheit wird als mit Energie versorgte Einheit bezeichnet.
Weiterhin wird bei der allgemeinen Programmierung des FPGA die Anordnung von Schaltungselementen, welche die Vorrichtung 1 bilden, automatisch festgesetzt, so dass die Elemente automatisch in entsprechenden Logikzellen des FPGA zu liegen kommen. Jedoch wird oder werden bei dieser Ausführungsform ein Teil der Schaltungselemente oder alle Elemente manuell in entsprechenden Logikzellen des FPGA angeordnet. Beispielsweise wird die Anordnung der Verzögerungseinheiten R1 bis Rn und Latchschaltungen L1 bis Ln in der Vorrichtung 1 manuell festgesetzt.
2 ist eine Ansicht, welche die manuelle Anordnung der Verzögerungseinheiten R1 bis Rn und Latchschaltungen L1 bis Ln der Schaltung 10 auf dem FPGA zeigt.
Wie in 2 gezeigt, ist jede der Verzögerungseinheiten R1 bis Rn in einer bestimmten Logikzelle einer Zellenreihe auf dem FPGA angeordnet oder liegt dort, um die Verzögerungseinheiten R1 bis Rn in einer Mehrzahl von bestimmten Zellenreihen CC1 bis CCn anzuordnen, die in dieser Reihenfolge in Reihenrichtung ausgerichtet sind. Dann werden die Verzögerungseinheiten R1 bis Rn seriell in dieser Reihenfolge so miteinander verbunden, dass die Verzögerungseinheiten R1 bis Rn, die in den Zellenreihen CC1 bis CCn in der Verbindungsreihenfolge der Verzögerungseinheiten R1 bis Rn liegen, in einer Linie entlang der Reihenrichtung ausgerichtet sind. Da die Verzögerungseinheiten R1 bis Rn entsprechend in den Zellenreihen CC1 bis CCn angeordnet sind, wird das Signal PA in der Schaltung 10 nicht durch eine reiheninterne Übertragung übertragen, sondern über eine Zwischenreihenübertragung. Das Signal PA wird zwischen den Verzögerungseinheiten Rj und Rj + 1 (j = 1, 2, 3, ...n – 1) in jedem Paar um eine Verzögerungszeit Tdj verzögert, die nachfolgend als Zwischenreihenverzögerungszeit bezeichnet wird. Diese Verzögerungszeit Tdj ist gleich der Summe einer Zwischenreihenübertragungsverzögerungszeit auf der Zwischenreihenlinie zwischen den Verzögerungseinheiten Rj und Rj + 1 und der Einheitsverzögerungszeit in der Verzögerungseinheit Rj.
Die Positionen der bestimmten Logikzellen in den entsprechenden Zellenreihen CC1 bis CCn sind gleich, um die Verzögerungseinheiten R1 bis Rn in gleichmäßigen Abständen auf dem FPGA anzuordnen. In dieser Ausführungsform ist jede Verzögerungseinheit Ri (i = 1, 2, ...n) beispielsweise in der obersten logischen Zelle der Zellenreihe CCi angeordnet.
Weiterhin ist jede Latchschaltung Li, welche das verzögerte Signal Di zwischenspeichert, auf einer logischen Zelle der Zellenreihe CCi angeordnet, in der die Verzögerungseinheit Ri liegt, welche das verzögerte Signal Di ausgibt. Die Logikzellen mit den Latchschaltungen L1 bis Ln sind so bestimmt, dass die Relativpositionen der Latchschaltungen L1 bis Ln zu den entsprechenden Verzögerungseinheiten R1 bis Rn gleich sind. Daher sind die Übertragungszeiten der verzögerten Signale D1 bis Dn von der geraden Verzögerungsleitung zu den Latchschaltungen L1 bis Ln im Wesentlichen aneinander angeglichen. In diesem Fall sind die verzögerten Signale D1 bis Dn, die von der geraden Verzögerungsleitung gleichzeitig ausgegeben werden, simultan in den jeweiligen Latchschaltungen L1 bis Ln zwischengespeichert. In dieser Ausführungsform ist je de Latchschaltung Li beispielsweise in der dritten Logikzelle der Zellenreihe CCi angeordnet.
Weiterhin wird die Treiberspannung Vin einer Energieversorgung an die mit minimaler Energie oder Leistung versorgte Einheit angelegt, welche die bestimmten Logikzellen der Verzögerungseinheiten R1 bis Rn hat. Diese Energieversorgung kann nur für die Zeitmessvorrichtung 1 verwendet werden, oder die Spannung dieser Energieversorgung kann an eine andere mit Energie versorgte Einheit angelegt werden.
Die Treiberspannung Vin ist so festgelegt, dass die Einheitsverzögerungszeiten der Verzögerungseinheiten R1 bis Rn auf einen konstanten Wert gesetzt sind. Wenn der Pegel des Signals PA sich vom niedrigen Pegel zum hohen Pegel ändert, um die Übertragung des Signals PA in der Schaltung 10 zu beginnen, wird das Signal PA über die Verzögerungseinheiten R1 bis Rn übertragen, während es zwischen benachbarten Verzögerungseinheiten Ri und Rj + 1 (j = 1, 2, 3, ...n – 1) verzögert wird, welche miteinander in jedem Paar verbunden sind. Der Pegel des Signals PA ändert sich in jeder Verzögerungseinheit Ri, wenn das Signal PA gerade die Verzögerungseinheit Ri durchlaufen hat. Das Signal PA auf der Ausgangsleitung einer jeden Verzögerungseinheit Ri wird von der Latchschaltung Li als verzögertes Signal Di zwischengespeichert. Der Pegeländerungszeitpunkt des verzögerten Signals Dj ist gegenüber der Pegeländerungszeit des verzögerten Signals Dj – 1 verzögert, und zwar um die Zwischenreihenverzögerungszeit Tdj (der Pegeländerungszeitpunkt des verzögerten Signals D0 bezeichnet den Eingangszeitpunkt des Signals PA in die Verzögerungseinheit R1).
Wenn danach der Puls PB zu einem beliebigen Zeitpunkt der Codierschaltung 12 eingegeben wird, erkennt die Schaltung 12 die Anzahl von Verzögerungseinheiten R, welche das Signal PA während der Zeitdauer von der Eingabe des Pulses PA zur Eingabe des Pulses PB durchlaufen hat, und zwar aus den Pegeln der Verzögerungssignale Di, welche von den Latchschaltungen L1 bis In zum Zeitpunkt der Eingabe des Pulses PB empfangen werden. Dann gibt die Schaltung 12 die digitalen Daten DT aus, welche diese erkannte Anzahl angeben.
Damit kann eine Steuereinheit (nicht gezeigt) die Zeitdauer erkennen zwischen der Eingabe des Pulses PA und der Eingabe des Pulses PB, und zwar anhand der digitalen Daten Dt und des gemeinsamen Werts der Zwischenreihenverzögerungszeiten Td1 bis Tdn – 1. Die Erkennungsauflösung des Pegeländerungszeitpunkts eines jeden verzögerten Signals Di hängt von der Zwischenreihenverzögerungszeit Tdi ab.
Bei dieser Anordnung der Verzögerungseinheiten in der Impulsverzögerungsschaltung 10 wird, da die Verzögerungseinheiten R1 bis Rn entsprechend in den Zellenreihen CC1 bis CCn angeordnet sind, das Signal PA in der Schaltung 10 nur über die Zwischenreihenübertragung übertragen. In diesem Fall wird das Signal PA auf den Zwischenreihenleitungen zwischen den Verzögerungseinheiten R1 bis Rn um die Zwischenreihenverzögerungszeiten Td1 bis Tdn – 1 verzögert. Da weiterhin die Verzögerungseinheiten R1 bis Rn, die in Verbindungsreihenfolge angeordnet sind, entlang der Reihenrichtung ausgerichtet sind, sind die Zwischenreihenleitungen im Wesentlichen aneinander angeglichen. Somit sind die Zwischenreihenverzögerungszeiten Td1 bis Tdn – 1 im Wesentlichen aneinander angeglichen. Da insbesondere die Positionen der bestimmten Logikzellen in den entsprechenden Zellenreihen CC1 bis CCn gleich sind, liegen die Verzögerungseinheiten R1 bis Rn in gleichen Abständen auf dem FPGA. Daher sind die Zwischenreihenleitungen aneinander angeglichen, so dass die Zwischenreihenverzögerungszeiten Td1 bis Tdn – 1 mit hoher Präzision aneinander angeglichen sind. Da die Zwischenreihenverzögerungszeiten Td1 bis Tdn – 1 aneinander angeglichen sind, wird die Auflösung in der erkannten Zeitperiode, welche durch die Zwischenreihenverzögerungszeiten Td1 bis Tdn – 1 bestimmt ist, stabil.
Obgleich somit die Zeitmessvorrichtung 1 in dem FPGA realisiert ist, welches die PLD darstellt, können die Verzögerungszeiten zwischen den Verzögerungseinheiten im Wesentlichen gleich zueinander gemacht werden, und die erkannte Zeitperiode kann stets mit einer gleichförmigen Auflösung erhalten werden.
In dieser Ausführungsform sind die Positionen der Verzögerungseinheiten R1 bis Rn zu den entsprechenden Zellenreihen gleich, um die Zwischenreihenverzögerungszeiten Td1 bis Tdn – 1 im Wesentlichen einander anzugleichen. Jedoch kann die Position der Verzögerungseinheit Rj in jeder Zellenreihe CCj unterschiedlich zur Position der be nachbarten Verzögerungseinheit Rj + 1 in der entsprechenden Zellenreihe CCj + 1 um einen Betrag entsprechend einer bestimmten Anzahl von Logikzellen gemacht werden. Die Relativpositionen der Latchschaltungen L1 bis in zu den entsprechenden Verzögerungseinheiten R1 bis Rn werden gleich gemacht. Obgleich in diesem Fall die Zwischenreihenverzögerungszeiten Td1 bis Tdn – 1 erhöht werden, können die Zwischenreihenverzögerungszeiten Td1 bis Tdn – 1 im Wesentlichen aneinander angeglichen werden.
Weiterhin wird bei dieser Ausführungsform die Impulsverzögerungsschaltung 10 für die Zeitmessvorrichtung 1 verwendet. Die Schaltung 10 kann jedoch auch für eine A/D-Wandler verwendet werden. Genauer gesagt, eine gemessene Vorrichtung, welche als eine Energieversorgung wirkt, gibt ein Spannungssignal aus, dessen Pegel sich über die Zeit hinweg ändert. Die mit der minimalen Energie oder Leistung versorgte Einheit, welche die bestimmten Logikzellen der Verzögerungseinheiten R1 bis Rn hat, empfängt dieses Spannungssignal als elektrische Energie. Keine der anderen mit Energie versorgten Einheiten empfängt dieses Spannungssignal. Somit wird das Spannungssignal der Schaltung 10 als Treiberspannung Vin eingegeben, um die Einheitsverzögerungszeit einer jeden Verzögerungseinheit über die Zeit hinweg zu ändern. Das Signal PA und der Impuls PB, die auf einem bestimmten Zeitintervall liegen, werden dem A/D-Wandler eingegeben. In diesem Fall berechnet eine Steuereinheit den gemeinsamen Wert der Zwischenreihenverzögerungszeiten Td1 bis Tdn – 1 aus dem vorbestimmten Zeitintervall und der erkannten Anzahl, welche von den digitalen Daten DT angegeben wird, und berechnet die Einheitsverzögerungszeit aus der berechneten Zwischenreihenverzögerungszeit und der Zwischenreihenübertragungsverzögerungszeit. Somit kann der Pegel des Spannungssignals aus der berechneten Einheitsverzögerungszeit erkannt werden.
<ZWEITE AUSFÜHRUNGSFORM>
Bei dieser Ausführungsform werden die Verzögerungseinheiten R1 bis Rn zur Serienverbindung miteinander manuell auf einer einzelnen Zellenreihe des FPGA angeordnet. 3 ist eine Ansicht, welche die manuelle Anordnung der Verzögerungsein heiten R1 bis Rn und Latchschaltungen L1 bis Ln der Impulsverzögerungsschaltung 10 von 1 auf dem FPGA gemäß der zweiten Ausführungsform zeigt.
Gemäß 3 ist jede der Verzögerungseinheiten R1 bis Rn der Schaltung 10 in einer bestimmten Logikzelle einer Zellenreihe CC1 so angeordnet, dass die Verzögerungseinheiten R1 bis Rn in den bestimmten Logikzellen der einzelnen Zellenreihe CC1 in gleichmäßigen Abständen entlang der Spaltenrichtung liegen. Dann werden die Verzögerungseinheiten R1 bis Rn seriell miteinander in der Reihenfolge einer geraden Verzögerungslinie so verbunden, dass die Verzögerungseinheiten R1 bis Rn, die in der Verbindungsreihenfolge liegen, in gleichmäßigen Abständen in einer Linie in Spaltenrichtung ausgerichtet sind. In dieser Ausführungsform sind die Verzögerungseinheiten R1 bis Rn beispielsweise in den bestimmten Logikzellen angeordnet, die aufeinanderfolgend in der Zellenreihe CC1 ausgerichtet sind.
Da die Verzögerungseinheiten R1 bis Rn in der einzelnen Zellenreihe CC1 liegen, wird das Signal PA in die Schaltung 10 nicht durch eine Zwischenreihenübertragung übertragen, sondern über die reiheninterne Übertragung. Das Signal PA wird zwischen den Verzögerungseinheiten Rj und Rj + 1 (j = 1, 2, 3, ...n – 1) in jedem Paar um eine Verzögerungszeit Tdj (nachfolgend reiheninterne Verzögerungszeit genannt) verzögert. Diese Verzögerungszeit Tdj ist gleich der Summe der reiheninternen Übertragungsverzögerungszeit der reiheninternen Leitung zwischen den Verzögerungseinheiten Rj und Rj + 1 und der Einheitsverzögerungszeit in der Verzögerungseinheit Rj. Der Pegeländerungszeitpunkt des verzögerten. Signals Dj wird von dem Pegeländerungszeitpunkt des verzögerten Signals Dj – 1 um die reiheninterne Verzögerungszeit Ddj verzögert (der Pegeländerungszeitpunkt des verzögerten Signals D0 bezeichnet den Eingabezeitpunkt des Signals PA in die Verzögerungseinheit R1).
Die Latchschaltungen L1 bis Ln sind entsprechend in n Logikzellen der Zellenreihe CC2 benachbart der Zellenreihe CC1 mit den Verzögerungseinheiten R1 bis Rn angeordnet. Jede Latchschaltung Li liegt gegenüber der Verzögerungseinheit Ri in Reihenrichtung gesehen. Das heißt, die Positionen der Latchschaltungen L1 bis Ln in der Zellenreihe CC2 sind gleich den Positionen der entsprechenden Verzögerungseinheiten R1 bis Rn in der Zellenreihe CC1. Somit sind die Übertragungszeiten der Verzöge rungssignale D1 bis Dn von der geraden Verzögerungslinie zu den Latchschaltungen L1 bis Ln im Wesentlichen einander angeglichen. Das heißt, die verzögerten Signale D1 bis Dn, die von der geraden Verzögerungslinie zur gleichen Zeit ausgegeben werden, werden im Wesentlichen in den entsprechenden Latchschaltungen L1 bis Ln zwischengespeichert. In dieser Ausführungsform sind die Latchschaltungen L1 bis Ln beispielsweise in der Reihenfolge einer jeden logischen Zelle in der Zellenreihe CC2 angeordnet.
Mit dieser Anordnung der Verzögerungseinheiten in der Impulsverzögerungsschaltung 10 wird das Signal PA in die Schaltung 10 nur über die reiheninterne Übertragung übertragen, da die Verzögerungseinheiten R1 bis Rn in der einzelnen Zellenreihe CC1 liegen. In diesem Fall wird das Signal PA auf den reiheninternen Leitungen zwischen den Verzögerungseinheiten R1 bis Rn über die reiheninternen Verzögerungszeiten Td1 bis Tdn – 1 verzögert. Da weiterhin die Verzögerungseinheiten R1 bis Rn, die in der Verbindungsreihenfolge angeordnet sind, in gleichen Abständen entlang der Spaltenrichtung ausgerichtet sind, sind die reiheninternen Leitungen einander angeglichen. Somit sind die reiheninternen Verzögerungszeiten Td1 bis Tdn – 1 aneinander angeglichen. Da die reiheninternen Verzögerungszeiten Td1 bis Tdn – 1 aneinander angeglichen sind, wird die Auflösung der erkannten Zeitperiode, bestimmt durch die reiheninternen Verzögerungszeiten Td1 bis Tdn – 1, stabil.
Obgleich somit die Zeitmessvorrichtung 1 in dem FPGA realisiert ist, welches die PLD darstellt, sind die Verzögerungszeiten des Signals PA zwischen den Verzögerungseinheiten im Wesentlichen aneinander angleichbar, und die erkannte Zeitdauer kann stets mit gleichförmiger Auflösung auf gleiche Weise wie bei der ersten Ausführungsform erhalten werden.
Weiterhin können im Vergleich zu den Zwischenreihenverzögerungszeiten bei der ersten Ausführungsform die reiheninternen Verzögerungszeiten Td1 bis Tdn – 1 bei der zweiten Ausführungsform verkürzt werden. Somit kann die Auflösung bei der Erkennung der Zeitperiode erhöht werden. Insbesondere da die bestimmten Logikzellen die Verzögerungseinheiten R einander benachbart haben, wird jede reiheninterne Verzöge rungszeit Tdj minimiert. Folglich kann die Auflösung auf einen Wert entsprechend der besten Leistungsgrenze des FPGA erhöht werden.
Bei dieser Ausführungsform sind die Verzögerungseinheiten R in den Logikzellen einander benachbart in einer Zellenreihe angeordnet. Die Verzögerungseinheiten R können jedoch auch in den Logikzellen voneinander beabstandet um einen Abstand entsprechend einer bestimmten Anzahl von Logikzellen angeordnet werden. In diesem Fall ist jede Latchschaltung Li in der benachbarten Zellenreihe so angeordnet, dass sie entlang der Reihenrichtung gesehen der entsprechenden Verzögerungseinheit Ri gegenüberliegt.
<DRITTE AUSFÜHRUNGSFORM>
4 zeigt den Aufbau einer Zeitmessvorrichtung mit einer Impulsverzögerungsschaltung gemäß der dritten Ausführungsform.
Gemäß 4 hat die Zeitmessvorrichtung 2 eine Impulsverzögerungsschaltung 20 und eine Codierschaltung 22. Die Schaltung 20 hat eine Mehrzahl von Verzögerungseinheiten R1 bis Rn und eine Mehrzahl von Latchschaltungen L1 bis Ln. Die Verzögerungseinheiten R1 bis Rn sind miteinander in der genannten Reihenfolge in Ringform verbunden, um eine Ringverzögerungsleitung (RDL ring delay line) zu bilden. Die erste Verzögerungseinheit R1 ist durch ein NAND-Gatter (Nicht-Und) gebildet und empfängt ein Impulssignal PA und einen Ausgang der n-ten Verzögerungseinheit Rn. Jede der Verzögerungseinheiten R2 bis Rn wird durch ein NOT-Gatter (d. h. einen Inverter) gebildet. Jede der Verzögerungseinheiten R1 bis Rn empfängt eine Treiberspannung Vin. Das Signal PA wird in jeder Verzögerungseinheit um eine Einheitsverzögerungszeit abhängig vom Pegel der Treiberspannung Vin verzögert. Diese Einheitsverzögerungszeiten der Verzögerungseinheiten R1 bis Rn werden zueinander gleich gesetzt. Die Latchschaltungen L1 bis Ln führen an den verzögerten Signalen D1 bis Dn, die an den Ausgangsleitungen der Verzögerungseinheiten R1 bis Rn ausgegeben werden, entsprechende Zwischenspeicherungen durch.
Die Codierschaltung 22 hat einen Zähler zum Zählen einer Zirkulations- oder Umlaufanzahl des Signals PA, das in den Verzögerungseinheiten R1 bis Rn umläuft, und eine Latchschaltung zum Zwischenspeichern der Umlaufanzahl. Wenn der Pegel des Signals PA sich auf hohen Pegel ändert, beginnt das Signal PA, über die Verzögerungseinheiten R1 bis Rn umzulaufen. Das heißt, die Ausgangspegel der Verzögerungseinheiten R1 bis Rn ändern sich nacheinander, wenn das Signal PA wiederholt über die Verzögerungseinheiten R1 bis Rn in dieser Reihenfolge umläuft. Jedes Mal, wenn das Signal PA über die Verzögerungseinheiten R1 bis Rn umgelaufen ist, ändert sich der Ausgangspegel der Verzögerungseinheit Rn. Der Zähler inkrementiert einen Zählwert jedes Mal dann, wenn der Ausgangspegel der Verzögerungseinheit Rn geändert wird. Somit zeigt der Zählwert die Umlaufanzahl des Signals PA an. Wenn ein Messimpuls PB der Schaltung 22 eingegeben wird, erkennt die Schaltung 22 die Anzahl von Verzögerungseinheiten R, welche das Signal PA während einer Zeitdauer von der Eingabe des Impulses PA bis zur Eingabe des Impulses PB durchlaufen hat, und zwar aus der Umlaufanzahl und den verzögerten Signalen D1 bis Dn, die in den Latchschaltungen L1 bis in zwischengespeichert sind. Sodann erzeugt die Schaltung 22 digitale Daten DT, welche die erkannte Anzahl angeben, und gibt diese aus.
Somit kann im Vergleich zu der Impulsverzögerungsschaltung 10 mit Verzögerungseinheiten, die in einer geraden Verzögerungslinie strukturiert sind, die Anzahl von Verzögerungseinheiten in der Impulsverzögerungsschaltung 20 wesentlich verringert werden. Diese Art von Schaltung mit Verzögerungseinheiten in Form einer Ringverzögerungsleitung (RDL) ist allgemein bekannt.
Bei dieser Ausführungsform werden die Verzögerungseinheiten R1 bis Rn manuell in einer Mehrzahl von Zellenreihen oder Zellenfolgen auf dem FPGA in Übertragungsreihenfolge des Signals PA angeordnet, um das Signal PA auf Leitungen einer Zellenreihe mittels reiheninterner Übertragungen zu überfragen und um das Signal PA auf andere Leitungen mittels Zwischenreihenübertragungen zu übertragen. 5 ist eine Ansicht, welche die manuelle Anordnung der Verzögerungseinheiten R1 bis R7 und Latchschaltungen L1 bis L7 in der Schaltung 20 auf dem FPGA zeigt.
Gemäß 5 ist jede der Verzögerungseinheiten R1 bis Rn (z. B. n = 7) in einer bestimmten logischen Zelle des FPGA angeordnet, um die Verzögerungseinheiten R1 bis Rm (m = (n + 1)/2) in einer Mehrzahl von Zellenreihen CC1 bis CCm anzuordnen, die in dieser Reihenfolge ausgerichtet sind, und zwar in der Übertragungsreihenfolge entlang der Reihenrichtung, und um die Verzögerungseinheiten Rm + 1 bis Rn in den Zellenreihen CC2 bis CCm, ausgerichtet in dieser Reihenfolge, in Übertragungsreihenfolge entlang einer Richtung entgegengesetzt zur Reihenrichtung anzuordnen. Daher ist die Verzögerungseinheit Rn nach an der Verzögerungseinheit R1 angeordnet.
Ein Teil der Verzögerungseinheiten Rm und Rm + 1, die aufeinanderfolgend in Übertragungsreihenfolge ausgerichtet sind, liegt in bestimmten Intervallen in der Zellenreihe CCm entlang der Spaltenrichtung. Die reiheninterne Übertragungsverzögerungszeit Tdm auf einer Leitung oder Linie zwischen zwei Verzögerungseinheiten Rm und Rm + 1, die in einem bestimmten Intervall in dem Teil der Verzögerungseinheiten beabstandet liegen, wird im Wesentlichen gleich zu der Zwischenreihenübertragungsverzögerungszeit (z. B. Tdm – 1) auf einer Linie oder Leitung zwischen zwei Verzögerungseinheiten R (z. B. Rm – 1 und Rm), die aufeinanderfolgend in Übertragungsreihenfolge in den Zellenreihen angeordnet sind (z. B. CCm – 1 und CCm). Dann werden die Verzögerungseinheiten R1 bis Rn miteinander in Übertragungsreihenfolge in Ringform verbunden, wobei die Verzögerungseinheiten R1 und Rn miteinander verbunden werden. Genauer gesagt, zwei Verzögerungseinheiten, die aufeinanderfolgend in Übertragungsreihenfolge angeordnet oder ausgerichtet sind und in jedem Paar liegen, werden miteinander verbunden. Daher wird das Signal PA über die Verzögerungseinheiten R1 bis Rn in Übertragungsreihenfolge übertragen.
Genauer gesagt, die Verzögerungseinheiten R1 bis Rm (z. B. m = 4) werden entsprechend in bestimmten logischen Zellen der Zellenreihen CC1 bis CCm so angeordnet, dass die Verzögerungseinheiten R1 bis Rm in dieser Reihenfolge in Reihenrichtung liegen. Das heißt, jede Verzögerungseinheit Ri (i = 1, 2, ...m) liegt in der Zellenreihe CCi. Die Verzögerungseinheiten Rm + 1 bis Rn (z. B. n = 7) liegen in anderen bestimmten Logikzellen der Zellenreihen CC2 bis CCm so, dass die Verzögerungseinheiten Rm + 1 bis Rn in dieser Reihenfolge in einer Richtung entgegengesetzt zur Reihenrichtung liegen. Das heißt, jede Verzögerungseinheit Rn – i + 2 (i = 2, ...m) liegt in der Zellen reihe CCi. Daher liegt die Verzögerungseinheit Rn in der Zellenreihe CC2 am nächsten zu der Zellenreihe CC1 mit der Verzögerungseinheit R1. Beispielsweise ist jede Verzögerungseinheit Ri in der obersten Logikzelle der Zellenreihe CCi angeordnet und jede der Verzögerungseinheiten Rn – i + 2 liegt in der siebten Logikzelle der Zellenreihe CCi.
Das Signal PA wird zwischen den Verzögerungseinheiten R1 und Rm und zwischen den Verzögerungseinheiten Rm + 1 und Rn durch die Zwischenreihenübertragung übertragen, während es zwischen den Verzögerungseinheiten Ri und Rj + 1 (j = 1, 2, ...m – 1, m + 1, ...n; Rn + 1 bezeichnet R1) in jedem Paar durch die Zwischenreihenverzögerungszeit Tdj verzögert wird. Das Signal PA wird zwischen den Verzögerungseinheiten Rm und Rm + 1 durch die reiheninterne Übertragung übertragen, während es um die reiheninterne Verzögerungszeit Tdm verzögert wird.
Die bestimmten Logikzellen der Verzögerungseinheiten R1 bis Rm werden so bestimmt, dass die Positionen der Verzögerungseinheiten R1 bis Rm in den entsprechenden Zellenreihen CC1 bis CCm gleich sind. Daher sind die Zwischenreihenverzögerungszeiten Td1 bis Tdm – 1 aneinander angeglichen. Weiterhin sind die bestimmten Logikzellen der Verzögerungseinheiten Rn – i + 2 (i = 2, ...m) in den Zellenreihen CCi gleich. Daher sind die Zwischenreihenverzögerungszeiten Tdm + 1 bis Tdn – 1 aneinander angeglichen. Weiterhin ist die Zwischenreihenverzögerungszeit Tdn im Wesentlichen gleich den anderen Zwischenreihenverzögerungszeiten.
Der bestimmte Abstand zwischen den Verzögerungseinheiten Rm und Rm + 1 in den Zellenreihen CCm wird so gesetzt, dass die reiheninterne Verzögerungszeit Tdm im Wesentlichen gleich den Zwischenreihenverzögerungszeiten Td1 bis Tdm – 1 und Tdm + 1 bis Tdn wird. Daher ist jede Verzögerungseinheit Rn – i + 2 von der Verzögerungseinheit Ri um einen eingestellten Betrag in der Zellenreihe CCi beabstandet. Diese Einstellung wird durchgeführt, während auf einen Simulationswert der Verzögerungszeit auf der Leitung zwischen Schaltungselementen Bezug genommen wird, der dargestellt wird, wenn die manuelle Verdrahtung unter Verwendung eines FPGA-Entwicklungswerkzeugs durchgeführt wird.
Weiterhin ist jede Latchschaltung Li (1 = 1, ...n) in einer logischen Zelle der Zellenreihe CCi oder CCn – i + 2 angeordnet, wo sich die Verzögerungseinheit Ri befindet. Die Positionen der Logikzellen mit den Latchschaltungen L1 bis Ln in den entsprechenden Zellenreihen CC1 bis CCm werden so gesetzt, dass die Relativpositionen der Latchschaltungen L1 bis Ln zu den entsprechenden Verzögerungseinheiten R1 bis Rn gleich sind.
Mit dieser Anordnung der Verzögerungseinheiten in der Impulsverzögerungsschaltung 20 wird der Impuls PA durch die Zwischenreihenübertragung zwischen den Verzögerungseinheiten R1 bis Rm, zwischen den Verzögerungseinheiten Rm + 1 bis Rn und zwischen den Verzögerungseinheiten Rn und R1 übertragen und von der reiheninternen Übertragung zwischen den Verzögerungseinheiten Rm und Rm + 1 übertragen. Um die reiheninterne Übertragungsverzögerungszeit basierend auf der reiheninternen Übertragung gleich der Zwischenreihenübertragungsverzbgerungszeit basierend auf der Zwischenreihenübertragung zu machen, wird der Abstand der Verzögerungseinheiten Rm und Rm + 1 in der Zellenreihe CCm durch die Anordnung der Verzögerungseinheiten R1 bis Rn so eingestellt, dass die Verzögerungszeiten Td1 bis Tdn im Wesentlichen gleich zueinander gemacht werden.
Selbst wenn daher die Verzögerungseinheiten R1 bis Rn der Impulsverzögerungsschaltung 20, die durch eine Ringverzögerungsleitung (RDL) gebildet ist, in den Zellenreihen CC1 bis CCm (m = (n + 1)/2) angeordnet werden, um eine Mehrzahl von Verzögerungseinheiten in der Zellenreihe CCm unterzubringen und um das Signal PA in einer Gruppe von Verzögerungseinheiten durch die reiheninterne Übertragung zu übertragen und in einer anderen Gruppe von Verzögerungseinheiten durch die Zwischenreihenübertragung, können die Verzögerungszeiten Td1 bis Tdn im Wesentlichen gleich zueinander gemacht werden, indem die Abstände unter den Verzögerungseinheiten in der Zellenreihe CCm eingestellt werden. Im Ergebnis können bei der Zeitmessvorrichtung 2, welche mit dem FPGA realisiert werden, welches die PLD darstellt, die Verzögerungszeiten in den Paaren von Verzögerungseinheiten im Wesentlichen gleich zueinander gemacht werden oder einander angeglichen werden, und eine Zeitperiode von der Eingabe des Signals PA bis zur Eingabe des Impulses PB kann stets aus den digitalen Daten DT und dem gemeinsamen Wert der Verzögerungszeiten Td1 bis Tdn in gleichförmiger Auflösung erkannt werden.
Da weiterhin die Schaltung 20 durch die RDL gebildet ist, kann die Anzahl von Verzögerungseinheiten im Vergleich zu einer Schaltung mit einer geraden Verzögerungsleitung oder Verzögerungslinie (SDL) wesentlich verringert werden. Im Ergebnis kann die Arbeitsbelastung bei der manuellen Anordnung der Verzögerungseinheiten erheblich verringert werden.
Bei dieser Ausführungsform wird die Anzahl von Verzögerungseinheiten in der Zellenreihe CCm (z. B. m = 4) zwei, so dass das Signal PA durch die reiheninterne Verzögerungszeit nur auf einer Leitung oder Linie zwischen diesen Verzögerungseinheiten verzögert wird. Die Anzahl von Verzögerungseinheiten, welche aufeinanderfolgend in Verbindungsreihenfolge in einer Zellenreihe angeordnet oder ausgerichtet sind, kann auch drei oder mehr betragen, so dass diese Verzögerungseinheiten in jeder eingestellten Anzahl von Logikzellen anordenbar sind. In diesem Fall wird das Signal PA über die reiheninterne Verzögerungszeit auf jeder der Übertragungsleitungen in der Zellenreihe verzögert.
Weiterhin sind bei dieser Ausführungsform die Verzögerungseinheiten R1 bis Rn miteinander in Ringform verbunden. Die Verzögerungseinheiten R1 bis Rn können jedoch auch seriell miteinander verbunden sein, so dass die Impulsverzögerungsschaltung bei der Vorrichtung gemäß 1 anwendbar wird. Genauer gesagt, wenn die Zellenreihen CC1 bis CCn – 1 in dieser Reihenfolge ausgerichtet oder angeordnet werden, ist jede Verzögerungseinheit Ri (i = m + 1, ...n) in einer Logikzelle der Zellenreihe CCi – 1 angeordnet.
Weiterhin sind bei dieser Ausführungsform die Positionen der Verzögerungseinheiten R1 bis Rm in den entsprechenden Zellenreihen gleich. Jedoch kann die Position der Verzögerungseinheit Ri (j = 1, ...m – 1) in der Zellenreihe CCj unterschiedlich zur Position der Verzögerungseinheit Rj + 1 in der Zellenreihe CCj + 1 um einen Abstand oder Betrag entsprechend einer bestimmten Anzahl von Logikzellen sein. In diesem Fall werden die Relativpositionen der Verzögerungseinheiten Rn – i + 2 (i = 2, ...m) zu der Verzögerungseinheit Ri auf dem eingestellten Abstand beibehalten.
Weiterhin kann bei dieser Ausführungsform im Fall von zwei Verzögerungseinheiten in der Zellenreihe Cm anstelle der Einstellung des Abstands zwischen diesen Verzögerungseinheiten die Einheitsverzögerungszeit der Verzögerungseinheit Rm länger als die Einheitsverzögerungszeiten der anderen Verzögerungseinheiten gemacht werden, um die reiheninterne Verzögerungszeit Tdm im Wesentlichen gleich den Zwischenreihenverzögerungszeiten Td1 bis Tdm – 1 und Tdm + 1 bis Tdn zu machen. Beispielsweise wird die Verzögerungseinheit Rm durch ein NAND-Gatter gebildet, während jede der anderen Verzögerungseinheiten durch ein NOT-Gatter gebildet wird, welches eine Einheitsverzögerungszeit kürzer als diejenige des NAND-Gatters hat. In diesem Fall wird der Impuls PA der Verzögerungseinheit Rm anstelle der Verzögerungseinheit R1 eingegeben.
Weiterhin wird bei dieser Ausführungsform eine ungeradzahlige Anzahl von Verzögerungseinheiten in der Schaltung 20 verwendet. Wenn jedoch anstelle des NAND-Gatters R1 ein AND-Gatter verwendet wird, kann auch eine geradzahlige Anzahl von Verzögerungseinheiten verwendet werden. In diesem Fall sind die Verzögerungseinheiten Rm + 1 bis Rn (m = n/2) in bestimmten Logikzellen der Zellenreihen CCi bis CCm unterschiedlich zu bestimmten Logikzellen der Verzögerungseinheiten R1 bis Rm angeordnet, und die Verzögerungseinheiten Rm + 1 bis Rn, die in dieser Reihenfolge ausgerichtet sind, werden in einer Richtung entgegengesetzt zur Reihenrichtung angeordnet. Das heißt, jede Verzögerungseinheit Rn – i + 1 (i = 1, ...m) wird in der Zellenreihe CCi angeordnet.
<ABWANDLUNG DER DRITTEN AUSFÜHRUNGSFORM>
Bei dieser Abwandlung werden die Verzögerungseinheiten R1 bis Rn manuell in einer Mehrzahl von Zellenreihen auf dem FPGA in Übertragungsreihenfolge des Signals PA angeordnet, um das Signal PA auf Leitungen einer jeden Zellenreihe durch eine reiheninterne Übertragung zu übertragen und um das Signal PA auf Leitungen zwischen Zellenreihe durch eine Zwischenreihenübertragung zu übertragen. 6A ist eine An sicht, welche die manuelle Anordnung der Verzögerungseinheiten R1 bis R7 und Latchschaltungen L1 bis L7 der Schaltung 20 von 4 auf dem FPGA gemäß einer Abwandlung der dritten Ausführungsform zeigt. 6B ist eine Ansicht, welche die Verzögerungseinheiten R1 bis R7 zeigt, die durch NAND-Gatter und NOT-Gatter bei der Abwandlung der dritten Ausführungsform gebildet sind.
Gemäß 6A ist jede der Verzögerungseinheiten R1 bis Rn (z. B. n = 7) in einer bestimmten Logikzelle des FPGA angeordnet, um die Verzögerungseinheiten R1 bis Rn in einer Mehrzahl von Zellenreihen CC2 und CC3 in dieser Reihenfolge ausgerichtet in Übertragungsreihenfolge anzuordnen. Ein erster Teil der Verzögerungseinheiten R1 bis Rm (m = (n + 1)/2), welche aufeinanderfolgend in Übertragungsreihenfolge angeordnet sind, wird in der Zellenreihe CC2 in gleichmäßigen Abständen (z. B. alle zwei Logikzellen) entlang der Spaltenrichtung angeordnet. Ein zweiter Teil der Verzögerungseinheiten Rm + 1 bis Rn, die aufeinanderfolgend in Übertragungsreihenfolge ausgerichtet sind, wird in der Zellenreihe CC3 in gleichmäßigen Abständen entlang der Richtung entgegengesetzt zur Spaltenrichtung angeordnet. Die Verzögerungseinheit Rm + 1 liegt mittig zwischen den Verzögerungseinheiten Rm – 1 und Rm in Spaltenrichtung. Somit liegt die Verzögerungseinheit Rn nahe der Verzögerungseinheit R1.
Dann werden die Verzögerungseinheiten R1 bis Rn miteinander in Übertragungsreihenfolge in einer Ringform verbunden, wobei die Verzögerungseinheiten R1 und Rn miteinander verbunden werden. Daher wird das Signal PA über die Verzögerungseinheiten R1 bis Rn übertragen, welche miteinander in Übertragungsreihenfolge verbunden sind.
Das Signal PA wird zwischen den Verzögerungseinheiten R1 und Rm und zwischen den Verzögerungseinheiten Rm + 1 und Rn mittels der reiheninternen Übertragung übertragen, während es zwischen den Verzögerungseinheiten Rj und Rj + 1 (j = 1, 2, ...m – 1, m + 1, ...n – 1) in jedem Paar um die reiheninterne Verzögerungszeit Tdj verzögert wird. Das Signal PA wird zwischen den Verzögerungseinheiten Rm und Rm + 1 und zwischen den Verzögerungseinheiten Rn und R1 über die Zwischenreihenübertragung übertragen, wobei es um die Zwischenreihenverzögerungszeiten Tdm und Tdn verzögert wird.
Die Verzögerungseinheiten R1 bis Rm der Zellenreihe CC2 werden in den bestimmten Logikzellen angeordnet und in gleichen Abständen ausgerichtet, und die Verzögerungseinheiten Rm + 1 bis Rn der Zellenreihe CC3 werden in bestimmten Logikzellen angeordnet und in gleichen Intervallen ausgerichtet. Daher sind die reiheninternen Verzögerungszeiten Td1 bis Tdm – 1 und Tdm + 1 bis Tdn – 1 im Wesentlichen gleich zueinander. Weiterhin sind die bestimmten Logikzellen für die, Verzögerungseinheiten Rm + 1 bis Rn in der Zellenreihe CC3 so bestimmt, dass der Abstand zwischen den Verzögerungseinheiten Rm und Rm + 1 gleich dem Abstand zwischen den Verzögerungseinheiten Rn und R1 ist. Daher sind die Zwischenreihenverzögerungszeiten Tdm und Tdn im Wesentlichen gleich zueinander.
Bei dieser Abwandlung ist jede Verzögerungseinheit Ri (i = 1, 2, ...m) der Zellenreihe CC2 in der 2i – 1)-ten Logikzelle angeordnet und jede Verzögerungseinheit Ri (i = m + 1, ...n) der Zellenreihe CC3 ist in der (4m – 2i)-ten Logikzelle angeordnet.
Bei diesen Verzögerungseinheiten wird unter der Annahme, dass die Einheitsverzögerungszeiten der Verzögerungseinheiten Rj (j = 1, 2, ...m – 1, m + 1, ...n – 1) gleich den Einheitsverzögerungszeiten der Verzögerungseinheiten Rm und Rn sind, der gemeinsame Wert der reiheninternen Verzögerungszeiten Tdj niedriger als der gemeinsame Wert der Zwischenreihenverzögerungszeiten Tdm und Tdn. Bei dieser Abwandlung werden die Einheitsverzögerungszeiten der Verzögerungseinheiten Rm und Rn niedriger als die Einheitsverzögerungszeiten der Verzögerungseinheiten Rj gemacht, um den gemeinsamen Wert der reiheninternen Verzögerungszeiten Tdj an den gemeinsamen Wert der Zwischenreihenverzögerungszeiten Tdm und Tdn anzugleichen.
Genauer gesagt und wie in 6B gezeigt, jede der Verzögerungseinheiten Rm und Rn wird durch ein NOT-Gatter mit der kürzesten Einheitsverzögerungszeit aus denjenigen verschiedener Arten von Logikelementen gebildet und jede Verzögerungseinheit Rj wird durch ein NAND-Gatter oder ein XNOR-Gatter mit einer Einheitsverzögerungszeit größer als derjenigen des NOT-Gatters gebildet, um somit die reiheninternen Verzögerungszeiten Tdj Im Wesentlichen gleich den Zwischenreihenverzögerungszeiten Tdm und Tdn zu machen. Falls ein NAND-Gatter jede Verzögerungseinheit Rj bil det, wird das hochpegelige Signal stets einem Eingangsanschluss des NAND-Gatters einer jeden der Verzögerungseinheiten R2 bis Rm – 1 und Rm + 1 bis Rn – 1 eingegeben, um die Verzögerungseinheiten als Invertierer zu betreiben.
Die Latchschaltungen L1 bis Lm sind entsprechend in Logikzellen der Zellenreihe CC1 benachbart der Zellenreihe CC2 auf dem FPGA so angeordnet, dass die Position einer jeden Latchschaltung der Zellenreihe CC1 gleich der Position der entsprechenden Verzögerungseinheit in der Zellenreihe CC2 ist. Die Latchschaltungen Lm + 1 bis In sind entsprechend in Logikzellen der Zellenreihe CC4 benachbart der Zellenreihe CC3 auf dem FPGA so angeordnet, dass die Position einer jeden Latchschaltung in der Zellenreihe CC4 gleich der Position der entsprechenden Verzögerungseinheit in der Zellenreihe CC3 ist. Somit sind die Latchschaltung Li und die Verzögerungseinheit Ri (i = 1, 2, ...n) in Reihenrichtung zueinander benachbart.
Da bei dieser Anordnung der Verzögerungseinheiten in der Impulsverzögerungsschaltung 20 die Einheitsverzögerungszeiten der Verzögerungseinheiten Rm und Rn niedriger als die Einheitsverzögerungszeiten der Verzögerungseinheiten Rj gesetzt sind, sind die reiheninternen Verzögerungszeiten Tdj im Wesentlichen gleich den Zwischenreihenverzögerungszeiten Tdm und Tdn.
Folglich lassen sich die gleichen Effekte wie bei der dritten Ausführungsform erreichen.
Bei dieser Abwandlung werden die Einheitsverzögerungszeiten der Verzögerungseinheiten Rm und Rn niedriger als die Einheitsverzögerungszeiten der Verzögerungseinheiten Rj gemacht (j = 1, 2, ...m – 1, m + 1, ...n – 1), um die reiheninternen Verzögerungszeiten Tdj im Wesentlichen an die Zwischenreihenverzögerungszeiten Tdm und Tdn anzugleichen. Anstelle der Einstellung der Einheitsverzögerungszeiten kann jedoch auch der Abstand zwischen den Verzögerungseinheiten Rj und Rj + 1 in jedem Paar auf einen eingestellten Wert so gesetzt werden, dass der gemeinsame Wert der reiheninternen Verzögerungszeiten Tdj im Wesentlichen gleich dem gemeinsamen Wert der Zwischenreihenverzögerungszeiten Tdm und Tdn wird. Weiterhin kann zusätzlich zur Einstellung der Einheitsverzögerungszeiten der Abstand zwischen den Verzögerungs einheiten Rj und Rj + 1 in jedem Paar geeignet eingestellt werden, um die reiheninternen Verzögerungszeiten Tdj im Wesentlichen an die Zwischenreihenverzögerungszeiten Tdm und Tdn anzugleichen.
<VIERTE AUSFÜHRUNGSFORM>
Bei dieser Ausführungsform werden die Verzögerungseinheiten R1 bis Rn, die miteinander in Ringform zu verbinden sind, in einer einzelnen Zellenreihe auf dem FPGA angeordnet.
7A ist eine Ansicht, welche die manuelle Anordnung der Verzögerungseinheiten R1 bis R9 und Latchschaltungen L1 bis L9 der Impulsverzögerungsschaltung 20 gemäß 4 auf dem FPGA bei der vierten Ausführungsform zeigt. 7B ist eine Ansicht, welche Verzögerungseinheiten gemäß der vierten Ausführungsform zeigt, die dort als NAND-Gatter und NOT-Gatter ausgebildet sind.
Gemäß 7A sind die Verzögerungseinheiten R1 bis Rn (z. B. n = 9) entsprechend in bestimmten Logikzellen einer einzelnen Zellenreihe oder Zellenfolge CC1 angeordnet. Die Verzögerungseinheiten R1 bis Rm (m = (n + 1)/2) werden in gleichen Abständen (z. B. alle zwei Logikzellen) angeordnet, um in Spaltenrichtung in dieser Reihenfolge und voneinander beabstandet ausgerichtet zu sein. Die Verzögerungseinheiten Rm + 1 bis Rn werden in gleichen Abständen (z. B. alle zwei Logikzellen) in einer Richtung entgegengesetzt zur Spaltenrichtung in dieser Reihenfolge ausgerichtet, wobei jede der Verzögerungseinheiten Rm + 1 bis Rn zwischen zwei Verzögerungseinheiten zu liegen kommt, die in den Verzögerungseinheiten R1 bis Rm enthalten sind. Genauer gesagt, jede Verzögerungseinheit R2m – 1 (i = 1, ...m – 1) in den Verzögerungseinheiten Rm + 1 bis Rn wird zwischen die Verzögerungseinheiten Ri und Ri + 1 gesetzt, die in den Verzögerungseinheiten R1 bis Rm enthalten sind. Somit ist die Verzögerungseinheit Rn so angeordnet, dass sie aus den Verzögerungseinheiten Rm + 1 bis Rn der Verzögerungseinheit R1 am nächsten ist.
Dann werden die Verzögerungseinheiten R1 bis Rn miteinander in dieser Reihenfolge verbunden, wobei die Verzögerungseinheiten R1 und Rn miteinander verbunden werden. Somit sind die Verzögerungseinheiten R1 bis Rn in Verbindungsreihenfolge in Ringform, angeordnet.
Die bestimmten Logikzellen für die Verzögerungseinheiten R1 bis Rn in der Zellenreihe CC1 werden so bestimmt, dass die Abstände der Verzögerungseinheiten R1 bis Rm gleich den Abständen der Verzögerungseinheiten Rm + 1 bis Rn sind. Somit sind die reiheninternen Verzögerungszeiten Tdj (j = 1, 2, ...m – 1, m + 1, ...n – 1) im Wesentlichen gleich zueinander oder aneinander angeglichen. Weiterhin ist die Verzögerungseinheit Rm + 1 zwischen die Verzögerungseinheiten Rm – 1 und Rm gesetzt, so dass die Verzögerungseinheit Rn zwischen die Verzögerungseinheiten R1 und R2 gesetzt ist. Weiterhin ist die Verzögerungseinheit Rm + 1 so angeordnet, dass der Abstand zwischen den Verzögerungseinheiten Rm und Rm + 1 gleich dem Abstand zwischen den Verzögerungseinheiten Rm – 1 und Rm + 1 ist. Somit sind die reiheninternen Verzögerungszeiten Tdm und Tdn im Wesentlichen gleich zueinander.
Beispielsweise werden die Verzögerungseinheiten R1 bis Rm, die alle zwei Logikzellen angeordnet sind, und die Verzögerungseinheiten Rm + 1 bis Rn, die alle zwei Logikzellen angeordnet sind, aufeinanderfolgend in der Zellenreihe CC1 angeordnet.
Bei diesen Verzögerungseinheiten Ist, da die Verzögerungseinheit Rm + 1 zwischen den Verzögerungseinheiten Rm – 1 und Rm liegt und die Verzögerungseinheit Rn zwischen den Verzögerungseinheiten R1 und R2 liegt, der Abstand zwischen den Verzögerungseinheiten Rm und Rm + 1 und der Abstand zwischen den Verzögerungseinheiten Rn und R1 kürzer als der Abstand zwischen den Verzögerungseinheiten Rj und Rj + 1. In diesem Fall ist die Übertragungsverzögerungszeit auf der reiheninternen Leitung zwischen den Verzögerungseinheiten Rm und Rm + 1 und die Übertragungsverzögerungszeit auf der reiheninternen Leitung zwischen den Verzögerungseinheiten Rn und R1 kürzer als die Übertragungsverzögerungszeit auf der reiheninternen Leitung zwischen den Verzögerungseinheiten Rj und Rj + 1. Unter der Annahme, dass die Einheitsverzögerungszeiten der Verzögerungseinheiten R1 bis Rn gleich zueinander sind, werden daher die reiheninternen Verzögerungszeiten Tdm und Tdn kürzer als die reiheninternen Verzögerungszeiten Tdj.
Um bei dieser Ausführungsform die reiheninternen Verzögerungszeiten Tdj an die reiheninternen Verzögerungszeiten Tdm und Tdn anzugleichen, werden die Einheitsverzögerungszeiten der Verzögerungseinheiten Rj kürzer als die Einheitsverzögerungszeiten der Verzögerungseinheiten Rm und Rn gemacht. Genauer gesagt und wie in 7B gezeigt, wird jede Verzögerungseinheit Rj durch ein NOT-Gatter mit der kürzesten Einheitsverzögerungszeit aus verschiedenen Typen von Logikelementen gemacht und jede der Verzögerungseinheiten Rm und Rn wird durch ein NAND-Gatter oder XNOR-Gatter mit einer längeren Einheitsverzögerungszeit als bei einem NOT-Gatter gemacht, so dass die reiheninternen Verzögerungszeiten Tdj im Wesentlichen gleich den reiheninternen Verzögerungszeiten Tdm und Tdn gemacht werden.
Die Latchschaltungen L1 bis In sind entsprechend in Logikzellen der Zellenreihe CC2 benachbart der Zellenreihe CC1 so angeordnet, dass die Position einer jeden Latchschaltung Li (i = 1, 2, ...n) in der Zellenreihe CC2 gleich der Position der entsprechenden Verzögerungseinheit Ri in der Zellenreihe CC1 ist. Somit sind die Latchschaltung Li und die Verzögerungseinheit Ri in Reihenrichtung gesehen einander benachbart.
Mit dieser Anordnung der Verzögerungseinheiten in der Impulsverzögerungsschaltung 20 können, auch wenn die Verzögerungseinheiten R1 bis Rn der Impulsverzögerungsschaltung 20, die als Ringverzögerungsleitung (RDL) strukturiert ist, in der gleichen Zellenreihe des FPGA angeordnet sind, die reiheninternen Verzögerungszeiten Tdi (i = 1, 2, ...n) im Wesentlichen aneinander angeglichen werden, indem die Einheitsverzögerungszeiten der Verzögerungseinheiten Ri eingestellt werden.
Obgleich daher die Zeitmessvorrichtung 2 durch das FPGA realisiert wird, welches die PLD darstellt, kann die erkannte Zeitdauer stets mit gleichförmiger Auflösung auf gleiche Weise wie bei der dritten Ausführungsform erhalten werden.
<ABWANDLUNG DER VIERTEN AUSFÜHRUNGSFORM>
Bei dieser Abwandlung werden die Verzögerungseinheiten R1 bis Rn, welche miteinander in Ringform zu verbinden sind, manuell in einer einzelnen Zellenreihe des FPGA angeordnet, wobei die Verzögerungseinheiten R1 bis Rn passend in gleichen Abständen angeordnet werden. 8 ist eine Ansicht, welche die manuelle Anordnung der Verzögerungseinheiten R1 bis R7 und Latchschaltungen L1 bis L7 der Impulsverzögerungsschaltung 20 von 4 auf dem FPGA gemäß der Abwandlung der vierten Ausführungsform zeigt.
Gemäß 8 sind die Verzögerungseinheiten R1 bis Rn (z. B. n = 7) der Schaltung 20 entsprechend in bestimmten Logikzellen der gleichen Zellenreihe CC1 angeordnet. Ein erster Teil von Verzögerungseinheiten R1 bis Rm (m = (n + 3)/2) wird in gleichen Abständen (z. B. alle zwei Logikzellen) in Spaltenrichtung in dieser Reihenfolge ausgerichtet und voneinander beabstandet. Ein zweiter Teil von Verzögerungseinheiten Rm + 1 bis Rn wird in gleichen Abständen (z. B. alle zwei Logikzellen) in einer Richtung entgegengesetzt zur Spaltenrichtung in dieser Reihenfolge ausgerichtet angeordnet, um jede der Verzögerungseinheiten Rm + 1 bis Rn zwischen zwei Verzögerungseinheiten anzuordnen, die in den Verzögerungseinheiten R2 bis Rm – 1 enthalten sind, welche anders als die Verzögerungseinheiten R1 und Rm sind, die an beiden Enden des ersten Teils der Verzögerungseinheiten R1 bis Rm liegen. Genauer gesagt, jede Verzögerungseinheit Rn – i + 2 (i = 2, ...m – 2) des zweiten Teils liegt zwischen den Verzögerungseinheiten Ri und Ri + 1.
Dann werden die Verzögerungseinheiten R1 bis Rn miteinander in dieser Reihenfolge verbunden, während die Verzögerungseinheiten R1 und Rn miteinander verbunden werden. Somit sind die Verzögerungseinheiten R1 bis Rn in Verbindungsreihenfolge und in Ringform angeordnet.
Bei dieser Anordnung der Verzögerungseinheiten werden die reiheninternen Verzögerungszeiten Tdj (j = 1, 2, ...m – 1, m + 1, ...n – 1) im Wesentlichen gleich zueinander gemacht, da die Abstände der Verzögerungseinheiten R1 bis Rm gleich den Abständen der Verzögerungseinheiten Rm + 1 bis Rn sind. Weiterhin liegt die Verzögerungseinheit Rm + 1 mittig zwischen den Verzögerungseinheiten Rm – 2 und Rm – 1, um den Abstand zwischen den Verzögerungseinheiten Rm und Rm + 1 gleich dem Abstand zwischen den Verzögerungseinheiten Rn und R1 zu machen. Somit sind die reiheninternen Verzögerungszeiten Tdm und Tdn im Wesentlichen aneinander angeglichen.
Beispielsweise werden die Verzögerungseinheiten R2 bis Rm – 1, die alle zwei Logikzellen liegen, und die Verzögerungseinheiten Rm + 1 bis Rn, die alle zwei Logikzellen liegen, aufeinanderfolgend in der Zellenreihe CC1 angeordnet. Jede der Verzögerungseinheiten R1 und Rm ist von den Verzögerungseinheiten R2 bis Rm – 1 und den Verzögerungseinheiten Rm + 1 bis Rn beabstandet.
Die Latchschaltungen L1 bis In sind entsprechend in Logikzellen der Zellenreihe CC2 benachbart der Zellenreihe CC1 so angeordnet, dass die Position jeder Latchschaltung Li (i = 1, 2, ...n) in der Zellenreihe CC2 gleich der Position der entsprechenden Verzögerungseinheit Ri in der Zellenreihe CC1 ist. Somit sind die Latchschaltung und die Verzögerungseinheit Ri in Reihenrichtung gesehen einander benachbart.
Mit dieser Anordnung der Verzögerungseinheiten in der Impulsverzögerungsschaltung 20 ist der Abstand zwischen den Verzögerungseinheiten Rm und Rm + 1 und der Abstand zwischen den Verzögerungseinheiten Rn und R1 etwas länger als der Abstand zwischen den Verzögerungseinheiten Rj und Rj + 1 (j = 2, ...m – i, m + 1, ...n – 1). In diesem Fall wird die Übertragungsverzögerungszeit auf der reiheninternen Leitung zwischen den Verzögerungseinheiten Rm und Rm + 1 und die Übertragungsverzögerungszeit auf der reiheninternen Leitung zwischen den Verzögerungseinheiten Rn und R1 etwas länger als die zweite Übertragungsverzögerungszeit auf der reiheninternen Leitung zwischen den Verzögerungseinheiten Rj und Rj + 1.
Diese Differenz zwischen den Übertragungsverzögerungszeiten ist jedoch vernachlässigbar. Der Grund hierfür ist wie folgt: Der Abstand der Verzögerungseinheiten Rm und Rm + 1 (oder der Verzögerungseinheiten Rn und R1) beträgt das 1,5-Fache des Abstands der Verzögerungseinheiten Rj und Rj + 1. Im Vergleich zu einer Anordnung der Verzögerungseinheiten in der Schaltung 20 gemäß 7A, wo der Abstand der Verzögerungseinheiten Rj und Rj + 1 das Zweifache des Abstands der Verzögerungseinheiten Rm und Rm + 1 (oder der Verzögerungseinheiten Rn und R1) beträgt, ist die Übertragungsverzögerungszeit zwischen den Verzögerungseinheiten Rm und Rm + 1 (oder den Verzögerungseinheiten Rn und R1) annähernd gleich der Übertragungsverzögerungszeit zwischen den Verzögerungseinheiten Rj und Rj + 1. Das heißt, wenn jede der Ver zögerungseinheiten R2 bis Rn durch ein NOT-Gatter gebildet ist, sind die reiheninternen Verzögerungszeiten Tdm und Tdn annähernd gleich den reiheninternen Verzögerungszeiten Tdj.
Folglich, wenn die Verzögerungseinheiten R1 bis Rn der Impulsverzögerungsschaltung 20, die durch die Ringverzögerungsleitung (RDL) gebildet ist, in einer einzelnen Zellenreihe des FPGA angeordnet werden, sind die reiheninternen Verzögerungszeiten Td1 bis Tdn annähernd gleich zueinander, wenn jede der Verzögerungseinheiten R2 bis Rn durch ein NOT-Gatter gebildet wird, und die erkannte Zeitperiode kann stets mit gleichförmiger Auflösung bei der Zeitmessvorrichtung 2 erhalten werden, welche mit dem FPGA realisiert wird, welches die PLD darstellt.
Bei dieser Abwandlung kann abgeschätzt werden, dass die reiheninternen Verzögerungszeiten Tdm und Tdn annähernd gleich den reiheninternen Verzögerungszeiten Tdj sind, so dass jede der Verzögerungseinheiten R2 bis Rn durch ein NOT-Gatter gebildet wird. Um jedoch die reiheninternen Verzögerungszeiten Tdj gleich den reiheninternen Verzögerungszeiten Tdm und Tdn zu machen, können die Einheitsverzögerungszeiten der Verzögerungseinheiten Rm und Rn geringer als die Einheitsverzögerungszeiten der Verzögerungseinheiten Rj gemacht werden. Genauer gesagt, jede der Verzögerungseinheiten Rm und Rn wird durch ein NOT-Gatter mit der kürzesten Einheitsverzögerungszeit unter den verschiedenen Arten von Logikelementen gemacht und jede Verzögerungseinheit Rj wird durch ein NAND-Gatter oder ein XNOR-Gatter mit einer längeren Einheitsverzögerungszeit als bei einem NOT-Gatter gemacht, so dass die reiheninternen Verzögerungszeiten Tdj im Wesentlichen gleich den reiheninternen Verzögerungszeiten Tdm und Tdn gemacht werden.
<FÜNFTE AUSFÜHRUNGSFORM>
9 ist ein Blockdiagramm einer digital gesteuerten Oszillatorvorrichtung mit einer Impulsverzögerungsschaltung gemäß der fünften Ausführungsform, während 10 eine Ansicht ist, welche die manuelle Anordnung von Verzögerungseinheiten und Wahleinheiten der Schaltung auf dem FPGA zeigt.
Gemäß den 9 und 10 hat eine digital gesteuerte Oszillatorvorrichtung 3 einen Ringoszillator 30 und eine Oszillatorsteuerschaltung 32. Der Oszillator 30 hat eine Impulsverzögerungsschaltung bestehend aus einer Mehrzahl von Verzögerungseinheiten R1 bis Rn (z. B. ist n eine ungeradzahlige Zahl größer als 1), einer Mehrzahl von Wahleinheiten S1 bis Sn und einem Zähler (nicht gezeigt). Diese Verzögerungseinheiten R1 bis Rn sind auf gleiche Weise wie die Verzögerungseinheiten R1 bis Rn der 4 und 5 aufgebaut. Der Impuls PA wird wiederholt über die Verzögerungseinheiten R1 bis Rn zirkuliert und der Zähler zählt die Anzahl von Zirkulationen oder Umläufen. Die Gruppe von Wahleinheiten S1 bis Sn empfängt die verzögerten Signale D1 bis Dn. Die Schaltung 32 wählt ein verzögertes Signal Di (i = 1, 2, ...n), das in der Verzögerungseinheit Ri verzögert wurde, sowie auf der Linie oder Leitung zwischen zwei Verzögerungseinheiten Ri und Ri + 1 (um die Verzögerungszeit Tdi) gemäß den Steuerdaten CD, erkennt den Zeitpunkt, zu dem die Anzahl von Umläufen, die im Zähler gezählt werden, einen gesteuerten Wert Nc erreicht, der von den Steuerdaten CD angegeben ist, erkennt das verzögerte Signal Di, das von der Gruppe von Wahleinheiten S1 bis Sn nach dem erkannten Zeitpunkt übertragen wird, erkennt eine Zeitperiode von der Eingabe des Signals Pa zur Erkennung des verzögerten Signals Di und gibt ein Signal Pout aus, welches die erkannte Zeitperiode angibt. Diese erkannte Zeitperiode Tout wird ausgedrückt als Tout = Nc × (Td1 + ...Tdn) + (Td1 + ...Tdi). Somit kann diese Vorrichtung 3 einen Oszillationszyklus auf die erkannte Zeitdauer Tout steuern.
Die oben beschriebene Vorrichtung ist beispielsweise genauer in der japanischen Patenterstveröffentlichung Nr. H07-106923 beschrieben.
Weiterhin werden bei dieser Ausführungsform die Verzögerungseinheiten R1 bis Rn und die Wahleinheiten S1 bis Sn manuell auf dem FPGA angeordnet. Die Schaltung 32 hat einen Pulswähler (nicht gezeigt) zur Steuerung der Wahleinheiten S1 bis Sn, um ein verzögertes Signal Di zu erkennen, das in den Wahleinheiten S1 bis Sn gewählt wurde.
Gemäß 10 sind die Verzögerungseinheiten R1 bis Rn (z. B. n = 7) auf dem FPGA so angeordnet, dass sie die Verzögerungseinheiten R1 bis Rn auf gleiche Weise wie bei der Anordnung der Verzögerungseinheiten R1 bis Rn in 5 angeordnet sind. Wenn die Anzahl n + 1 beispielsweise eine Amplitude von 4 ist, wird die Wahleinheit Sj (j = 1, ...(n + 1)/4) in der Zellenreihe CC2j mit der Verzögerungseinheit R2j angeordnet, um eines der verzögerten Signale D2j – 1 und D2j zu wählen. Die Wahleinheit Sn/2 + j – 1/2 (j ≥ 2) wird in der Zellenreihe CC2j – 1 mit der Verzögerungseinheit R2j – 1 angeordnet, um eines der verzögerten Signale zu wählen, das in zwei Wahleinheiten gewählt wurde. Die Wahleinheit Sn – j + 1 (j = 1, ...(n + 1)/4) wird in der Zellenreihe CC2j – 1 mit der Verzögerungseinheit Rn – 2j + 3 (j ≥ 2) angeordnet, um eines der verzögerten Signale zu wählen, das in den zwei Wahleinheiten gewählt wurde. Die Wahleinheit Sn/2 – j + 3/2 wird in der Zellenreihe CC2j mit der Verzögerungseinheit Rn – 2j + 2 angeordnet, um eines der verzögerten Signale Dn – 2j + 2 und Dn – 2j + 3 auszuwählen. Somit wird nur die Wahleinheit Sn in der Zellenreihe CC1 angeordnet, welche die Verzögerungseinheit R1 hat.
Beispielsweise im Fall von n = 7 ist die Wahleinheit S1 in der Zellenreihe CC2 mit der Verzögerungseinheit R2 angeordnet, um eines der Verzögerungssignale D1 und D2 zu wählen. Die Wahleinheit S2 ist in der Zellenreihe CC4 mit der Verzögerungseinheit R4 angeordnet, um eines der verzögerten Signale D3 und D4 zu wählen. Die Wahleinheit S3 ist in der Zellenreihe CC4 mit der Verzögerungseinheit R5 angeordnet, um eines der verzögerten Signale D5 und D6 zu wählen. Die Wahleinheit S4 ist in der Zellenreihe CC2 mit der Verzögerungseinheit R7 angeordnet, um das verzögerte Signal D7 zu wählen. Die Wahleinheit S5 ist in der Zellenreihe CC3 mit der Verzögerungseinheit R3 angeordnet, um entweder den Ausgang D (1, 2) der Wahleinheit S1 oder den Ausgang D (3, 4) der Wahleinheit S2 zu wählen. Die Wahleinheit S6 ist in der Zellenreihe CC3 mit der Verzögerungseinheit R6 angeordnet, um entweder den Ausgang D (5, 6) der Wahleinheit S3 oder den Ausgang D (7, x) der Wahleinheit S7 zu wählen. Die Wahleinheit S7 ist in der Zellenreihe CC1 mit der Verzögerungseinheit R1 angeordnet, um entweder den Ausgang D (1; 4) der Wahleinheit S5 oder den Ausgang D (5; 7) der Wahleinheit S6 zu wählen.
Die Wahleinheiten S1, S5 und S2 in der ersten Gruppe sind entsprechend so angeordnet, dass die Relativpositionen der Wahleinheiten zu den entsprechenden Verzögerungseinheiten R2, R3 und R4 untereinander gleich sind. Die Wahleinheiten S3, S6 und S4 in der zweiten Gruppe sind entsprechend so angeordnet, dass die Relativpositionen der Wahleinheiten zu den entsprechenden Verzögerungseinheiten R5, R6 und R7 zueinander gleich sind. Die Wahleinheit S7 liegt annähernd mittig zwischen der ersten Gruppe von Wahleinheiten und der zweiten Gruppe von Wahleinheiten in Spaltenrichtung gesehen.
Mit dieser Anordnung der Wahlschaltungen S1 bis S7 ist die Anzahl von Wahlschaltungen, durch welche das verzögerte Signal Di, das vom Pulswähler ausgewählt wurde, verläuft, konstant. Weiterhin ist die Länge des Verlaufs von der Ringverzögerungsleitung zur Wahlschaltung Sn ungeachtet der Wahlschaltungen konstant, durch welche das verzögerte Signal Di an die Wahlschaltung Sn übertragen wird.
Folglich sind nicht nur die Verzögerungszeiten Td1 bis Tdn aneinander angeglichen oder gleich, sondern auch das verzögerte Di, das von der Wahlschaltung Sn erhalten wird, kann zwischen der Ringverzögerungsleitung und der Wahlschaltung Sn um einen festen Betrag verzögert werden. In diesem Fall kann die Zeitdauer von der Eingabe des Signals PA bis zur Erkennung des verzögerten Signals Di mit hoher Präzision festgelegt werden, so dass die Phase des Ausgangssignals Pout geeignet so eingestellt werden kann, dass die Zeitperiode mit gleichförmiger Auflösung erkennbar wird.
<SECHSTE AUSFÜHRUNGSFORM>
11 ist ein Blockdiagramm einer Takterzeugungsvorrichtung mit einer Impulsverzögerungsschaltung gemäß der sechsten Ausführungsform.
Gemäß 11 weist eine Takterzeugungsvorrichtung 4 einen Ringoszillator 40, eine Codierschaltung 42, eine Arithmetikschaltung 44 und eine Oszillatorsteuerschaltung 46 auf. Der Oszillator 40 hat eine Mehrzahl von Verzögerungseinheiten R1 bis Rn, eine Mehrzahl von Latchschaltungen L1 bis Ln und eine Mehrzahl von Wahlschaltungen S1 bis Sn. Die Verzögerungseinheiten R1 bis Rn und die Latchschaltungen L1 bis Ln des Ringoszillators 40 haben den gleichen Aufbau wie bei der Zeitmessvorrichtung 2 von 4. Die Verzögerungseinheiten R1 bis Rn und die Wahlschaltungen S1 bis Sn des Ringoszillators 40 haben den gleichen Aufbau wie beim Ringoszillator 30 von 9. Die Codierschaltung 42 hat den gleichen Aufbau wie die Codierschaltung 22 von 4. Die Schaltung 46 hat den gleichen Aufbau wie die Schaltung 32 von 9. Somit haben die Schaltungen 42 und 46 und der Oszillator 40 in der Vorrichtung 4 einen Aufbau, der erhaltbar ist durch Kombination der Vorrichtung 2 aus 2 und der Vorrichtung aus 9.
Die Schaltung 42 erzeugt digitale Daten DT, welche den Zyklus eines Referenzsignals PB angeben, aus erzögerten Signalen D1 bis Dn des Oszillators 40. Die Schaltung 44 erzeugt Steuerdaten CD, welche einen Ausgangszyklus eines Taktsignals angeben durch Multiplizieren oder Dividieren der digitalen Daten DT mit einem oder durch einen Setzwert Ns. Die Schaltung 46 erzeugt ein Taktsignal Pout aus den Steuerdaten CD und den Ausgängen D1 bis Dn des Oszillators 40. Die Frequenz dieses Signals Pout ist gleich einer Frequenz, die erhalten wird durch Multiplizieren oder Dividieren der Frequenz des Signals PB mit dem oder durch den Setzwert Ns.
Die Vorrichtung 4 gemäß obiger Beschreibung ist beispielsweise genauer in der japanischen Patenterstveröffentlichung Nr. H07-183800 beschrieben. Da auf diese Veröffentlichung vollinhaltlich Bezug genommen wird, erfolgt keine nähere Beschreibung von weiterem Aufbau und Arbeitsweise der Vorrichtung 4.
Weiterhin sind bei dieser Ausführungsform die Verzögerungseinheiten R1 bis Rn und die Latchschaltungen L1 bis Ln des Ringoszillators 40 auf dem FPGA so angeordnet, dass die gleiche Anbringung wie in den 7A oder 8 vorliegt. Somit liegen die Verzögerungseinheiten R1 bis Rn in einer Linie oder Reihe in der Zellenreihe CC1. Die Wahlschaltungen S1 bis Sn des Ringoszillators 40 liegen in einer anderen Zellenreihe des FPGA benachbart der Zellenreihe CC1 so, dass die Relativpositionen in Reihenrichtung der Wahlschaltungen S1 bis Sn zu den entsprechenden Verzögerungseinheiten im Ringoszillator 40 gleich wie die Relativpositionen in Spaltenrichtung der Wahlschaltungen S1 bis Sn zu den entsprechenden Verzögerungseinheiten im Ringoszillator 30 sind.
Die Schaltung 42 ist so angeordnet, dass die Zellenreihe CC2 der Latchschaltungen L1 bis Ln zwischen die Zellenreihe CC1 und die Schaltung 42 gesetzt ist. Die Schaltung 46 ist so angeordnet, dass die Zellenreihe der Wahlschaltungen S1 bis Sn zwischen die Zellenreihe CC1 und die Schaltung 46 gesetzt ist.
Folglich können die Übertragungsverzögerungen der verzögerten Signale D1 bis Dn vom Oszillator 40 an jede der Schaltungen 42 und 46 aneinander angeglichen und minimiert werden, so dass das Taktsignal Pout mit der höchstmöglichen Präzision steuerbar ist.
<ABWANDLUNG DER SECHSTEN AUSFÜHRUNGSFORM>
12 ist ein Blockdiagramm einer Zyklusmessvorrichtung mit einer Impulsverzögerungsschaltung gemäß einer Abwandlung der sechsten Ausführungsform.
Gemäß 12 hat die Zyklusmessvorrichtung 5 den Ringoszillator 40, die Codierschaltung 42, eine Codierschaltung 48 und eine Arithmetikschaltung 45. Die Schaltung 48 hat den gleichen Aufbau wie die Codierschaltung 22 von 4. Die Schaltung 48 erzeugt digitale Daten DT2, welche den Zyklus eines Messsignals PX anzeigen, aus den verzögerten Signalen D1 bis Dn des Oszillators 40. Die Schaltung 45 dividiert die digitalen Daten DT2 der Schaltung 48 durch die digitalen Daten DT1 der Schaltung 42 zur Erzeugung digitaler Daten DO, welche das Verhältnis des Zyklus des Messsignals PX zum Zyklus des Referenzsignals PB angeben. Der Zyklus des Messsignals PX wird aus diesen digitalen Daten DO gemessen.
Folglich können die Übertragungsverzögerungen der verzögerten Signale D1 bis Dn vom Oszillator 40 an jede der Schaltungen 42 und 48 aneinander angeglichen und minimiert werden, so dass der Zyklus des Messsignals PX mit der höchstmöglichen Präzision messbar ist.
Der Oszillator 40 kann eine andere Gruppe von Latchschaltungen L1 bis Ln haben, die in einer anderen Zellenreihe des FPGA benachbart der Zellenreihe CC1 so angeordnet sind, dass diese Latchschaltungen L1 bis Ln die gleiche Anordnung wie diejenigen in der Zellenreihe CC2 haben. In diesem Fall ist die Schaltung 48 so angeordnet, dass diese Latchschaltungen L1 bis Ln zwischen die Zellenreihe CC1 und die Schaltung 48 gesetzt werden.
Die beschriebenen Ausführungsformen sind nicht als die vorliegende Erfindung einschränkend zu verstehen, und die Anordnungsverfahren dieser Erfindung gemäß obiger Beschreibung können untereinander und auch mit solchen aus dem Stand der Technik kombiniert werden. Beispielsweise sind bei den beschriebenen Ausführungsformen die Verzögerungseinheiten auf dem FPGA angeordnet. Die Verzögerungseinheiten können jedoch in jeglicher programmierbaren Logikvorrichtung angeordnet werden, wenn sich die reiheninterne Verzögerungszeit von der Zwischenreihenverzögerungszeit bei dieser Logikvorrichtung unterscheidet.
ZITATE ENTHALTEN IN DER BESCHREIBUNG
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Zitierte Patentliteratur

- JP 2009-68509 [0001]
- JP 05-259907 [0003]
- JP 07-183800 [0003, 0134]
- JP 07-106923 [0124]

Claims

Ein Verfahren zur Anordnung einer Mehrzahl von Verzögerungseinheiten einer Impulsverzögerungsschaltung auf einer programmierbaren Logikvorrichtung, welche eine Mehrzahl von Logikzellen in jeder aus einer Mehrzahl von Zellenreihen hat, wobei eine Zwischenreihenübertragungsverzögerungszeit auf einer Leitung zwischen zwei Logikzellen unterschiedlicher Zellenreihen sich von einer reiheninternen Übertragungsverzögerungszeit auf einer Linie zwischen zwei Logikzellen einer Zellenreihe unterscheidet, aufweisend die Schritte von: Anordnen jeder der Verzögerungseinheiten in einer Logikzelle der programmierbaren Logikvorrichtung derart, dass die Verzögerungseinheiten entsprechend in einer Mehrzahl von bestimmten Zellenreihen angeordnet sind, welche von den Zellenreihen in einer ersten Richtung ausgerichtet sind; und serielles Verbinden der Verzögerungseinheiten miteinander als gerade Verzögerungsleitung derart, dass die Verzögerungseinheiten, die in den bestimmten Zellenreihen in der Verbindungsreihenfolge der Verzögerungseinheiten angeordnet sind, in der ersten Richtung aneinandergereiht sind.
Das Verfahren nach Anspruch 1, wobei die Positionen der Logikzellen der Verzögerungseinheiten in den bestimmten Zellenreihen gleich sind.
Das Verfahren nach Anspruch 1, weiterhin mit dem Schritt des Anordnens einer jeden aus einer Mehrzahl von Latchschaltungen in einer Logikzelle einer bestimmten Zellenreihe, um die Latchschaltungen in den entsprechenden bestimmten Zellenreihen so anzuordnen, dass die Latchschaltung, die in jeder bestimmten Zellenreihe angeordnet ist, einen Ausgang der Verzögerungseinheit zwischenspeichert, die in der bestimmten Zellenreihe angeordnet ist.
Das Verfahren nach Anspruch 1, wobei ein Signal in jeder Verzögerungseinheit um eine Einheitsverzögerungszeit verzögert wird, die sich ändert mit einer Treiberspannung, welche an die Verzögerungseinheit angelegt wird, wobei die programmierbare Logikvorrichtung eine Mehrzahl von Energieversorgungen hat, deren jeweilige Treiber spannungen auf unterschiedliche Werte gesetzt sind, und wobei die programmierbare Logikvorrichtung die Treiberspannung einer Energiequelle an die Verzögerungseinheiten anlegt.
Ein Verfahren zur Anordnung einer Mehrzahl von Verzögerungseinheiten einer Impulsverzögerungsschaltung auf einer programmierbaren Logikvorrichtung, welche eine Mehrzahl von Logikzellen in jeder aus einer Mehrzahl von Zellenreihen hat, wobei eine Zwischenreihenübertragungsverzögerungszeit auf einer Leitung zwischen zwei Logikzellen unterschiedlicher Zellenreihen sich von einer reiheninternen Übertragungsverzögerungszeit auf einer Linie zwischen zwei Logikzellen einer Zellenreihe unterscheidet, aufweisend die Schritte von: Anordnen jeder der Verzögerungseinheiten in einer Logikzelle der programmierbaren Logikvorrichtung derart, dass die Verzögerungseinheiten in den Logikzellen einer einzelnen bestimmten Zellenreihe angeordnet sind, welche in den Zellenreihen enthalten ist; und Verbinden der Verzögerungseinheiten miteinander.
Das Verfahren nach Anspruch 5, wobei der Schritt des Verbindens der Verzögerungseinheiten aufweist: serielles Verbinden der Verzögerungseinheiten miteinander als eine gerade Verzögerungslinie so, dass die Verzögerungseinheiten, die in der Verbindungsreihenfolge der Verzögerungseinheiten angeordnet werden, in einer Aneinanderreihungsrichtung der Logikzellen der einzelnen bestimmten Zellenreihe aneinandergereiht werden.
Das Verfahren nach Anspruch 6, wobei der Schritt des Anordnens der Verzögerungseinheiten aufweist: Anordnen der Verzögerungseinheiten so, dass die Verzögerungseinheiten in gleichen Abständen angeordnet werden.
Das Verfahren nach Anspruch 5, wobei der Schritt des Verbindens der Verzögerungseinheiten aufweist: Verbinden der Verzögerungseinheiten in Ringform, um einen ersten Teil der Verzögerungseinheiten, welche in einer Verbindungsreihenfolge der Verzögerungseinhei ten fortlaufend aneinandergereiht sind, entlang einer Aneinanderreihungsrichtung der Logikzellen in der bestimmten Zellenreihe anzuordnen und um einen zweiten Teil der Verzögerungseinheiten, die in Verbindungsreihenfolge aufeinanderfolgend aneinandergereiht sind, entlang einer Richtung entgegengesetzt zur Aneinanderreihungsrichtung anzuordnen.
Das Verfahren nach Anspruch 8, wobei der Schritt des Anordnens der Verzögerungseinheiten aufweist: Festlegen der Anzahl von Verzögerungseinheiten auf eine ungerade Anzahl, welche durch N ausdrückbar ist, wobei der Schritt des Verbindens der Verzögerungseinheiten in Ringform aufweist: Verbinden des ersten Teils der Verzögerungseinheiten, welche auf eine Anzahl von (N + 1)/2 gesetzt sind, um den ersten Teil der Verzögerungseinheiten voneinander um eine bestimmte Anzahl von Logikzellen in der bestimmten Zellenreihe zu beabstanden; und Verbinden des zweiten Teils der Verzögerungseinheiten, welche auf eine Anzahl von (N – 1)/2 gesetzt sind, um den zweiten Teil der Verzögerungseinheiten voneinander um eine bestimmte Anzahl von Logikzellen in der bestimmten Zellenreihe zu beabstanden, wobei jede Verzögerungseinheit, die in dem zweiten Teil der Verzögerungseinheiten enthalten ist, zwischen zwei Verzögerungseinheiten gesetzt wird, die in dem ersten Teil der Verzögerungseinheiten enthalten sind.
Das Verfahren nach Anspruch 9, weiterhin mit: Bilden einer ersten Verzögerungseinheit in dem ersten Teil der Verzögerungseinheiten durch ein erstes Logikelement; Bilden einer zweiten Verzögerungseinheit in dem zweiten Teil der Verzögerungseinheiten durch das erste Logikelement; und Bilden einer jeden Verzögerungseinheit anders als die erste Verzögerungseinheit und die zweite Verzögerungseinheit durch ein zweites Logikelement mit einer Verzögerungszeit kürzer als eine Verzögerungszeit des ersten Logikelements, wobei der Schritt des Verbindens der Verzögerungseinheiten in Ringform aufweist: Verbinden der ersten Verzögerungseinheit mit einer dritten Verzögerungseinheit in dem zweiten Teil der Verzögerungseinheiten, um ein in der ersten Verzögerungseinheit verzögertes Signal an die dritte Verzögerungseinheit zu übertragen; und Verbinden der zweiten Verzögerungseinheit mit einer vierten Verzögerungseinheit in dem ersten Teil der Verzögerungseinheiten, um ein in der zweiten Verzögerungseinheit verzögertes Signal an die vierte Verzögerungseinheit zu übertragen.
Das Verfahren nach Anspruch 8, wobei der Schritt des Anordnens der Verzögerungseinheiten aufweist: Festsetzen der Verzögerungseinheit auf eine ungerade Anzahl, welche durch N ausgedrückt wird, wobei der Schritt des Verbindens der Verzögerungseinheiten in Ringform aufweist: Verbinden des ersten Teils der Verzögerungseinheiten, der auf eine Anzahl von (N + 3)/2 gesetzt ist, um den ersten Teil der Verzögerungseinheiten voneinander um eine bestimmte Anzahl von Logikzellen in der bestimmten Zellenreihe zu beabstanden; und Verbinden des zweiten Teils der Verzögerungseinheiten, der auf eine Anzahl von (N – 3)/2 gesetzt ist, um den zweiten Teil der Verzögerungseinheiten voneinander um die bestimmte Anzahl von Logikzellen in der bestimmten Zellenreihe zu beabstanden, wobei jede Verzögerungseinheit, die in dem zweiten Teil der Verzögerungseinheiten enthalten ist, zwischen zwei Verzögerungseinheiten gesetzt wird, die in dem ersten Teil der Verzögerungseinheiten enthalten sind und die anders als die zwei Verzögerungseinheiten sind, die an beiden Enden des ersten Teils der Verzögerungseinheiten liegen.
Das Verfahren nach Anspruch 5, weiterhin mit dem Schritt des Anordnens einer Mehrzahl von Latchschaltungen, des Zwischenspeicherns der Ausgänge der jeweiligen Verzögerungseinheiten in entsprechenden Logikzellen einer Zellenreihe benachbart der bestimmten Zellenreihe derart, dass jede Latchschaltung, die den Ausgang einer Verzögerungseinheit zwischenspeichert, in einer gleichen Position in der Zellenreihe liegt, wie die Verzögerungseinheit in der bestimmten Zellenreihe.
Das Verfahren nach Anspruch 5, wobei ein Signal in jeder Verzögerungseinheit um eine Einheitsverzögerungszeit verzögert wird, welche sich mit einer Treiberspannung ändert, welche an die Verzögerungseinheit angelegt wird, wobei die pro grammierbare Logikvorrichtung eine Mehrzahl von Energiequellen hat, deren jeweilige Treiberspannungen auf unterschiedliche Werte gesetzt sind, und wobei die programmierbare Logikvorrichtung die Treiberspannung einer Energiequelle an die Verzögerungseinheiten anlegt.
Ein Verfahren zur Anordnung einer Mehrzahl von Verzögerungseinheiten einer Impulsverzögerungsschaltung auf einer programmierbaren Logikvorrichtung, welche eine Mehrzahl von Logikzellen in jeder aus einer Mehrzahl von Zellenreihen hat, wobei eine Zwischenreihenübertragungsverzögerungszeit auf einer Leitung zwischen zwei Logikzellen unterschiedlicher Zellenreihen sich von einer reiheninternen Übertragungsverzögerungszeit auf einer Linie zwischen zwei aufeinanderfolgend in einer Zellenreihe angeordneten Logikzellen unterscheidet, aufweisend die Schritte von: Anordnen jeder der Verzögerungseinheiten in einer Logikzelle der programmierbaren Logikvorrichtung, um die Verzögerungseinheiten in einer Mehrzahl von bestimmten Zellenreihen, die in den Zellenreihen enthalten sind, in einer Übertragungsreihenfolge anzuordnen und um einen Teil der Verzögerungseinheiten, welche aufeinanderfolgend in der Übertragungsreihenfolge aneinandergereiht sind, in einer bestimmten Zellenreihe in bestimmten Abständen so anzuordnen, dass die reiheninterne Übertragungsverzögerungszeit auf einer Leitung zwischen zwei Verzögerungseinheiten, welche um den bestimmten Abstand voneinander beabstandet sind, in dem Teil der Verzögerungseinheiten im Wesentlichen gleich zu der Zwischenreihenübertragungsverzögerungszeit auf einer Leitung zwischen zwei Verzögerungseinheiten gemacht wird, welche aufeinanderfolgend in Übertragungsreihenfolge in zwei bestimmten Zellenreihen aneinandergereiht sind; und Verbinden zweier Verzögerungseinheiten, welche aufeinanderfolgend in Übertragungsreihenfolge aneinandergereiht sind, in einem jeden Paar miteinander, um ein Signal über die Verzögerungseinheiten in Übertragungsreihenfolge zu übertragen.
Das Verfahren nach Anspruch 14, wobei der Schritt des Anordnens jeder der Verzögerungseinheiten aufweist: Anordnen einer Verzögerungseinheit in einer bestimmten Zellenreihe, die unterschiedlich zu der bestimmten Zellenreihe des Teils der Verzögerungseinheiten ist, als eine erste Verzögerungseinheit; Anordnen von zwei Verzögerungseinheiten in jeder der bestimmten Zellenreihen, die anders als die bestimmte Zellenreihe der obersten Verzögerungseinheit und der bestimmten Zellenreihe des Teils der Verzögerungseinheiten sind, als zweite Verzögerungseinheit und dritte Verzögerungseinheit, wobei der Schritt des Verbindens der Verzögerungseinheiten aufweist: serielles Verbinden des Teils der Verzögerungseinheiten in Übertragungsreihenfolge; serielles Verbinden der ersten Verzögerungseinheit, der zweiten Verzögerungseinheiten, des Teils der Verzögerungseinheiten, die in Übertragungsreihenfolge aneinandergereiht sind, der dritten Verzögerungseinheiten und der ersten Verzögerungseinheit miteinander in dieser Reihenfolge, um die Verzögerungseinheiten der Impulsverzögerungsschaltung in Ringform zu verbinden.
Das Verfahren nach Anspruch 15, wobei Positionen der Logikzellen der ersten Verzögerungseinheit, der zweiten Verzögerungseinheiten und einer Verzögerungseinheit vor den anderen Verzögerungseinheiten in dem Teil der Verzögerungseinheiten in Übertragungsreihenfolge in den bestimmten Zellenreihen gleich sind und wobei Positionen der Logikzellen der dritten Verzögerungseinheiten und einer Verzögerungseinheit nach den anderen Verzögerungseinheiten in dem Teil der Verzögerungseinheiten in Übertragungsreihenfolge in den entsprechenden bestimmten Zellenreihen gleich sind.
Das Verfahren nach Anspruch 14, wobei der Schritt des Anordnens jeder der Verzögerungseinheiten aufweist: Anordnen des Teils der Verzögerungseinheiten in gleichen Abständen in der bestimmten Zellenreihe; und Anordnen der Verzögerungseinheiten anders als des Teils der Verzögerungseinheiten in einer bestimmten Zellenreihe, die unterschiedlich zu der bestimmten Zellenreihe des Teils der Verzögerungseinheiten ist, in gleichen Abständen.
Das Verfahren nach Anspruch 14, wobei ein Signal in jeder Verzögerungseinheit um eine Einheitsverzögerungszeit verzögert wird, welche sich mit einer Treiberspannung ändert, die an die Verzögerungseinheit angelegt wird, wobei die programmierbare Logikvorrichtung eine Mehrzahl von Energiequellen hat, deren jeweilige Trei berspannungen auf unterschiedliche Werte gesetzt sind, und wobei die programmierbare Logikvorrichtung die Treiberspannung einer Energiequelle an die Verzögerungseinheiten anlegt.
Ein Verfahren zur Anordnung einer Mehrzahl von Verzögerungseinheiten einer Impulsverzögerungsschaltung auf einer programmierbaren Logikvorrichtung, welche eine Mehrzahl von Logikzellen in jeder aus einer Mehrzahl von Zellenreihen hat, wobei eine Zwischenreihenübertragungsverzögerungszeit auf einer Leitung zwischen zwei Logikzellen unterschiedlicher Zellenreihen länger ist als eine reiheninterne Übertragungsverzögerungszeit auf einer Linie zwischen zwei Logikzellen einer Zellenreihe, aufweisend die Schritte von: Anordnen jeder der Verzögerungseinheiten in einer Logikzelle der programmierbaren Logikvorrichtung, um die Verzögerungseinheiten in einer Mehrzahl von bestimmten Zellenreihen, die in den Zellenreihen enthalten sind, in Übertragungsreihenfolge anzuordnen und um einen Teil der Verzögerungseinheiten, welche aufeinanderfolgend in Übertragungsreihenfolge aneinandergereiht sind, in einer bestimmten Zellenreihe anzuordnen; Ausbilden jeder Verzögerungseinheit, die vor einer anderen Verzögerungseinheit in Übertragungsreihenfolge in dem Teil der Verzögerungseinheiten liegt, durch ein erstes Logikelement mit einer ersten Verzögerungszeit; Ausbilden jeder der Verzögerungseinheiten anders als die Verzögerungseinheit oder die Verzögerungseinheiten, gebildet durch das erste Logikelement oder die ersten Logikelemente, durch ein zweites Logikelement mit einer zweiten Verzögerungszeit kürzer als die erste Verzögerungszeit des ersten Logikelements; und Verbinden zweier Verzögerungseinheiten, welche aufeinanderfolgend in Übertragungsreihenfolge aneinandergereiht sind, in jedem Paar miteinander, um ein Signal über die Verzögerungseinheiten in Übertragungsreihenfolge zu übertragen.
Das Verfahren nach Anspruch 19, wobei ein Signal in jeder Verzögerungseinheit um eine Einheitsverzögerungszeit verzögert wird, welche sich mit einer Treiberspannung ändert, die an die Verzögerungseinheit angelegt wird, wobei die programmierbare Logikvorrichtung eine Mehrzahl von Energiequellen hat, deren jeweilige Treiberspannungen auf unterschiedliche Werte gesetzt sind, und wobei die programmierba re Logikvorrichtung die Treiberspannung einer Energiequelle an die Verzögerungseinheiten anlegt.