DE102019215453A1 - Auf linearem Schieberegister basierter Taktsignalgenerator, zeitdomänenverschachtelter Analog-Digital-Umsetzer und Verfahren - Google Patents

Auf linearem Schieberegister basierter Taktsignalgenerator, zeitdomänenverschachtelter Analog-Digital-Umsetzer und Verfahren Download PDF

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John K. Koehler
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Abstract

Offenbart wird ein auf einem linearen Rückkopplungsschieberegister (LFSR) basierender Taktsignalgenerator, der ein LFSR umfasst, das Mehrbitzustände basierend auf einem Systemtaktsignal (CLK0) ausgibt. Basierend auf den Mehrbitzuständen erzeugt ein einphasiger Impulsgenerator ein erstes und ein zweites Taktsignal (CLK1 und CLK2), wobei die Pulsrate von CLK1 langsamer als die von CLK0 und größer als die von CLK2 ist. In einigen Ausführungsformen kann ein erster Mehrphasenpulsgenerator N-Phasen des CLK1 basierend auf CLK1 und N-Phasen des CLK0 erzeugen, und ein zweiter Mehrphasenpulsgenerator kann N-Phasen des CLK2 basierend auf CLK2 und N- erzeugen. Phasen von CLK0. Darüber hinaus können zusätzliche Register optional die N-Phasen von CLK2 verwenden, um weitere N Sätze von M-Phasen von CLK2 zu erzeugen. Ebenfalls offenbart werden eine Mehrpegelschaltung (z. B. ein zeitdomänenverschachtelter Analog-Digital-Umsetzer (ADC)), der den LFSR-basierten Taktsignalgenerator umfasst, und zugehörige Verfahren.

Description

  • HINTERGRUND
  • Gebiet der Erfindung
  • Die vorliegende Erfindung bezieht sich auf Taktsignalgeneratoren und insbesondere auf einen Taktsignalgenerator, der zur relativ schnellen Erzeugung verschiedener Mehrphasentaktsignale geeignet ist, auf eine Mehrpegelschaltung (z. B. einen zeitdomänenverschachtelte Analog-Digital-Umsetzer (ADC)), der die verschiedenen Mehrphasentaktsignale verwendet, und zugehörige Verfahren.
  • Beschreibung des Stands der Technik
  • Entwürfe für Analog-Digital-Umsetzer (ADC) mit Ultrahochgeschwindigkeiten verwenden typischerweise eine Zeitbereichsverschachtelung als Mittel zum Erhöhen des Durchsatzes. Gemäß der Darstellung in 1 kann ein beispielhafter zeitdomänenverschachtelter ADC einen primären ADC 100 mit einer ersten Schaltungsebene 110 und einer zweiten Schaltungsebene 120 umfassen. Die erste Schaltungsebene 110 kann einen Anfangsverstärker 105 umfassen, der mit einem Eingangsknoten 101 verbunden ist Der Anfangsverstärker 105 kann ein analoges Eingangssignal vom Eingangsknoten 101 empfangen und dieses Signal puffern. Die erste Schaltungsebene 110 umfasst ferner mehrere (N, z. B. 4) erste Schaltungszweige. Jeder der ersten Schaltungszweige kann einen ersten Abtast- und Halteverstärker 1150-115N-1 umfassen, der durch einen entsprechenden ersten Abtast- und Halteschalter 1110-111N-1 mit dem Anfangsverstärker 105 und dadurch mit dem Eingangsknoten 101 verbunden ist Die Schaltungsebene 120 kann mehrere Multiplexer 1500-150N-1 und mehrere Gruppen aus mehreren (M, z. B. 4) zweiten Schaltungszweigen umfassen, die zwischen den ersten Schaltungszweigen und den Multiplexern 1500-150N-1 entsprechend verbunden sind. Jeder der zweiten Schaltungszweige in einer gegebenen Gruppe kann zwischen einem entsprechenden der Multiplexer 1500-150N-1 und einem entsprechenden der ersten Schaltungszweige verbunden sein und insbesondere einen Sub-ADC 1400-140M-1, der mit dem entsprechenden der Multiplexer 1500-150N-1 verbunden ist, und einen zweiten Abtast- und Halteschalter 1220-122M-1 umfassen, der diesen Sub-ADC mit dem ersten Abtast- und Halteverstärker des entsprechenden der ersten Schaltungszweige selektiv verbinden kann. Die zweite Schaltungsebene 120 kann ferner einen Digitalsignalprozessor 155 umfassen, der jeweils digitale Zwischenausgangssignale von den Multiplexern 1500-150N-1 empfängt und ein endgültiges digitales Ausgangssignal an einen Ausgangsknoten 102 ausgibt.
  • Das Zeitdomänenverschachteln erfordert einen Taktsignalgenerator (nicht gezeigt), der verschiedene synchronisierte Mehrphasentaktsignale zum Steuern einer Taktung auf den entsprechenden verschiedenen Schaltkreisebenen 110 und 120 erzeugen kann, einschließlich mehrerer Phasen eines ersten Taktsignals, um die Taktung der Komponenten der ersten Schaltungsebene (einschließlich der ersten Abtast- und Halteschalter 1110-111N-1 und der Abtast- und Halteverstärker 1150-115N-1 ) zu steuern, und mehrerer Phasen eines zweiten Taktsignals, das eine niedrigere Pulsrate und eine längere Pulsbreite als das erste Taktsignal zum Steuern der Taktung der Komponenten der zweiten Schaltungsebene aufweist (einschließlich der zweiten Abtast- und Halteschalter 1220-122M-1 und der Sub-ADCs 1400-140M-1 ). Das zuverlässige Erzeugen dieser unterschiedlichen synchronisierten Mehrphasentaktsignale, insbesondere für zeitdomänenverschachtelte ADCs mit einer großen Gesamtzahl von Sub-ADCs (z. B. 16 oder mehr), kann jedoch eine Herausforderung sein. Darüber hinaus erfordern derzeit verfügbare Taktsignalgeneratoren, die zum Erzeugen solcher Taktsignale konfiguriert sind, ein komplexes Taktverteilungsnetzwerk, verbrauchen eine erhebliche Menge an Chipfläche und Leistung und sind anfällig für Zeitstörungen, deren Behebung externe Eingriffe erfordert.
  • ZUSAMMENFASSUNG
  • In Anbetracht des Obigen werden hierin Ausführungsformen eines Taktsignalgenerators, der auf einem linearen Rückkopplungsschieberegister (LFSR) basiert, offenbart, wobei der Taktsignalgenerator synchronisierte Mehrphasentaktsignale mit unterschiedlichen Pulsraten erzeugen kann. Der LFSR-basierte Taktsignalgenerator kann ein LFSR umfassen, das ein Systemtaktsignal empfängt und als Antwort eine Reihe von Mehrbitzuständen ausgibt. Der auf LFSR basierende Taktsignalgenerator kann ferner einen Einphasenpulsgenerator umfassen, der die Mehrbitzustände empfängt und als Reaktion darauf Haupttaktpulse und insbesondere ein erstes Taktsignal und ein zweites Taktsignal erzeugt, die sich von dem ersten Taktsignal unterscheiden. Insbesondere kann die Pulsrate des ersten Taktsignals langsamer sein als die Pulsrate des Systemtaktsignals und die Pulsrate des zweiten Taktsignals kann langsamer sein als die Pulsrate des ersten Taktsignals.
  • Der LFSR-basierte Taktsignalgenerator kann ferner ein Paar von Mehrphasenpulsgeneratoren umfassen. Insbesondere kann der LFSR-basierte Taktsignalgenerator einen ersten Mehrphasenpulsgenerator umfassen, der das erste Taktsignal und eine vorbestimmte Anzahl (N) von Instanzen des Systemtaktsignals in N verschiedenen Phasen empfängt und in Antwort darauf N Instanzen des ersten Taktsignals in jeweils N verschiedenen Phasen erzeugt. Der auf LFSR basierende Taktsignalgenerator kann auch einen zweiten Mehrphasenpulsgenerator umfassen, der das zweite Taktsignal und die N Instanzen des Systemtaktsignals in den N verschiedenen Phasen empfängt und als Reaktion darauf N Instanzen des zweiten Taktsignals auch in N verschiedenen Phasen erzeugt. Optional kann der LFSR-basierte Taktsignalgenerator ferner zusätzliche Verzögerungselemente (z. B. zusätzliche Register) umfassen. Die zusätzlichen Verzögerungselemente können die N Instanzen verzögern, um N entsprechende Sätze einer vorbestimmten Anzahl (M) zusätzlicher Instanzen des zweiten Taktsignals in jeweils M verschiedenen Phasen zu erzeugen.
  • Der auf LFSR basierende Taktsignalgenerator kann ferner eine Erfassungsschaltung für ungültige Zustände umfassen, die funktionsfähig mit dem LFSR verbunden ist und die verwendet werden kann, um das LFSR automatisch zurückzusetzen, wenn vom LFSR ein Zustand mit allen Nullen ausgegeben wird, und auch, wenn das LFSR eine vorbestimmte Anzahl von Zuständen durchlaufen hat, die erforderlich sind, um die gewünschten Haupttaktpulse zu erzielen. Aufgrund dieser automatischen Rücksetzfunktion ist der Taktsignalgenerator weniger anfällig für Zeitstörungen, deren Behebung externe Eingriffe erfordert.
  • Hierin werden auch Ausführungsformen eines chipinternen zeitdomänenverschachtelten Analog-Digital-Umsetzers (ADC) offenbart, der den oben beschriebenen LFSR-basierten Taktsignalgenerator umfasst.
  • Der zeitdomänenverschachtelte ADC kann eine erste Schaltungsebene und eine zweite Schaltungsebene umfassen. Die erste Schaltungsebene kann mehrere erste Schaltungszweige und insbesondere eine Anzahl (N) von ersten Schaltungszweigen umfassen. Jeder erste Schaltungszweig kann einen ersten Abtast- und Halteverstärker und einen ersten Abtast- und Halteschalter umfassen, der den ersten Abtast- und Halteverstärker selektiv mit einem Eingangsknoten verbinden kann. Die zweite Schaltungsebene kann N Multiplexer und N Gruppen von zweiten Schaltungszweigen umfassen, die jeweils zwischen den N ersten Schaltungszweigen und den N Multiplexern verbunden sind. Insbesondere kann jede Gruppe von zweiten Schaltungszweigen eine Anzahl (M) von zweiten Schaltungszweigen umfassen, die zwischen einen entsprechenden der N Multiplexer und einen entsprechenden der N ersten Schaltungszweige geschaltet sind. Jeder zweite Schaltungszweig in einer gegebenen Gruppe kann einen Sub-ADC, der mit dem entsprechenden der Multiplexer verbunden ist, und einen zweiten Abtast- und Halteschalter umfassen, der den Sub-ADC selektiv mit dem ersten Abtast- und Halteverstärker des entsprechenden der Multiplexer der ersten Schaltungszweige verbinden kann. Die zweite Schaltungsebene kann ferner einen Digitalsignalprozessor umfassen, der jeweils digitale Zwischenausgangssignale von den N Multiplexern empfängt und ein endgültiges digitales Ausgangssignal an einem Ausgangsknoten ausgibt.
  • Der zeitdomänenverschachtelte ADC kann ferner einen Taktsignalgenerator auf der Basis eines linearen Rückkopplungsschieberegisters (LFSR) umfassen, wie oben ausführlich beschrieben. Das heißt, der LFSR-basierte Taktsignalgenerator kann einen LFSR umfassen, der ein Systemtaktsignal empfängt und als Antwort eine Reihe von Mehrbitzuständen ausgibt. Der auf LFSR basierende Taktsignalgenerator kann ferner einen Einphasenpulsgenerator umfassen, der die Mehrbitzustände empfängt und als Reaktion darauf Haupttaktpulse und insbesondere ein erstes Taktsignal und ein zweites Taktsignal erzeugt, das sich von dem ersten Taktsignal unterscheidet. Insbesondere kann die Pulsrate des ersten Taktsignals langsamer sein als die Pulsrate des Systemtaktsignals und die Pulsrate des zweiten Taktsignals kann langsamer sein als die Pulsrate des ersten Taktsignals. Der LFSR-basierte Taktsignalgenerator kann ferner einen ersten Mehrphasenpulsgenerator und einen zweiten Mehrphasenpulsgenerator umfassen. Der erste Mehrphasenpulsgenerator kann das erste Taktsignal und N Instanzen des Systemtaktsignals in N verschiedenen Phasen empfangen und als Reaktion darauf mehrere Instanzen des ersten Taktsignals in N verschiedenen Phasen erzeugen. Der zweite Mehrphasenpulsgenerator kann das zweite Taktsignal und die N Instanzen des Systemtaktsignals in den N verschiedenen Phasen empfangen und als Reaktion darauf N Instanzen des zweiten Taktsignals auch in N verschiedenen Phasen erzeugen. Zusätzliche Verzögerungselemente (z. B. zusätzliche Register) können die N Instanzen des zweiten Taktsignals verzögern, um N Sätze von M zusätzlichen Instanzen des zweiten Taktsignals in jeweils M verschiedenen Phasen zu erzeugen.
  • In einem solchen zeitdomänenverschachtelten ADC können die N Instanzen des ersten Taktsignals in den N verschiedenen Phasen das Timing der verschiedenen Komponenten in der ersten Schaltungsebene und insbesondere das Timing des ersten Abtastwerts und Halteschalter und Abtast- und Halteverstärker in jedem der N ersten Schaltungszweige steuern. Die M zusätzlichen Instanzen des zweiten Taktsignals in den M verschiedenen Phasen in jedem der N Sätze können die Zeitsteuerung der verschiedenen Komponenten in der zweiten Schaltungsebene steuern und können insbesondere die Taktung der zweiten Abtast- und Halteschalter und der Unter-ADCs in den zweiten Schaltungszweigen in jeder der N Gruppen von zweiten Schaltungszweigen steuern.
  • Hierin werden auch Ausführungsformen eines Verfahrens offenbart, die den oben beschriebenen Schaltungsstrukturen zugeordnet sind. Insbesondere können die Ausführungsformen des Verfahrens ein Empfangen eines Systemtaktsignals durch ein Schieberegister mit linearer Rückkopplung und ein Ausgeben einer Reihe von Mehrbitzuständen durch das Schieberegister mit linearer Rückkopplung und basierend auf dem Systemtaktsignal umfassen. Die Ausführungsformen des Verfahrens können ferner ein Empfangen der Reihe von Mehrbitzuständen durch einen Einphasenpulsgenerator und ein Erzeugen eines ersten Taktsignals und eines auf der Reihe von Mehrbitzuständen basierenden ersten Taktsignals und zweiten Taktsignals durch den Einphasenpulsgenerator umfassen, das sich vom ersten Taktsignal unterscheidet. Insbesondere kann die Pulsrate des ersten Taktsignals langsamer sein als die Pulsrate des Systemtaktsignals und die Pulsrate des zweiten Taktsignals kann langsamer sein als eine Pulsrate des ersten Taktsignals.
  • Die Ausführungsformen des Verfahrens können ferner ein Empfangen des ersten Taktsignals und einer vorbestimmten Anzahl (N) von Instanzen des Systemtaktsignals in N verschiedenen Phasen durch einen ersten Mehrphasenpulsgenerator und ein Erzeugen von entsprechenden N Instanzen des ersten Taktsignals in N verschiedenen Phasen durch den ersten Mehrphasenpulsgenerator und auf Basis der empfangenen Signale umfassen. Die Ausführungsformen des Verfahrens können ferner ein Empfangen des zweiten Taktsignals und der N Instanzen des Systemtaktsignals in den N verschiedenen Phasen durch einen zweiten Mehrphasenpulsgenerator und ein Erzeugen von N Instanzen des zweiten Taktsignals auch in jeweils N verschiedenen Phasen durch den zweiten Mehrphasenpulsgenerator auf Basis der empfangenen Signale umfassen. Optional können die Ausführungsformen des Verfahrens ein Verwenden zusätzlicher Verzögerungselemente (z. B. zusätzlicher Register) zum Verzögern der N Instanzen des zweiten Taktsignals umfassen, um N Sätze einer vorbestimmten Anzahl (M) zusätzlicher Instanzen des zweiten Taktsignals in M unterschiedlichen Phasen zu erzeugen.
  • Die Ausführungsformen des Verfahrens können ferner die verschiedenen ersten und zweiten Taktsignale verwenden, die von dem LFSR-basierten Taktsignalgenerator erzeugt werden, um das Timing verschiedener chipinterner Schaltungen oder verschiedener Schaltungsebenen innerhalb derselben chipinternen mehrstufigen Schaltung zu steuern (z. B. entsprechend innerhalb der ersten Schaltungsebene und der zweiten Schaltungsebene eines zeitdomänenverschachtelten ADC).
  • In einigen Aspekten stellt die vorliegende Erfindung einen Taktsignalgenerator bereit, umfassend: ein Schieberegister mit linearer Rückkopplung, das mehrere Flip-Flops umfasst, die in einer Kette verbunden sind, wobei das Schieberegister mit linearer Rückkopplung ein Systemtaktsignal empfängt und, basierend auf dem Taktsignal, eine Reihe von Mehrbitzuständen ausgibt und wobei jeder Mehrbitzustand einzelne ausgegebene Bits von jedem der Flip-Flops umfasst; und einen Einphasenpulsgenerator, der die Reihe von Mehrbitzustände empfängt und ein erstes Taktsignal und ein zweites Taktsignal erzeugt, wobei eine Pulsrate des ersten Taktsignals langsamer ist als eine Pulsrate des Systemtaktsignals und eine Pulsrate des zweiten Taktsignals langsamer ist als eine Pulsrate des ersten Taktsignals und wobei der Einphasenpulsgenerator den Empfang der Reihe von Mehrbitzuständen als einen Zähler während der Erzeugung des ersten Taktsignals und des zweiten Taktsignals verwendet.
  • In einigen anderen Aspekten stellt die Erfindung ein Verfahren bereit, umfassend: ein Empfangen eines Systemtaktsignals durch ein Schieberegister mit linearer Rückkopplung; ein Ausgeben einer Reihe von Mehrbitzuständen auf der Grundlage des Systemtaktsignals durch das Schieberegister mit linearer Rückkopplung; ein Empfangen der Reihe von Mehrbitzuständen durch einen Einphasenpulsgenerator; ein Erzeugen eines ersten Taktsignals und eines zweiten Taktsignals durch den Einphasenpulsgenerator auf der Grundlage der Reihe von Mehrbitzuständen, wobei eine Pulsrate des ersten Taktsignals langsamer ist als eine Pulsrate des Systemtaktsignals und eine Pulsrate des zweiten Taktsignals langsamer ist als eine Pulsrate des ersten Taktsignals; ein Empfangen des ersten Taktsignals und mehrerer Instanzen des Systemtaktsignals in unterschiedlichen Phasen durch einen ersten Mehrphasenpulsgenerator; ein Erzeugen von mehreren Instanzen des ersten Taktsignals in unterschiedlichen Phasen durch den ersten Mehrphasenpulsgenerator; und ein Empfangen des zweiten Taktsignals und der mehreren Instanzen des Systemtaktsignals in unterschiedlichen Phasen durch einen zweiten Mehrphasenpulsgenerator; und ein Erzeugen von mehreren Instanzen des zweiten Taktsignals in unterschiedlichen Phasen für jede Instanz des ersten Taktsignals durch den zweiten Mehrphasenpulsgenerator, wobei die mehreren Instanzen des Systemtaktsignals, die mehreren Instanzen des ersten Taktsignals und die mehreren Instanzen des zweiten Taktsignals alle in einer Anzahl (N) von unterschiedlichen Phasen sind.
  • Figurenliste
  • Die vorliegende Erfindung geht aus der folgenden detaillierten Beschreibung unter Bezugnahme auf die Zeichnungen verständlicher hervor, die nicht notwendigerweise maßstabsgetreu gezeichnet sind und in denen:
    • 1 ein schematisches Diagramm ist, das einen beispielhaften zeitverschachtelten Analog-Digital-Umsetzer (ADC) darstellt;
    • 2 ein schematisches Diagramm ist, das offenbarte Ausführungsformen eines Taktsignalgenerators auf der Basis eines linearen Rückkopplungsschieberegisters (LFSR) darstellt;
    • 3 ein Zeitablaufdiagramm ist, das beispielhafte Master-Zeitablaufimpulse (CLK1 und CLK2) darstellt, die durch den LFSR-basierten Taktsignalgenerator von 2 erzeugt werden können;
    • 4A ein Zeitablaufdiagramm ist, das beispielhafte N-Phasen von CLK1 darstellt, die auch durch den LFSR-basierten Taktsignalgenerator von 2 erzeugt werden können;
    • [0019] 4B ein Zeitablaufdiagramm ist, das beispielhafte N-Phasen von CLK2 darstellt, die auch durch den LFSR-basierten Taktsignalgenerator von 2 erzeugt werden können;
    • 4C ein Diagramm ist, das weiter N Sätze von M zusätzlichen Instanzen CLK2 darstellt, die auch durch den LFSR-basierten Taktsignalgenerator von 2 erzeugt werden können;
    • 5A - 5B ein schematisches Diagramm zeigen, das Ausführungsformen eines zeitdomänenverschachtelten ADC zeigt, der den LFSR-basierten Taktsignalgenerator von 2 umfasst;
    • 6 ein schematisches Diagramm zeigt, das eine spezielle Ausführungsform eines zeitdomänenverschachtelten ADC darstellt, der den auf LFSR basierenden Taktsignalgenerator von 2 umfasst; und
    • 7 ein Flussdiagramm ist, das die offenbarte Erzeugung von LFSR-basierten Taktsignalen und zeitverschachtelte Analog-Digital-Umwandlungsverfahren darstellt, die den offenbarten Schaltungsstrukturen zugeordnet sind.
  • Detaillierte Beschreibung
  • Wie oben erwähnt, verwenden Entwürfe für Analog-Digital-Umsetzer (ADC) mit Ultrahochgeschwindigkeit typischerweise eine Zeitdomänenverschachtelung als Mittel zur Erhöhung des Durchsatzes. Gemäß der Darstellung in 1 kann ein beispielhafter zeitdomänenverschachtelter ADC einen primären ADC 100 mit einer ersten Schaltungsebene 110 und einer zweiten Schaltungsebene 120 umfassen. Die erste Schaltungsebene 110 kann einen Anfangsverstärker 105 umfassen, der mit einem Eingangsknoten 101 verbunden ist. Der Anfangsverstärker 105 kann ein analoges Eingangssignal vom Eingangsknoten 101 empfangen und dieses Signal puffern. Die erste Schaltungsebene 110 umfasst ferner mehrere (N, z. B. 4) erste Schaltungszweige. Jeder erste Schaltungszweig kann einen ersten Abtast- und Halteverstärker 1150-115N-1 umfassen, der durch einen entsprechenden ersten Abtast- und Halteschalter 1110-111N-1 mit dem Anfangsverstärker 105 und dadurch mit dem Eingangsknoten 101 verbunden ist. Die Schaltungsebene 120 kann mehrere Multiplexer 1500-150N-1 und mehrere Gruppen von mehreren (M, z. B. 4) zweiten Schaltungszweigen umfassen, die zwischen den ersten Schaltungszweigen und den Multiplexern 1500-150N-1 verbunden sind. Jeder zweite Schaltungszweig in einer gegebenen Gruppe kann zwischen einem entsprechenden der Multiplexer 1500-150N-1 und einen entsprechenden der ersten Schaltungszweige verbunden sein und insbesondere einen Sub-ADC 1400-140M-1, der mit dem entsprechenden der Multiplexer 1500-150N-1 verbunden ist, und einen zweiten Abtast- und Halteschalter 1220-122M-1 umfassen, der selektiv diesen Sub-ADC mit dem ersten Abtast- und Halteverstärker des entsprechenden der ersten Schaltungszweige verbinden kann. Die zweite Schaltungsebene 120 kann ferner einen digitalen Signalprozessor 155 umfassen, der jeweils digitale Zwischenausgangssignale von den Multiplexern 1500-150N-1 empfängt und ein endgültiges digitales Ausgangssignal an einem Ausgangsknoten 102 ausgibt.
  • Das Zeitdomänenverschachteln erfordert einen Taktsignalgenerator (nicht gezeigt), der verschiedene synchronisierte Mehrphasentaktsignale zum Steuern der Taktung auf den entsprechenden verschiedenen Schaltkreisebenen 110 und 120 erzeugen kann, einschließlich mehrerer Phasen eines ersten Taktsignals zum Steuern der Taktung der Komponenten der ersten Schaltungsebene (einschließlich der ersten Abtast- und Halteschalter 1110-111N-1 und der Abtast- und Halteverstärker 1150-115N-1 ) und mehrerer Phasen eines zweiten Taktsignals, das eine niedrigere Pulsrate und eine längere Pulsbreite als das erste Taktsignal zum Steuern der Taktung der Komponenten der zweiten Schaltungsebene aufweist(einschließlich der zweiten Abtast- und Halteschalter 1220-122M-1 und der Sub-ADCs 1400-140M-1 ). Das zuverlässige Erzeugen der mehreren Phasen dieser unterschiedlichen Taktsignale, insbesondere in Schaltungen, die eine große Anzahl von Sub-ADCs (z. B. 16 oder mehr) erfordern, kann jedoch schwierig sein.
  • Beispielsweise erfordert ein Erzeugen von mehreren Instanzen des ersten Taktsignals in verschiedenen Phasen und mehreren Instanzen des zweiten Taktsignals in verschiedenen Phasen typischerweise ein Verarbeiten von mehreren Instanzen eines Systemtaktsignals in verschiedenen Phasen. Für einen 16-Wege-Zeitdomänen-verschachtelten ADC (d. h. einen zeitdomänenverschachtelten ADC mit vier ersten Schaltungszweigen, die jeweils mit einer Gruppe von vier zweiten Schaltungszweigen verbunden sind, so dass sich insgesamt 16 Unter-ADCs in dem ADC befinden) ist das erste Taktsignal viermal langsamer als das Systemtaktsignal (d. h. Viertel-Rate) und das zweite Taktsignal ist 16mal langsamer als das Systemtaktsignal (d. h. 1/16-Rate). Verschiedene Phasen eines Systemtaktsignals mit voller Rate sind jedoch oft nicht verfügbar und stattdessen empfängt die Zeitgeberschaltung für den ADC mehrere Instanzen eines Systemtaktsignals mit teilweiser Rate (z. B. ein Systemtaktsignal mit Viertel-Rate) in verschiedenen Phasen. In diesem Fall muss die Zeitgeberschaltung mehrere Instanzen eines ersten Taktsignals mit einer Rate von 1/16 in verschiedenen Phasen und mehrere Instanzen eines zweiten Taktsignals mit einer Rate von 1/64 in verschiedenen Phasen erzeugen. Ein einfaches Verfahren, um mehrere Instanzen solcher sehr langsamen Taktsignale mit Teilrate in verschiedenen Phasen zu erzielen, besteht darin, nicht synchronisierte Taktteiler zu verwenden und diese dann zu fenstern, um die erforderlichen synchronisierten Impulse zu erzeugen. Dies ist eine große Herausforderung, um die Taktanforderungen zu erfüllen, und zwar aufgrund der engen Taktmargen der Schneidkantendesigns und der großen Prozessvariationen in modernen CMOS-Prozessen. Synchronisierte Teiler erweisen sich als zu langsam für den Betrieb mit der erforderlichen Geschwindigkeit. Darüber hinaus erfordern derzeit verfügbare Taktgeneratoren, die zum Erzeugen derartiger Taktsignale konfiguriert sind, ein komplexes Taktverteilungsnetzwerk, verbrauchen eine erhebliche Menge an Chipfläche und Leistung und sind anfällig für Zeitstörungen, deren Behebung externe Eingriffe erfordert.
  • In Anbetracht des Vorstehenden und unter Bezugnahme auf 2 werden hierin Ausführungsformen eines Taktsignalgenerators 200 auf der Basis eines linearen Rückkopplungsschieberegisters (LFSR) offenbart, der verschiedene synchronisierte erste und zweite Mehrphasentaktsignale erzeugen kann und Insbesondere eine vorbestimmte Anzahl (N) von Instanzen 241 eines ersten Taktsignals (CLK1) in N verschiedenen Phasen (N-Phasen von CLK1) und die gleiche Anzahl N von Instanzen 251 eines zweiten Taktsignals (CLK2) auch in verschiedene Phasen (N-Phasen von CLK2) erzeugen kann, in denen das erste und das zweite Taktsignal synchronisiert sind, wobei die Pulsrate des ersten Taktsignals (PRCLK1 ) das 1/N-fache der Pulsrate (PRCLK0 ) eines Systemtaktsignals (CLK0) beträgt und wobei die Pulsrate des zweiten Taktsignals (PRCLK2 ) das 1/N-fache der Pulsrate des ersten Taktsignals (PRCLK1 ) beträgt. Optional kann der LFSR-basierte Taktsignalgenerator 200 ferner N Sätze 253 einer Anzahl (M) zusätzlicher Instanzen des zweiten Taktsignals in M verschiedenen Phasen für jede der N Instanzen 251 erzeugen. Es sollte beachtet werden, dass optional die Pulsrate des Systemtaktsignals (PRCLK0 ) das 1/N-fache der Pulsrate eines Hauptsystemtaktsignals (PRMCLK) betragen kann.
  • Insbesondere kann der LFSR-basierte Taktsignalgenerator 200 mindestens ein LFSR 210, eine Zustandserfassungsschaltung 220 für einen ungültigen Zustand, die funktionsfähig mit dem LFSR 210 verbunden ist, und einen Einphasenpulsgenerator 230 umfassen.
  • Das LFSR 210 kann eine vorbestimmte Anzahl (X) von Flip-Flops 2110-211X-1 umfassen, die in einer Kette verbunden sind, so dass das Ausgangsbit vom ersten Flip-Flop 2110 in der Kette das Eingangsbit für den nächsten Flip-Flop 2111 in der Kette ist und so weiter. Ein XOR-Gatter 213 kann ferner in die Kette zwischen dem dritten und dem vorletzten Flip-Flop 211X-3 und 211X-2 eingefügt werden. Zusätzlich können Abgriffe 2120-212X-1 an den Ausgängen des Flip-Flops 2110-211X-1 angeordnet sein. Im Betrieb empfängt der LFSR 210 ein einphasiges Systemtaktsignal 203 (CLK0 bei 0°) von einem Systemtaktsignalgenerator (nicht gezeigt) als Eingabe für das erste Flip-Flop 2110 in der Kette und gibt eine Reihe von Mehrbitzuständen aus, wobei jeder Mehrbitzustand die einzelnen Ausgangsbits von jedem der Flip-Flops 2110-211X-1 an jedem der Abgriffe 2120-212X-1 umfasst. Fachleute werden erkennen, dass ein solches LFSR 210 eine vorbestimmte Anzahl (Y) von Mehrbitzuständen erzeugen kann, wobei der Wert von Y durch Lösen der folgenden Gleichung bestimmt wird: Y = 2 x − 1,
    Figure DE102019215453A1_0001
    wobei, wie oben erwähnt, X die Anzahl der Flip-Flops 2110-211X-1 in der Kette ist.
  • Durch Erzeugen einer Reihe von Mehrbitzuständen kann das LFSR 210 effektiv als Zähler fungieren, wobei die getaktete Ausgabe der Mehrbitzustände als Zählung von dem Zähler (d. h. 1, 2, ... Y) fungiert.
  • Der Einphasenpulsgenerator 230 kann einen von einem solchen LFSR 210 gelieferten Zählwert verwenden, um erste und zweite Haupttaktpulse 233 und 234 zu erzeugen, wie nachstehend ausführlicher erörtert wird. Um jedoch sicherzustellen, dass der vom LFSR 210 an den Einphasenpulsgenerator 230 gelieferte Zählwert die gewünschten ersten und zweiten Haupttaktpulse 233 und 234 erzeugt, kann die Zustandserfassungsschaltung 220 für einen ungültigen Zustand mit dem LFSR 210 funktionsfähig verbunden und programmiert werden, so dass erkannt wird, wann ungültige Zustände, die zu einer falschen Zählung führen, vom LFSR 210 erreicht wurden, und als Reaktion darauf das LFSR 210 veranlassen kann, die Zählung zurückzusetzen. Insbesondere wird ein von einem LFSR 210, der als Zähler fungiert, ausgegebener insgesamter Null-Zustand als ungültiger Zustand angesehen, da jede Verschiebung eines auf Null gesetzten LFSR zu einer Null führt. Während ein LFSR 210, der als Zähler fungiert, in der Lage sein kann, insgesamt Y Mehrbitzustände (d. h. eine Y-Zählung) zu erzeugen, kann eine Erzeugung der ersten und zweiten Haupttaktpulse 233 und 234 durch den Einphasenpulsgenerator 230 des LFSR-basierten Taktsignalgenerators 200, wie nachstehend ausführlicher erörtert, eine andere Anzahl (Z) von Mehrbitzuständen (d. h. eine Z-Zählung) und nur diese Z-Zählung erfordern. In diesem Fall würden auch alle Mehrbitzustände über der Z-Zahl als ungültig angesehen werden. Somit kann die Zustandserfassungsschaltung 220 für einen ungültigen Zustand programmiert werden, um zu erfassen, wann das LFSR 210 durch Z Mehrbitzustände zyklisch durchgelaufen ist und auch wann ein insgesamter Null-Zustand erreicht wurde. Darüber hinaus kann die Zustandserfassungsschaltung 220 für einen ungültigen Zustand bewirken, dass das LFSR 210 zurückgesetzt wird, wenn eine der beiden Bedingungen erfasst wird (d. h. wenn das LFSR 210 durch Z Mehrbitzustände gewechselt hat oder wenn das LFSR 210 den insgesamten Null-Zustand erreicht hat).
  • Somit gibt das LFSR 210 nur eine Reihe von Z gültigen Mehrbitzuständen (d. h. eine Z-Zählung) an den Einphasenpulsgenerator 230 zur Verwendung bei der Erzeugung des ersten und des zweiten Haupttaktpulses 233 und 234 aus.
  • Insbesondere kann der Einphasenpulsgenerator 230 Pipeline-Register 231 umfassen, die die Z Mehrbitzustände empfangen und puffern (d. h. die die Ausgangsbits von den Abgriffen 2120-212x-1 empfangen und puffern). Die Z-Mehrbitzustände, die gepuffert wurden (d. h. die Z-gepufferten Mehrbitzustände), können dann in die Kombinationslogik 232 eingespeist werden und die Kombinationslogik 232 kann den getakteten Empfang dieser Mehrbitzustände verwenden, um die ersten und zweiten Haupttaktpulse 233 und 234 zu erzeugen und insbesondere ein einphasiges erstes Taktsignal 233 (CLK1 bei 0°) und ein einphasiges zweites Taktsignal 234 (CLK2 bei 0°), jeweils mit einer gewünschten Folge von Impulsen, zu erzeugen. Das einphasige erste Taktsignal 233 (CLK1 bei 0°) kann mit dem einphasigen Systemtaktsignal 203 (CLKO bei 0°) synchronisiert sein und eine Pulsrate (PRCLK1 ) aufweisen, die langsamer ist als und insbesondere 1/N (z. B. 1/4) der Pulsrate (PRCLK0 ) des Systemtaktsignals (CLK0) ist. Das einphasige zweite Taktsignal 234 (CLK2 bei 0°) kann mit dem einphasigen ersten Taktsignal 233 (CLK1 bei 0°) synchronisiert sein und eine Pulsrate (PRCLK2 ) aufweisen, die langsamer als und insbesondere 1/N (z. B. 1/4) der Pulsrate (PRCLK1 ) des ersten Taktsignals (CLK1) ist.
  • Beispielsweise kann, wie in 3 dargestellt ist, die Pulsrate (PRCLK0 ) des Systemtaktsignals (CLK0) in einer beispielhaften Ausführungsform 1/4 der Pulsrate (PRMCLK ) eines Hauptsystemtaktsignals (CLKM) sein). Das heißt, das Systemtaktsignal (CLK0) kann ein Taktsignal mit 1/4 Rate (C4) sein. Außerdem kann N gleich vier sein. Die Pulsrate (PRCLK1 ) von CLK1 kann in diesem Fall 1/4 der Pulsrate (PRCLK0 ) von CLK0 sein, so dass CLK1 ein Taktsignal mit 1/16 Rate ist (C16). Die Pulsrate (PRCLK2 ) von CLK2 kann zusätzlich 1/4 der Pulsrate (PRCLK1 ) von CLK1 sein, so dass CLK2 ein Taktsignal mit 1/64 Rate ist (C64).
  • Es ist anzumerken, dass in dieser beispielhaften Ausführungsform, in der CLK0 ein Taktsignal mit 1/4 Rate (C4) ist und N gleich vier ist, die vom LFSR 210 ausgegebene Zählung eine Zählung von 16 sein müsste um eine 1/16-Rate CLK1 und eine 1/64-Rate CLK2 zu erzeugen. Wenn Z = 16 ist, schreibt die obige Gleichung (1) vor, dass die Anzahl der Flip-Flops 2110-211X-1 in der Kette des LFSR 210 mindestens 5 betragen muss (d. h. X ≥ 5). Insbesondere wären 4 Flip-Flops zu wenig, da 4 Flip-Flops nur zu einer Gesamtzahl von 15 Vier-Bit-Zuständen (d. h. Y = 24-1 = 16-1 = 15) oder einer 15-Zählung führen könnten. Fünf Flip-Flops würden jedoch zu viel zu vielen Mehrbitzuständen und insbesondere zu 31 Fünf-Bit-Zuständen (d. h. Y = 25-1 = 32-1 = 31) oder einer 31-Zählung führen. Da zur Erzeugung der Haupttaktpulse 233 und 234 nur 16 Mehrbitzustände (d. h. eine Anzahl von 16) erforderlich sind, werden alle Zustände über der Anzahl von 16 als ungültig betrachtet. In diesem Fall würde die Zustandserfassungsschaltung 220 für einen ungültigen Zustand so programmiert, dass sie erfasst, wann das LFSR 210 einen Zustand mit nur Nullen erreicht hat und auch, wann das LFSR 210 16 Mehrbitzustände durchlaufen hat, und das LFSR 210 zurücksetzt, wenn eine der beiden Bedingungen erfüllt ist.
  • Es ist zu beachten, dass, wie in 3 dargestellt ist, zusätzlich zu den unterschiedlichen Pulsraten die oben beschriebenen ersten und zweiten Haupttaktpulse 233 und 234 so erzeugt werden können, dass sie unterschiedliche Pulsbreiten aufweisen. Das heißt, der CLK1 kann eine Pulsbreite (PWCLK1 ) haben, die länger ist als die Pulsbreite (PWCLK0 ) von CLK0 ist, und der CLK2 kann eine Pulsbreite (PWCLK2 ) haben, die länger ist als die Pulsbreite (PRCLK1 ) des CLK1 ist.
  • Einige chipinterne Schaltungen benötigen möglicherweise nur zwei unterschiedliche Taktsignale (z. B. CLK1 bei 0° und CLK2 bei 0°) zur Taktsteuerung. In diesem Fall würde der LFSR-basierte Taktsignalgenerator 200 keine zusätzliche Schaltung benötigen. Andere chipinterne Schaltungen erfordern möglicherweise zusätzliche Taktsignale für die Taktsteuerung. Beispielsweise erfordern andere chipinterne Schaltungen möglicherweise eine oder mehrere zusätzliche Instanzen von nur einem oder beiden dieser unterschiedlichen Taktsignale in einer oder mehreren unterschiedlichen Phasen ohne Synchronisation In diesem Fall könnten ein oder mehrere unabhängige Mehrphasenpulsgeneratoren (nicht gezeigt) in den LFSR-basierten Taktsignalgenerator 200 eingebaut werden. Noch andere chipinterne Schaltungen können mehrere Instanzen von jedem dieser beiden unterschiedlichen Taktsignale (CLK1 und CLK2) in verschiedenen Phasen erfordern und auch eine Synchronisierung erfordern. In diesem Fall kann der LFSR-basierte Taktsignalgenerator 200, wie dargestellt, ferner ein Paar von Mehrphasenpulsgeneratoren umfassen, einschließlich eines ersten Mehrphasenpulsgenerators 240 und eines zweiten Mehrphasenpulsgenerator 250, der von demselben Mehrphasensystemtaktsignal (N-Phasen von CLK0) gesteuert wird, um die Synchronisation sicherzustellen. Der erste Mehrphasenpulsgenerator 240 und der zweite Mehrphasenpulsgenerator 250 können jeweils N-Phasenpulsgeneratoren sein. Das heißt, sie können jeweils angepasst werden, um N verschiedene Phasen des empfangenen Taktsignals zu erzeugen.
  • Insbesondere kann der erste Mehrphasenpulsgenerator 240 das einphasige erste Taktsignal 233 (d. h. CLK1 bei 0°) und auch eine vorbestimmte Anzahl (N) von Instanzen 204 des Systemtaktsignals in N verschiedenen Phasen (N-Phasen von CLK0) (z. B. von dem Systemtaktsignalgenerator (nicht gezeigt)) empfangen. In Antwort darauf kann der erste Mehrphasenpulsgenerator 240 mehrere Instanzen und insbesondere N Instanzen 241 des ersten Taktsignals in N verschiedenen Phasen erzeugen (N-Phasen von CLK1, auch als CLK1 <N-1:0> bezeichnet) einschließlich CLK1 <0>, CLK1 <1> und so weiter bis CLK1 <N-1>, wie in 4A gezeigt.
  • Zusätzlich kann der zweite Mehrphasenpulsgenerator 250 das einphasige zweite Taktsignal 234 (d. h. CLK2 bei 0°) und auch die N Instanzen 204 des Systemtaktsignals in N verschiedenen Phasen (N-Phasen von CLK0) empfangen (z. B. wieder von dem Systemtaktsignalgenerator (nicht gezeigt)). In Antwort darauf kann der zweite Mehrphasenpulsgenerator 250 mehrere Instanzen und insbesondere N Instanzen 251 des zweiten Taktsignals in N verschiedenen Phasen erzeugen (N-Phasen von CLK2, auch als CLK2 <N-1:0> bezeichnet) einschließlich CLK1 <0>, CLK2 <1> und so weiter bis CLK2 <N-1>, wie in 4B gezeigt.
  • Die N Instanzen 241 des ersten Taktsignals (CLK1) vom ersten N-Phasenpulsgenerator 240 und die N Instanzen 251 des zweiten Taktsignals (CLK2) vom zweiten N-Phasenpulsgenerator 250 können dazu verwendet werden, unterschiedliche chipinterne Schaltungen entsprechend zu steuern oder unterschiedliche Pegel derselben chipinternen Schaltung entsprechend zu steuern. Typischerweise erfordern jedoch unterschiedliche chipinterne Schaltungen oder unterschiedliche Pegel derselben chipinternen Schaltung, die unterschiedliche Taktsignale verwenden, nicht die gleiche Anzahl unterschiedlicher Phasen dieser Taktsignale. Daher kann, wie oben erwähnt, der offenbarte LFSR-basierte Taktsignalgenerator 200 ferner optional zusätzliche Verzögerungselemente 252 (z. B. zusätzliche Register) umfassen, um die Gesamtanzahl von Instanzen des zweiten Taktsignals (CLK2), das von dem LFSR-basierter Taktsignalgenerator 200 ausgegeben wird, selektiv anzupassen.
  • Insbesondere können die zusätzlichen Verzögerungselemente 252 (z. B. die zusätzlichen Register) die N Instanzen 251 des zweiten Taktsignals (CLK2) von dem zweiten N-Phasenpulsgenerator 250 empfangen und diese N Instanzen 251 nach Bedarf verzögern, um N Sätze 253 einer vorbestimmten Anzahl (M) zusätzlicher Instanzen des zweiten Taktsignals (CLK2) in M verschiedenen Phasen zu erzeugen (d. h. CLK2 <N*(M-1)+N-1:0>). Das heißt, für jede Instanz 251 des zweiten Taktsignals, das von dem zweiten Mehrphasenpulsgenerator 250 ausgegeben wird, können die zusätzlichen Verzögerungselemente 252 einen anderen Satz 253 von M zusätzlichen Instanzen des zweiten Taktsignals (CLK2) in M verschiedenen Phasen entsprechend ausgeben. Gemäß der Darstellung in 4C umfassen die N Sätze 253: Satz0 mit CLK2<0>, CLK2<N>, ... und CLK2<N*(M-1)>; Set1 mit CLK2<1>, CLK2<N+1>,... und CLK2<N*(M-1)+1>;... und SatzN-1 mit CLK2<N-1>, CLK2<N+N-1>,... und CLK2<N*(M-1)+N-1>. Da M die Gesamtanzahl von Instanzen des zweiten Taktsignals ist, das in jedem der N Sätze erzeugt werden soll, ist N*M die Gesamtanzahl von Instanzen des zweiten Taktsignals, das von dem LFSR-basierten Taktsignalgenerator 200 erzeugt und ausgegeben wird.
  • So erzeugt beispielsweise in einer beispielhaften Ausführungsform, in der N gleich vier ist und M auch gleich vier ist, der zweite Mehrphasenpulsgenerator 250 vier Instanzen 251 des zweiten Taktsignals (einschließlich CLK2<0>, CLK2<1>, CLK2<3> und CLK2<4>) und die zusätzlichen Verzögerungselemente 252 erzeugen und geben ferner vier Sätze 253 von vier zusätzlichen Instanzen des zweiten Taktsignals aus, einschließlich: Satz0 mit CLK2<0>, CLK2<4>, CLK2<8> und CLK2<12>; Satz1 mit CLK2<1>, CLK2<5>, CLK2<9> und CLK2<13>; Satz2 mit CLK2<2>, CLK2<6>, CLK2<10>, CLK2<14>; und Satz3 mit CLK2<3>, CLK2<7>, CLK2<11> und CLK2<15>. Somit gibt der LFSR-basierte Taktsignalgenerator 200 insgesamt 16 zusätzliche Instanzen des zweiten Taktsignals aus.
  • Es sollte beachtet werden, dass der oben beschriebene LFSR-basierte Taktsignalgenerator 200 aufgrund der automatischen Rücksetzfunktion, die von der Ungültigkeitserkennungsschaltung 220 bereitgestellt wird, weniger anfällig für Taktstörungen ist, deren Behebung einen Eingriff von außen erfordert. Zusätzlich sollte angemerkt werden, dass der Energieverbrauch durch einen solchen LFSR-basierten Taktsignalgenerator 200 im Vergleich zu gegenwärtig verfügbaren Taktsignalgeneratoren, die eine ähnliche Funktion ausführen (z. B. von ungefähr 80 mA bis ungefähr 56 mA), signifikant verringert ist.
  • Das oben beschriebene erste und zweite Taktsignal, die von dem oben beschriebenen LFSR-basierten Taktsignalgenerator 200 ausgegeben werden, können zum Beispiel verwendet werden, um die Taktung verschiedener chipinterner Schaltungen zu steuern. Alternativ können das oben beschriebene erste und zweite Taktsignal, die von diesem LFSR-basierten Taktsignalgenerator 200 ausgegeben werden, verwendet werden, um die Taktung verschiedener Schaltungsebenen innerhalb derselben chipinternen Mehrstufenschaltung zu steuern.
  • Unter Bezugnahme auf die 5A - 5B, die hier ebenfalls offenbart sind, werden beispielsweise Ausführungsformen einer On-Chip-Mehrpegelschaltung und insbesondere ein zeitdomänenverschachtelter Analog-Digital-Umsetzer (ADC) 500 beschrieben. Diese zeitdomänenverschachtelter ADC 500 kann einen primären Analog-Digital-Umsetzer (ADC) 400 und einen auf einem linearen Rückkopplungsschieberegister (LFSR) basierenden Taktsignalgenerator 200 umfassen, wie oben beschrieben ist, der funktionsfähig mit dem primären ADC 400 verbunden ist.
  • Der primäre ADC 400 kann zum Beispiel im Wesentlichen derselbe sein, wie oben beschrieben und in 1 dargestellte ist. Das heißt, der primäre ADC 400 kann eine erste Schaltungsebene 410 und eine zweite Schaltungsebene 420 umfassen.
  • Die erste Schaltungsebene 410 kann einen Anfangsverstärker 405 umfassen, der mit einem Eingangsknoten 401 verbunden ist. Der Anfangsverstärker 405 kann ein analoges Eingangssignal vom Eingangsknoten 401 empfangen und dieses Signal puffern. Die erste Schaltungsebene 410 kann ferner mehrere (N) erste Schaltungszweige umfassen. Jeder erste Schaltungszweig kann einen ersten Abtast- und Halteverstärker 4150-415N-1 umfassen, der durch einen entsprechenden ersten Abtast- und Halteschalter 4110-411N-1 mit dem Anfangsverstärker 405 und damit mit dem Eingangsknoten 401 verbunden ist.
  • Die zweite Schaltungsebene 420 kann mehrere Multiplexer 4500-450N-1 und Gruppen von mehreren (M) zweiten Schaltungszweigen umfassen, die zwischen den ersten Schaltungszweigen und den Multiplexern 4500-450N-1 verbunden sind. Jeder zweite Schaltungszweig in einer gegebenen Gruppe kann zwischen einem entsprechenden der Multiplexer 4500-450N-1 und einem entsprechenden der ersten Schaltungszweige verbunden sein und kann insbesondere einen Sub-ADC 4400-440M-1 (hier auch bezeichnet als ein ADC-Slice) umfassen, der mit dem entsprechenden der Multiplexer 4500-450N-1 und einem zweiten Abtast- und Halteschalter 4220-422M-1 verbunden ist, der selektiv diesen Sub-ADC mit dem ersten Abtast- und Halteverstärker des entsprechenden der ersten Schaltungszweige verbunden sein kann. Die zweite Schaltungsebene 420 kann ferner einen digitalen Signalprozessor 455 umfassen, der jeweils digitale Zwischenausgangssignale von den Multiplexern 4500-450N-1 empfängt und ein endgültiges digitales Ausgangssignal an einem Ausgangsknoten 402 ausgibt.
  • Der LFSR-basierte Taktsignalgenerator 200 kann funktionsfähig mit dem primären ADC 400 verbunden sein und insbesondere ein Taktsignalverteilungsnetzwerk kann die verschiedenen Mehrphasentaktsignale, die von dem LFSR-basierten Taktsignalgenerator 200 erzeugt werden, an die verschiedenen Komponenten des primären ADC 400 anlegen, um die Taktung auf den verschiedenen Schaltungsebenen 410, 420 zu steuern.
  • Wie oben ausführlich erörtert, kann der LFSR-basierte Taktsignalgenerator 200 einen ersten Mehrphasenpulsgenerator 240 umfassen, der eine vorbestimmte Anzahl (N) von Instanzen 241 eines ersten Taktsignals (CLK1) erzeugt und ausgibt. Gemäß der Darstellung in 3 kann das erste Taktsignal (CLK1) eine Pulsrate (PRCLK1 ) aufweisen, die langsamer ist als und insbesondere 1/N (z. B. 1/4) der Pulsrate (PRCLK0 ) eines Systemtaktsignals 203 sein kann, das optional langsamer sein kann als und insbesondere 1/N (z. B. 1/4) der Pulsrate (PRMCLK ) eines Hauptsystemtaktsignals (MCLK) ist. Das erste Taktsignal (CLK1) kann auch eine Pulsbreite (PWCLK1 ) aufweisen, die länger ist als die Pulsbreite (PWCLK0 ) des Systemtaktsignals (CLK0). Zusätzlich können die N Instanzen 241 des ersten Taktsignals (CLK1) in N verschiedenen Phasen erzeugt werden (z. B. N-Phasen von CLK1 (CLK1<N-1:0>), siehe 4A. Sie können ferner verteilt werden, um die verschiedenen ersten Schaltungszweige in der ersten Schaltungsebene 410 des primären ADC 400 zu steuern, siehe 5B. Das heißt, die N Instanzen 241 des ersten Taktsignals (CLK1) können umfassen: CLK1<0>, CLK1<1> und so weiter bis CLK1<N-1>, wobei N die Gesamtzahl der Instanzen des erzeugten ersten Taktsignals (CLK1) ist und wobei N auch gleich der Gesamtzahl der ersten Schaltungszweige ist. CLK1<0> kann verteilt werden, um die Taktung des ersten Abtast- und Halteschalters 4110 und des Abtast- und Halteverstärkers 4150 in einem ersten Schaltungszweig zu steuern; CLK1<1> kann verteilt werden, um die Taktung des ersten Abtast- und Halteschalters 4111 und des Abtast- und Halteverstärkers 4151 in dem nächsten ersten Schaltungszweig zu steuern; und so weiter, wobei CLK1<N-1> verteilt wird, um die Taktung des ersten Abtast- und Halteschalters 411N-1 und des Abtast- und Halteverstärkers 415N-1 in dem N-ten ersten Schaltungszweig zu steuern.
  • Der LFSR-basierte Taktsignalgenerator 200 kann ferner einen zweiten Mehrphasenpulsgenerator 250 umfassen, der die gleiche vorbestimmte Anzahl (N) von Instanzen 251 eines zweiten Taktsignals (CLK2) erzeugt und ausgibt, das sich von dem ersten Taktsignal (CLK1) unterscheidet. Das heißt, wie in 3 dargestellt, kann das zweite Taktsignal (CLK2) eine Pulsrate (PRCLK2 ) aufweisen, die langsamer ist als und insbesondere 1/N (z. B. 1/4) der Pulsrate (PRCLK1) des ersten Taktsignals (CLK1) ist. Das zweite Taktsignal (CLK2) kann auch eine Pulsbreite (PWCLK2 ) aufweisen, die länger ist als die Pulsbreite (PWCLK1 ) des ersten Taktsignals (CLK1). Zusätzlich können die N Instanzen 251 des zweiten Taktsignals (CLK2) wie die mehreren Instanzen 241 des ersten Taktsignals (CLK1) in jeweils N verschiedenen Phasen erzeugt werden (z. B. N-Phasen von CLK2 (CLK2<N-1: 0>), siehe 4B.
  • Der LFSR-basierte Taktsignalgenerator 200 kann ferner zusätzliche Verzögerungselemente 252 (z. B. zusätzliche Register) umfassen, um N Sätze 253 zusätzlicher Instanzen des zweiten Taktsignals in einer Anzahl (M) von verschiedenen Phasen zu erzeugen und auszugeben, wobei jeder der N Sätze 253 unter Verwendung einer entsprechenden der N Instanzen 251 des vom zweiten Mehrphasenpulsgenerator 250 ausgegebenen zweiten Taktsignals erzeugt wird. Das heißt, die zusätzlichen Verzögerungselemente erzeugen M-Phasen von CLK2 für jede der N-Phasen des vom zweiten Mehrphasenpulsgenerator 250 ausgegebenen zweiten Taktsignals (CLK2<N*(M-1)+N-1:0>), siehe 4C. Jeder Satz 253 von M Instanzen des zweiten Taktsignals kann verteilt werden, um eine andere Gruppe von zweiten Schaltungszweigen in der zweiten Schaltungsebene 420 des primären ADC 400 zu steuern, siehe 5B.
  • Wenn zum Beispiel die erste Schaltungsebene 410 N erste Schaltungszweige umfasst und die zweite Schaltungsebene 420 M zweite Schaltungszweige umfasst, die mit jedem der ersten Schaltungszweige verbunden sind, dann ist die Gesamtzahl der zweiten Schaltungszweige (und damit die Gesamtzahl der Sub-ADCs 440 innerhalb der zweiten Schaltungsebene 420) gleich N*M. Wie in 5B dargestellt, können zum Betreiben eines solchen ADC 500 die N Instanzen 241 des ersten Taktsignals verteilt werden, um die Taktung in der ersten Schaltungsebene 410 wie folgt zu steuern: CLK1 <0> kann verteilt werden, um die Zeitsteuerung der ersten Abtast- und Halteschalter 4110 und Abtast- und Halteverstärker 4150 in einem der ersten Schaltungszweige zu steuern; CLK1<1> kann verteilt werden, um die Zeitsteuerung des ersten Abtast- und Halteschalters 4111 und des Abtast- und Halteverstärkers 4151 im nächsten ersten Schaltungszweig zu steuern; und so weiter, wobei CLK1<N-1> verteilt wird, um die Taktung des ersten Abtast- und Halteschalters 411N-1 und des Abtast- und Halteverstärkers 415N-1 im letzten ersten Schaltungszweig zu steuern. Zusätzlich können die N*M Instanzen des zweiten Taktsignals verteilt werden, um die Zeitsteuerung in der zweiten Schaltungsebene 420 wie folgt zu steuern: CLK2<0>, CLK2<N>, ... und CLK2<N*(M-1)> können verteilt sein, um die Taktung der zweiten Abtast- und Halteschalter 4220-(M-1) und des Sub-ADC 4400-(M-1) in den zweiten Schaltungszweigen innerhalb der mit dem Abtast- und Halteverstärker 4150 verbundenen Gruppe des ersten durch CLK1 <0> getakteten Schaltungszweigs zu steuern; CLK2<1>, CLK2<N+1>,... und CLK2<N(M-1)+1> können verteilt werden, um die Taktung der zweiten Abtast- und Halteschalter 4220-(M-1) und der Sub-ADCs 4400-(M-1) in den zweiten Schaltungszweigen innerhalb der Gruppe zu steuern, die mit dem Abtast- und Halteverstärker 4151 des ersten Schaltungszweigs verbunden sind, der durch CLK1<1> getaktet ist; ... und CLK2<N-2>, CLK2<N+N-2>, ... und CLK2<N*(M-1)+N-1 > können verteilt werden, um die Taktung der zweiten Abtast- und Halteschalter 4220-(M-1) zu steuern und die Sub-ADCs 4400-(M-1) in den zweiten Schaltkreiszweigen innerhalb der Gruppe, die mit dem Abtast- und Halteverstärker 415N-1 des ersten Schaltkreiszweigs verbunden sind, der durch CLK1<N-1> getaktet ist.
  • Wie in der in 6 gezeigten beispielhaften Ausführungsform des zeitdomänenverschachtelten ADC 500' dargestellt, ist N gleich vier (d. h. die Gesamtzahl der ersten Schaltungszweige ist gleich vier), wobei M auch gleich vier ist (d. h. die Anzahl der zweiten Schaltungszweige in jeder Gruppe ist ebenfalls gleich vier) und wobei N*M gleich sechzehn ist (d. h. die Gesamtzahl der zweiten Schaltungszweige und damit die Gesamtzahl der Sub-ADCs ist sechzehn) kann der LFSR-basierte Taktsignalgenerator 200 insgesamt vier Instanzen 241 des ersten Taktsignals (CLK1) und vier Sätze 253 von vier Instanzen des zweiten Taktsignals für insgesamt sechzehn Instanzen des zweiten Taktsignals erzeugen (CLK2). Von den vier Instanzen 241 des ersten Taktsignals kann CLK1<0> verteilt werden, um die Taktung des ersten Abtast- und Halteschalters 4110 und des Abtast- und Halteverstärkers 4150 in dem ersten ersten Schaltungszweig zu steuern; CLK1<1> kann verteilt werden, um die Taktung des ersten Abtast- und Halteschalters 4111 und des Abtast- und Halteverstärkers 4151 im nächsten ersten Schaltungszweig zu steuern; CLK1<2> kann verteilt werden, um die Zeitsteuerung des ersten Abtast- und Halteschalters 4112 und des Abtast- und Halteverstärkers 4152 im nächsten ersten Schaltungszweig zu steuern; und CLK1<3> kann verteilt werden, um die Taktung des ersten Abtast- und Halteschalters 4113 und des Abtast- und Halteverstärkers 4150 im vierten ersten Schaltungszweig zu steuern. Zusätzlich können von den sechzehn Instanzen des zweiten Taktsignals CLK2<0>, CLK2<4>, CLK2<8> und CLK2<12> verteilt werden, um die Taktung der zweiten Abtast- und Halteschalter 4220-3 und der Sub-ADC 4400-3 in der zweiten Schaltung innerhalb der Gruppe zu steuern, die mit dem Abtast- und Halteverstärker 4150 der ersten Schaltung verbunden ist, der durch CLK1<0> getaktet ist; CLK2<1>, CLK2<5>, CLK2<9> und CLK2<13> können verteilt werden, um die Taktung der zweiten Abtast- und Halteschalter 4220-3 und der Sub-ADCs 4400-3 in der zweiten Schaltungszweige innerhalb der Gruppe zu steuern, die mit dem Abtast- und Halteverstärker 4151 eines ersten durch CLK1<1> getakteten Schaltungszweigs verbunden sind; CLK2<2>, CLK2<6>, CLK2<10> und CLK2<14> können verteilt werden, um die Zeitsteuerung der zweiten Abtast- und Halteschalter 4220-3 und der Sub-ADCs 4400-3 in den zweiten Schaltungszweigen innerhalb der Gruppe zu steuern, die mit dem Abtast- und Halteverstärker 4152 eines ersten durch CLK1<2> getakteten Schaltungszweigs verbunden ist; und CLK2<3>, CLK2<7>, CLK2<11> und CLK2<15> können verteilt werden, um die Taktung der zweiten Abtast- und Halteschalter 4220-3 und der Sub-ADCs 4400-3 in den zweiten Schaltungszweigen innerhalb der Gruppe zu steuern, die mit dem Abtast- und Halteverstärker 4150 des ersten durch CLK1<3> getakteten Schaltungszweigs verbunden sind.
  • Es sollte angemerkt werden, dass in den oben beschriebenen und in den 5A und 5B (bzw. 6) dargestellten chipinternen zeitdomänenverschachtelten ADCs 500 oder 500' die Komponenten des LFSR-basierten Taktsignalgenerators 200 optional über den Chip verteilt sein können und der Einphasenpulsgenerator 230, die Mehrphasenpulsgeneratoren 240 und 250 und zusätzliche Verzögerungselemente 252 auf dem Chip mit den Schaltungsebenen 410, 420 des primären ADC 400 können insbesondere gemeinsam angeordnet sein, um die Routing-Komplexität und den Flächenverbrauch zu reduzieren, anstatt sich zusammen mit dem LFSR 210 in einem relativ großen, zentral angeordneten Takterzeugungsblock zu befinden. Zum Beispiel, unter Annahme eines 4-Phasensystems, werden die Pulse nachdem der 4-Phasen-Generator die Pulse blockiert, zusammen mit ihrer gepaarten C4-System-Taktphase einzeln pro Quadrant (d. h. pro Gruppe von Sub-ADCs) verteilt. Dies ermöglicht die unabhängige Ableitung weiterer Pulse in jedem Quadranten, was bedeutet, dass jeder Quadrant statt aller vier nur eine Phase des Systemtakts empfangen muss. Der erste und der zweite Haupttaktpuls 233 und 234 ermöglichen diese Architektur. Das lokale Erzeugen der Haupttaktpulse wird gegenüber dem Empfangen eines Synchronisationssignals von der Logik bevorzugt, da es dem System ermöglicht, einen Fehler ordnungsgemäß zu beheben. Wenn die Haupttaktpulse 233 und 234 durch ein Signal von der Logik synchronisiert würden, müssten die abgeleiteten Phasen ständig überwacht werden, um sicherzustellen, dass die Kette ordnungsgemäß arbeitet, und wenn nicht, müsste ein Reset ausgeben werden. Eine eingebaute Zustandsmaschinensteuerung der Haupttaktungspulse 233 und 234 ermöglicht dem LFSR 210, sich ordnungsgemäß von einer Taktstörung ohne äußere Intervention zu erholen. Der LFSR-basierte Taktsignalgenerator 200 ermöglicht dies, indem eine Zustandsmaschine bereitgestellt wird, die mit einer Taktrate von bis zu 15 GHz in einem 7-nm-CMOS-Prozess arbeiten kann.
  • Zusätzlich sollte beachtet werden, dass die oben beschriebenen und in den 5A - 5B und 6 dargestellten ADCs 500, 500' mit Zeitdomänenverschachtelung zu Veranschaulichungszwecken bereitgestellt werden und nicht beschränkend sein sollen. Wie oben erwähnt, wird davon ausgegangen, dass der oben beschriebene LFSR-basierte Taktsignalgenerator 200 auf einem Chip verwendet wird, um die Zeitsteuerung verschiedener Schaltungen und/oder verschiedener Mehrpegelschaltungen nach Bedarf zu steuern.
  • Unter Bezugnahme auf das Flussdiagramm von 7 werden hier auch Ausführungsformen eines Verfahrens offenbart, die den oben beschriebenen Schaltungsstrukturen zugeordnet sind. Die Ausführungsformen des Verfahrens können die Verwendung eines Taktsignalgenerators 200 auf der Basis eines linearen Rückkopplungsschieberegisters (LFSR) (wie des oben beschriebenen und in 2 dargestellten) umfassen, um einphasige erste und zweite Taktsignale zu erzeugen und optional weitere unterschiedliche synchronisierte, mehrphasige erste und zweite Taktsignale basierend auf diesen einphasigen ersten und zweiten Taktsignalen zu erzeugen (siehe Verfahrensschritt 702). Insbesondere können diese Taktsignale umfassen: ein einphasiges erstes Taktsignal 233 (CLK1 bei 0°) und ein einphasiges zweites Taktsignal 234 (CLK1 bei 0°). Ferner können diese Taktsignale abhängig von der Schaltungsanwendung mehrere Instanzen 241 eines ersten Taktsignals (CLK1) in N verschiedenen Phasen (N-Phasen von CLK1), mehrere Instanzen 251 eines zweiten Taktsignals (CLK2) auch in N verschiedene Phasen (N-Phasen von CLK2) und optional für jede Instanz 251 des zweiten Taktsignals (CLK2) eine entsprechende Menge 253 zusätzlicher Instanzen des zweiten Taktsignals in M verschiedenen Phasen (M-Phasen von CLK2) umfassen. In jedem Fall können das erste und das zweite Taktsignal synchronisiert werden, wobei die Pulsrate des ersten Taktsignals (PRCLK1) das 1/N-fache der Pulsrate eines Systemtaktsignals (PRCLK0 ) beträgt und die Pulsrate des zweiten Taktsignals (PRCLK2 ) das 1/N-fache der Pulsrate des ersten Taktsignals (PRCLK1 ) beträgt. Es ist zu beachten, dass die Pulsrate des Systemtaktsignals (PRCLK0 ) optional das 1/N-fache der Pulsrate eines Hauptsystemtaktsignals (PRMCLK ) betragen kann.
  • Die Prozessschritte zum Erzeugen dieser Signale können durch einen LFSR 210 ein Empfangen eines einphasigen Systemtaktsignals 203 (CLK0 bei 0°) von einem Systemtaktsignalgenerator (nicht gezeigt) und als Reaktion darauf ein Ausgeben von einer Reihe von Mehrbitzuständen umfassen (siehe Verfahrensschritt 704). Das LFSR 210 kann, wie oben ausführlich erörtert, eine Kette aus einer ersten Anzahl (X) von Flip-Flops 2110-211X-1 mit einem XOR-Gatter 213 umfassen, das in die Kette zwischen dem dritten und dem zweitletzten Flip-Flop eingefügt ist. Jeder Mehrbitzustandsausgang bei Prozess 704 kann die einzelnen Ausgangsbits von jedem der Flip-Flops 2110-211X-1 in der Kette an entsprechenden Abgriffen 2120-212X-1 umfassen. Darüber hinaus kann, wie oben ausführlich diskutiert, ein solches LFSR 210 eine vorbestimmte Anzahl (Y) von Mehrbitzuständen erzeugen, wobei der Wert von Y durch Lösen der obigen Gleichung (1) bestimmt wird. In jedem Fall kann das LFSR 210 durch Erzeugen einer Reihe von Mehrbitzuständen effektiv als Zähler fungieren, wobei die getaktete Ausgabe der Mehrbitzustände als Zählung von dem Zähler fungiert (d. h. 1, 2,... Y).
  • Der vom LFSR 210 ausgegebene Zählwert kann anschließend von einem Einphasenpulsgenerator 230 verwendet werden, um einphasige erste und zweite Taktsignale 233 und 234 (hier auch als Haupttaktpulse 233 und 234 bezeichnet) zu erzeugen (siehe Verfahrensschritt 708). Um jedoch sicherzustellen, dass der vom LFSR 210 an den Einphasenpulsgenerator 230 gelieferte Zählwert zum Erzeugen der gewünschten Haupttaktpulse 233 und 234 geeignet ist, wird eine Zustandserfassungsschaltung 220 für einen ungültigen Zustand, die funktionsfähig mit dem LFSR 210 verbunden ist, verwendet, um zu erkennen, wann das LFSR 210 ungültige Zustände ausgibt, die zu einer falschen Zählung führen würden, und dazu führen kann, dass das LFSR 210 die Zählung automatisch zurücksetzt (siehe Prozessschritt 706). Beispielsweise wird ein von einem LFSR 210, der als Zähler fungiert, ausgegebener insgesamter Null-Zustand als ungültiger Zustand angesehen, da jede Verschiebung eines auf Null gesetzten LFSR zu einer Null führt. Zusätzlich kann der LFSR 210 in der Lage sein, insgesamt Y Mehrbitzustände (d. h. eine Y-Zählung) zu erzeugen, wobei die Haupttaktpulse 233 und 234 durch den Einphasenpulsgenerator 230 des LFSR-basierten Takts erzeugt werden Der Signalgenerator 200 kann eine andere Anzahl (Z) von Mehrbitzuständen (d. h. eine Z-Zählung im Gegensatz zu einer Y-Zählung) und nur diese Z-Zählung erfordern. In diesem Fall würden auch alle Mehrbitzustände über der Z-Zahl als ungültig betrachtet. Somit können die Ausführungsformen des Verfahrens weiterhin umfassen: ein Erfassen durch eine Zustandserfassungsschaltung 220 für einen ungültigen Zustand, die funktionsfähig mit dem LFSR 210 verbunden ist, wann das LFSR 210 durch Z Mehrbitzustände zyklisch durchgelaufen ist und auch wann ein Zustand mit allen Nullen erreicht worden ist; und ein Bewirken, dass der LFSR 210 durch die Zustandserfassungsschaltung 220 für einen ungültigen Zustand zurückgesetzt wird, wenn eine der beiden Bedingungen erfasst wird (d. h. wenn der LFSR 210 durch Z Mehrbitzustände gewechselt hat oder wenn der LFSR 210 den insgesamten Nullzustand erreicht hat).
  • Infolgedessen wird in den Ausführungsformen des Verfahrens nur eine Reihe von Z gültigen Mehrbitzuständen (d. h. eine Z-Zählung) von dem LFSR 210 ausgegeben und von dem Einphasenpulsgenerator 230 zur Verwendung beim Erzeugen empfangen. Die Ausführungsformen des Verfahrens können ferner umfassen: ein Empfangen der Z gültigen Mehrbitzustände durch den Einphasenpulsgenerator 230; ein Puffern dieser Mehrbitzustände durch Pipeline-Register 231 des Einphasenpulsgenerators 230; und ferner ein Verwenden des getakteten Empfangs der gepufferten Z-Mehrbit-Zustände durch die Kombinationslogik 232 des Einphasenpulsgenerators 230, um sowohl ein einphasiges erstes Taktsignal 233 (CLK1 bei 0°) als erster Haupttaktimpuls (auf das hier ebenfalls Bezug genommen wird) und ein einphasiges zweites Taktsignal 234 (CLK2 bei 0°) zu erzeugen (hier auch als zweiter Haupttaktimpuls bezeichnet), jeweils mit einer gewünschten Folge von Impulsen (siehe Verfahrensschritt 708). Das einphasige erste Taktsignal 233 (CLK1 bei 0°) kann mit dem einphasigen Systemtaktsignal 203 (CLK0 bei 0°) synchronisiert sein und eine Pulsrate (PRCLK1 ) aufweisen, die langsamer ist als und insbesondere 1/N (z. B. 1/4) der Pulsrate (PRCLK0 ) des Systemtaktsignals 203 ist. Das einphasige zweite Taktsignal 234 (CLK2 bei 0°) kann mit dem einphasigen ersten Taktsignal 233 (CLK1 bei 0°) synchronisiert werden und kann eine Pulsrate (PRCLK2 ) aufweisen, die langsamer ist als und insbesondere 1/N (z. B. 1/4) der Pulsrate des ersten Taktsignals 233 (PRCLK1 ) beträgt.
  • Beispielsweise kann, wie in 3 dargestellt, in einer beispielhaften Ausführungsform die Pulsrate des Systemtaktsignals (PRCLK0 ) 1/4 der Pulsrate eines Hauptsystemtaktsignals (PRMCLK ) sein. Das heißt, das Systemtaktsignal 203 kann ein Viertelratentaktsignal (C4) sein. Außerdem kann N gleich vier sein. Somit wird in den im Prozessschritt 708 erzeugten Haupttaktpulsen die Pulsrate (PRCLK1 ) des ersten Taktsignals 233 zu 1/4 der Pulsrate (PRCLK0 ) des Systemtaktsignals 203. Das heißt, das erste Taktsignal 233 kann ein Taktsignal mit 1/16 der Rate sein. Zusätzlich wird die Pulsrate (PRCLK2 ) des zweiten Taktsignals 234 zu 1/4 der Pulsrate (PRCLK1 ) des ersten Taktsignals 233. Das heißt, das zweite Taktsignal 234 kann ein Taktsignal mit 1/64 der Rate sein. Es ist zu beachten, dass in dieser beispielhaften Ausführungsform, in der das Systemtaktsignal 203 ein Viertelratentaktsignal (C4) ist und N gleich vier ist, der vom Einphasenpulsgenerator 230 im Prozessschritt 708 empfangene Zählerstand notwendigerweise ein 16-Zählwert sein, um das erste Taktsignal 233 mit der 1/16-Rate und das zweite Taktsignal 234 mit der 1/64-Rate zu erzeugen. Wenn Z = 16, dann bestimmt die obige Gleichung (1) die Anzahl der Flip-Flops 2110-211X-1 in der Kette des LFSR 210 zu mindestens 5 (d. h. X≥5). Insbesondere wären 4 Flip-Flops zu wenig, da 4 Flip-Flops nur zu einer Gesamtzahl von 15 Vier-Bit-Zuständen (d. h. Y = 24-1 = 16-1 = 15) oder einer 15-Zählung führen könnten. Fünf Flip-Flops würden jedoch zu viel zu vielen Mehrbitzuständen und insbesondere zu 31 Fünfbitzuständen (d. h. Y = 25-1 = 32-1 = 31) oder einer 31-Zählung führen. Da nur 16 Mehrbitzustände (d. h. ein 16-Zählwert) zur Erzeugung des ersten und des zweiten Haupttaktpulses 233 und 234 erforderlich sind, werden alle Zustände über dem 16-Zählwert sowie der Zustand mit allen Nullen im Verfahrensschritt 706 als ungültig betrachtet.
  • Es sollte auch beachtet werden, dass, wie in 3 dargestellt, zusätzlich zu den unterschiedlichen Pulsraten die oben beschriebenen ersten und zweiten Haupttaktpulse 233 und 234 im Prozessschritt 708 erzeugt werden können, so dass sie unterschiedliche Pulsbreiten haben. Das heißt, das einphasige erste Taktsignal 233 (d. h. der erste Haupttaktimpuls) kann eine Pulsbreite (PWCLK1 ) aufweisen, die länger ist als die Pulsbreite (PWCLK0 ) des einphasigen Systemtaktsignals 203, und das einphasige zweite Taktsignal 234 (d. h. der zweite Haupttaktimpuls) kann eine Pulsrate (PWCLK2 ) aufweisen, die länger ist als die Pulsbreite (PRCLK1 ) des einphasigen ersten Taktsignals 233.
  • Ausführungsformen des Verfahrens können ein Stoppen der Taktsignalerzeugung mit diesen zwei unterschiedlichen Einphasentaktsignalen (CLK1 bei 0° und CLK2 bei 0°) umfassen und in diesem Fall können die zwei unterschiedlichen Einphasentaktsignale verwendet werden, um die Taktung verschiedener On-Chip-Schaltungen oder verschiedener Abschnitte derselben On-Chip-Schaltung zu steuern. Alternativ können Ausführungsformen des Verfahrens ein Fortsetzen der Erzeugung einer oder mehrerer zusätzlicher Instanzen von nur einem oder beiden dieser unterschiedlichen Taktsignale in einer oder mehreren unterschiedlichen Phasen ohne Synchronisation und ein Verwenden der erzeugten Taktsignale zum Steuern der Taktung unterschiedlicher Einschaltzeiten der On-Chip-Schaltungen oder verschiedener Abschnitte derselben On-Chip-Schaltung umfassen. Alternativ können, wie nachstehend ausführlicher beschrieben und im Flussdiagramm dargestellt ist, Ausführungsformen des Verfahrens ferner ein Erzeugen verschiedener synchronisierter mehrphasiger erster und zweiter Taktsignale auf der Grundlage der im Prozessschritt ausgegebenen einphasigen ersten und zweiten Taktsignale 708 sowie ein Mehrphasensystemtaktsignal umfassen (siehe Verfahrensschritte 710-712).
  • Insbesondere können diese Ausführungsformen des Verfahrens ein Empfangen des einphasigen ersten Taktsignals 233 und auch einer vorbestimmten Anzahl (N) von Instanzen 204 des Taktsignals in N verschiedenen Phasen durch einen ersten Mehrphasenpulsgenerator 240 umfassen (N-Phasen von CLK0) (z. B. von einem Systemtaktsignalgenerator (nicht gezeigt)) und als Reaktion darauf, durch den ersten Mehrphasenpulsgenerator 240 N Instanzen 241 des ersten Takts erzeugen und ein Signal in N verschiedenen Phasen (N-Phasen von CLK1, auch als CLK1<N-1:0> bezeichnet), einschließlich CLK1<0>, CLK1<1> usw., bis CLK1<N-1> ausgeben, wie in 4A gezeigt ist (siehe Verfahrensschritt 710).
  • Zusätzlich können diese Ausführungsformen des Verfahrens ein Empfangen des einphasigen zweiten Taktsignals 234 und auch der N Instanzen 204 des Systemtaktsignals in N verschiedenen Phasen (N-Phasen von durch einen zweiten Mehrphasenpulsgenerator 250 umfassen CLK0) (z. B. erneut vom Systemtaktsignalgenerator (nicht gezeigt)) und als Reaktion darauf N Instanzen 251 des zweiten Taktsignals in N verschiedenen Phasen durch den zweiten Mehrphasenpulsgenerator 250 (N-Phasen von CLK2, auch als CLK2<N-1:0 bezeichnet) einschließlich CLK1<0>, CLK12<1> usw. bis CLK2<N-1> erzeugen und ausgeben, wie in 4B gezeigt.
  • Diese Ausführungsformen des Verfahrens können ferner ein Verwenden der mehreren Instanzen 241 des ersten Taktsignals (CLK1), das im Prozessschritt 710 ausgegeben wird, und der mehreren Instanzen 251 des zweiten Taktsignals (CLK2), das im Prozess 712 ausgegeben wird, zum Steuern verschiedener chipinterner Schaltungen bzw. unterschiedliche Ebenen derselben chipinternen Schaltung umfassen (siehe Prozessschritte 714 und 716). Typischerweise erfordern jedoch unterschiedliche chipinterne Schaltungen oder unterschiedliche Ebenen derselben chipinternen Schaltung, die unterschiedliche Taktsignale verwenden, nicht die gleiche Anzahl unterschiedlicher Phasen dieser Taktsignale.
  • Somit kann das Erzeugen der Taktsignale im Prozessschritt 702 ferner ein Verwenden zusätzlicher Verzögerungselemente 252 (z. B. zusätzlicher Register) umfassen, um jeden der Zeitpunkte 251 des zweiten Taktsignals, das im Prozessschritt 712 erzeugt wird, nach Bedarf in der richtigen Reihenfolge zu verzögern, um N entsprechende Sätze 253 zusätzlicher Instanzen des zweiten Taktsignals in einer vorbestimmten Anzahl (M) unterschiedlicher Phasen (d. h. CLK2<N*(M-1)+N-1:0>) zu erzeugen (vgl. Verfahrensschritt 713). Das heißt, für jede Instanz 251 des zweiten Taktsignals, das von dem zweiten Mehrphasenpulsgenerator 250 im Prozessschritt 712 erzeugt wird, können im Prozess 713 zusätzliche Verzögerungselemente 252 verwendet werden, um einen anderen Satz 253 zusätzlicher Instanzen des zweiten Taktsignals (CLK2) in M verschiedenen Phasen zu erzeugen. Gemäß der Darstellung in 4C umfassen die verschiedenen Sätze 253: Satz 0 mit CLK2<0>, CLK2<N>,... und CLK2<N*(M-1)>; Satz1 mit CLK2<1>, CLK2<N+1>,... und CLK2<N*(M-1)+1>; ... Und SatzN-1 mit CLK2<N-1>, CLK2<N+N-1>,... und CLK2<N*(M-1)+N-1>. Wenn folglich M die Gesamtzahl von Instanzen des zweiten Taktsignals ist, das für jeden der N Sätze zu erzeugen ist, dann ist N*M die Gesamtzahl von verschiedenen Instanzen des zweiten Taktsignals, das von dem LFSR-basierten Taktsignalgenerator 200 zu erzeugen und auszugeben ist.
  • In diesem Fall können die Ausführungsformen des Verfahrens ferner ein Verwenden der von dem LFSR-basierten Taktsignalgenerator 200 erzeugten und ausgegebenen Taktsignale in den Prozessschritten 710 und 712 zum Steuern der Taktung verschiedener chipinterner Schaltungen oder alternativ zur Steuerung der Taktung verschiedener Schaltungsebenen innerhalb einer chipinternen Mehrstufenschaltung (siehe Prozessschritte 714 und 716) umfassen. Beispielsweise können die unterschiedlichen synchronisierten mehrphasigen ersten und zweiten Taktsignale, die in den Prozessschritten 710 und 713 erzeugt und ausgegeben werden, in den Prozessschritten 714 bis 716 verwendet werden, um die Taktung einer ersten Schaltungsebene 410 und einer zweiten Schaltungsebene 420 jeweils eines zeitdomänenverschachtelten ADC 500 (wie in den 5A - 5B dargestellt und oben ausführlich erörtert) oder 500' (wie in 6 dargestellt und oben ausführlich erörtert) zu steuern. Das heißt, die N Instanzen 241 des ersten Taktsignals (CLK1) in den N verschiedenen Phasen können in einem zeitdomänenverschachtelten ADC 500, 500' in Prozessschritt 714 verteilt werden, um N verschiedene erste Schaltungszweige in der ersten Schaltungsebene 410 des primären ADC 400 des zeitdomänenverschachtelten ADC 500, 500' (siehe Verfahrensschritt 714) zu steuern. Zusätzlich können die N Sätze 253 zusätzlicher Instanzen des zweiten Taktsignals (CLK2) in M verschiedenen Phasen (CLK2<N*(M-1)+N-1:0>) verteilt werden, um die M verschiedenen zweiten Schaltungszweige in jeder Gruppe von zweiten Schaltungszweigen in der zweiten Schaltungsebene 420 des primären ADC 400 des zeitdomänenverschachtelten ADC 500 oder 500' (siehe Prozessschritt 716) zu steuern.
  • Es versteht sich, dass die hierin verwendete Terminologie dem Zweck der Beschreibung der offenbarten Strukturen und Verfahren dient und nicht beschränkend sein soll. Zum Beispiel sollen, wie hierin verwendet, die Singularformen „ein, eine, einer“ und „der, die, das“ auch die Pluralformen einschließen, sofern der Kontext nicht eindeutig etwas anderes angibt. Zusätzlich, wie hierin verwendet, spezifizieren die Ausdrücke „umfasst“, „umfassend“ und/oder „aufweisend“ das Vorhandensein von angegebenen Merkmalen, ganzen Zahlen, Schritten, Operationen, Elementen und/oder Komponenten, schließen jedoch nicht aus, dass ein oder mehrere andere Merkmale, ganze Zahlen, Schritte, Operationen, Elemente, Komponenten und/oder Gruppen davon vorhanden sind oder hinzugefügt werden. Ferner werden hier Begriffe wie „rechts“, „links“, „vertikal“, „horizontal“, „oben“, „unten“, „oben“, „unten“, „unten“, „unten“, „unten“, „über“, „darüber“, „parallel“, „senkrecht“ usw. verwendet, die zugrunde liegen und relative Orte beschreiben, wenn sie in den Zeichnungen ausgerichtet und dargestellt sind (sofern nicht anders angegeben), und Begriffe wie „berühren“, „in direktem Kontakt zu“, „aneinander stoßen“, „direkt benachbart zu“, „neben“ usw. sollen anzeigen, dass mindestens ein Element ein anderes Element physisch berührt (ohne dass andere Elemente die beschriebenen Elemente trennen). Der Begriff „seitlich“ wird hier verwendet, um die relativen Positionen von Elementen zu beschreiben und insbesondere anzuzeigen, dass ein Element an der Seite eines anderen Elements im Gegensatz zu oberhalb oder unterhalb des anderen Elements positioniert ist, wenn diese Elemente ausgerichtet und dargestellt sind in den Zeichnungen. Beispielsweise befindet sich ein Element, das seitlich neben einem anderen Element positioniert ist, neben dem anderen Element, ein Element, das seitlich unmittelbar neben einem anderen Element positioniert ist, befindet sich direkt neben dem anderen Element, und ein Element, das seitlich ein anderes Element umgibt, befindet sich neben diesem zu und umranden die äußeren Seitenwände des anderen Elements. Die entsprechenden Strukturen, Materialien, Handlungen und Äquivalente aller Mittel oder Stufen plus Funktionselemente in den nachstehenden Ansprüchen sollen jede Struktur, jedes Material oder jede Handlung zum Ausführen der Funktion in Kombination mit anderen beanspruchten Elementen umfassen, wie sie speziell beansprucht sind.
  • Die Beschreibungen der verschiedenen Ausführungsformen der vorliegenden Erfindung wurden zum Zwecke der Veranschaulichung gegeben, sollen jedoch nicht erschöpfend sein oder auf die offenbarten Ausführungsformen beschränkt sein. Für den Durchschnittsfachmann sind viele Modifikationen und Variationen offensichtlich, ohne vom Umfang und Geist der beschriebenen Ausführungsformen abzuweichen. Die hier verwendete Terminologie wurde gewählt, um die Prinzipien der Ausführungsformen, die praktische Anwendung oder die technische Verbesserung gegenüber auf dem Markt befindlichen Technologien am besten zu erläutern oder um es anderen Fachleuten zu ermöglichen, die hier offenbarten Ausführungsformen zu verstehen.

Claims (20)

  1. Taktsignalgenerator, umfassend: ein Schieberegister mit linearer Rückkopplung, das ein Systemtaktsignal empfängt und eine Reihe von Mehrbitzuständen basierend auf dem Systemtaktsignal ausgibt; und einen Einphasenpulsgenerator, der die Mehrbitzustände empfängt und ein erstes Taktsignal und ein zweites Taktsignal erzeugt, wobei eine Pulsrate des ersten Taktsignals langsamer ist als eine Pulsrate des Systemtaktsignals und eine Pulsrate des zweiten Taktsignals langsamer ist als eine Pulsrate des ersten Taktsignals.
  2. Taktsignalgenerator nach Anspruch 1, wobei eine Pulsbreite des ersten Taktsignals länger ist als eine Pulsbreite des Systemtaktsignals und eine Pulsbreite des zweiten Taktsignals länger ist als eine Pulsbreite des ersten Taktsignals.
  3. Taktsignalgenerator nach Anspruch 1, wobei der Einphasenpulsgenerator Pipeline-Register, die die Mehrbitzustände puffern, und eine Kombinationslogik umfasst, die das erste Taktsignal und das zweite Taktsignal basierend auf den gepufferten Mehrbitzuständen erzeugt.
  4. Taktsignalgenerator nach Anspruch 1, ferner umfassend: einen ersten Mehrphasenpulsgenerator, der das erste Taktsignal und mehrere Instanzen des Systemtaktsignals in verschiedenen Phasen empfängt und mehrere Instanzen des ersten Taktsignals in verschiedenen Phasen erzeugt; und einen zweiten Mehrphasenpulsgenerator, der das zweite Taktsignal und die mehreren Instanzen des Systemtaktsignals in verschiedenen Phasen empfängt und mehrere Instanzen des zweiten Taktsignals in verschiedenen Phasen erzeugt, wobei die mehreren Instanzen des Systemtaktsignals, die mehreren Instanzen des ersten Taktsignals und die mehreren Instanzen des zweiten Taktsignals alle in einer Anzahl (N) unterschiedlicher Phasen sind.
  5. Taktsignalgenerator nach Anspruch 4, ferner mit zusätzlichen Verzögerungselementen, die jede Instanz des zweiten Taktsignals verzögern, um für jede Instanz des zweiten Taktsignals in jeder der Anzahl (N) unterschiedlicher Phasen einen entsprechender Satz zusätzlicher Instanzen des zweiten Taktsignals in einer Anzahl (M) unterschiedlicher Phasen zu erzeugen.
  6. Taktsignalgenerator nach Anspruch 1, ferner mit einer Erfassungsschaltung für ungültige Zustände, die funktionsfähig mit dem Schieberegister mit linearer Rückkopplung verbunden ist, wobei das Schieberegister mit linearer Rückkopplung eine erste Anzahl (X) von Flip-Flops aufweist und eine zweite Anzahl (Y) der Mehrbitzustände erzeugen kann, die gleich 2X-1 ist, wobei der Einphasenpulsgenerator nur eine dritte Anzahl (Z) der Mehrbitzustände benötigt, um das erste Taktsignal und das zweite Taktsignal zu erzeugen, wobei die Erfassungsschaltung für ungültige Zustände erfasst, wann das Schieberegister mit linearer Rückkopplung durch Z Mehrbitzustände zyklisch durchgelaufen ist und wann das Schieberegister mit linearer Rückkopplung einen insgesamten Null-Zustand erreicht, und wobei die Erfassungsschaltung für ungültige Zustände bewirkt, dass das Schieberegister mit linearer Rückkopplung zurückgesetzt wird, wenn entweder das Schieberegister mit linearer Rückkopplung durch Z Mehrbitzustände gewechselt ist oder wenn das Schieberegister mit linearer Rückkopplung den insgesamten Null-Zustand erreicht hat.
  7. Taktsignalgenerator nach Anspruch 1, wobei das Systemtaktsignal ein Taktsignal mit einer viertel Rate ist, das erste Taktsignal ein Taktsignal mit einer sechzehntel Rate ist und das zweite Taktsignal ein Taktsignal mit einer vierundsechzigstel Rate ist.
  8. Zeitdomänenverschachtelter Analog-Digital-Umsetzer (ADC) mit: ersten Schaltungszweigen, die jeweils umfassen: einen ersten Abtast- und Halteverstärker; und einen ersten Abtast- und Halteschalter, der den ersten Abtast- und Halteverstärker selektiv mit einem Eingangsknoten verbindet; Multiplexer; Gruppen von zweiten Schaltungszweigen, die jeweils zwischen den ersten Schaltungszweigen und den Multiplexern verbunden sind, wobei jeder zweite Schaltungszweig in jeder Gruppe umfasst: einen Sub-ADC, der mit einem entsprechenden der Multiplexer verbunden ist; und einen zweiten Abtast- und Halteschalter, der den Sub-ADC selektiv mit dem ersten Abtast- und Halteverstärker eines entsprechenden der ersten Schaltungszweige verbindet; einen digitalen Signalprozessor, der jeweils digitale Zwischenausgangssignale von den Multiplexern empfängt und ein endgültiges digitales Ausgangssignal an einem Ausgangsknoten ausgibt; und einen Taktsignalgenerator mit: einem Schieberegister mit linearer Rückkopplung, das ein Systemtaktsignal empfängt und eine Reihe von Mehrbitzuständen basierend auf dem Systemtaktsignal ausgibt; einem Einphasenpulsgenerator, der die Mehrbitzustände empfängt und ein erstes Taktsignal und ein zweites Taktsignal erzeugt, wobei eine Pulsrate des ersten Taktsignals langsamer ist als eine Pulsrate des Systemtaktsignals und eine Pulsrate des zweiten Taktsignal langsamer ist als eine Pulsrate des ersten Taktsignals; einen ersten Mehrphasenpulsgenerator, der das erste Taktsignal und mehrere Instanzen des Systemtaktsignals in verschiedenen Phasen empfängt und mehrere Instanzen des ersten Taktsignals in verschiedenen Phasen erzeugt, um die Taktung der ersten Schaltungszweige zu steuern; und einen zweiten Mehrphasenpulsgenerator, der das zweite Taktsignal und die mehreren Instanzen des Systemtaktsignals in verschiedenen Phasen empfängt und mehrere Instanzen des zweiten Taktsignals in verschiedenen Phasen für jede Instanz des ersten Taktsignals erzeugt, um die Taktung der zweiten Schaltungszweige zu steuern.
  9. Zeitdomänenverschachtelter ADC nach Anspruch 8, wobei eine Pulsbreite des ersten Taktsignals länger ist als eine Pulsbreite des Systemtaktsignals und eine Pulsbreite des zweiten Taktsignals länger ist als eine Pulsbreite des ersten Taktsignals.
  10. Zeitdomänenverschachtelter ADC nach Anspruch 8, wobei der Einphasenpulsgenerator Pipeline-Register umfasst, die die Mehrbitzustände und die Kombinationslogik puffern, die das erste Taktsignal und das zweite Taktsignal basierend auf den gepufferten Mehrbitzuständen erzeugt.
  11. Zeitdomänenverschachtelter ADC nach Anspruch 8, wobei die mehreren Instanzen des Systemtaktsignals, die mehreren Instanzen des ersten Taktsignals und die mehreren Instanzen des zweiten Taktsignals alle in derselben Anzahl (N) von verschiedenen Phasen vorliegen.
  12. Taktsignalgenerator nach Anspruch 11, ferner mit zusätzlichen Verzögerungselementen, die jede Instanz des zweiten Taktsignals verzögern, um für jede Instanz weitere Instanzen des zweiten Taktsignals in einer anderen Anzahl (M) unterschiedlicher Phasen zu erzeugen.
  13. Zeitdomänenverschachtelter ADC nach Anspruch 8, wobei der Taktsignalgenerator ferner eine Erfassungsschaltung für ungültige Zustände umfasst, die funktionsfähig mit dem Schieberegister mit linearer Rückkopplung verbunden sind, wobei das Schieberegister mit linearer Rückkopplung eine erste Anzahl (X) von Flip-Flops aufweist und eine zweite Anzahl (Y) von Mehrbitzuständen erzeugen kann, die gleich 2X-1 ist, wobei der Einphasenpulsgenerator nur eine dritte Anzahl (Z) der Mehrbitzustände benötigt, um das erste Taktsignal und das zweite Taktsignal zu erzeugen, wobei die Erfassungsschaltung für ungültige Zustände erfasst, wann das Schieberegister mit linearer Rückkopplung durch Z Mehrbitzustände zyklisch durchgelaufen ist und wann das Schieberegister mit linearer Rückkopplung einen insgesamten Null-Zustand erreicht, und wobei die Erfassungsschaltung für ungültige Zustände bewirkt, dass das Schieberegister mit linearer Rückkopplung zurückgesetzt wird, wenn entweder das Schieberegister mit linearer Rückkopplung durch Z Mehrbitzustände gewechselt ist oder wenn das Schieberegister mit linearer Rückkopplung einen insgesamten Null-Zustand erreicht hat.
  14. Zeitdomänenverschachtelter ADC nach Anspruch 13, wobei der Taktsignalgenerator ferner eine Erfassungsschaltung für ungültige Zustände umfasst, die funktionsfähig mit dem Schieberegister mit linearer Rückkopplung verbunden ist, wobei das Schieberegister mit linearer Rückkopplung fünf Flip-Flops umfasst und einunddreißig Fünf-Bit-Zustände erzeugen kann, wobei der Einphasenpulsgenerator nur sechzehn Fünf-Bit-Zustände benötigt, um das erste Taktsignal und das zweite Taktsignal zu erzeugen, wobei die Erfassungsschaltung für ungültige Zustände erfasst, wann das Schieberegister mit linearer Rückkopplung sechzehn Fünf-Bit-Zustände durchlaufen hat und wann das Schieberegister mit linearer Rückkopplung einen Fünf-Null-Zustand erreicht, und wobei, wenn das Schieberegister mit linearer Rückkopplung sechzehn Fünf-Bit-Zustände durchlaufen hat oder wenn das Schieberegister mit linearer Rückkopplung einen Fünf-Null-Zustand erreicht hat, die Erfassungsschaltung für ungültige Zustände bewirkt, dass das Schieberegister mit linearer Rückkopplung zurückgesetzt wird.
  15. Verfahren, umfassend: ein Empfangen eines Systemtaktsignals durch ein Schieberegister mit linearer Rückkopplung; ein Ausgeben einer Reihe von Mehrbitzuständen auf der Grundlage des Systemtaktsignals durch das Schieberegister mit linearer Rückkopplung; ein Empfangen der Reihe von Mehrbitzuständen durch einen Einphasenpulsgenerator; und ein Erzeugen eines ersten Taktsignals und eines zweiten Taktsignals durch den Einphasenpulsgenerator auf der Grundlage der Reihe von Mehrbitzuständen, wobei eine Pulsrate des ersten Taktsignals langsamer ist als eine Pulsrate des Systemtaktsignals und eine Pulsrate des zweiten Taktsignals langsamer ist als eine Pulsrate des ersten Taktsignals.
  16. Verfahren nach Anspruch 15, wobei eine Pulsbreite des ersten Taktsignals länger ist als eine Pulsbreite des Systemtaktsignals und eine Pulsbreite des zweiten Taktsignals länger ist als eine Pulsbreite des ersten Taktsignals.
  17. Verfahren nach Anspruch 15, ferner umfassend: ein Empfangen des ersten Taktsignals und mehrerer Instanzen des Systemtaktsignals in verschiedenen Phasen durch einen ersten Mehrphasenpulsgenerator; ein Erzeugen mehrerer Instanzen des ersten Taktsignals in verschiedenen Phasen durch den ersten Mehrphasenpulsgenerator; und ein Empfangen des zweiten Taktsignals und der mehreren Instanzen des Systemtaktsignals in verschiedenen Phasen durch einen zweiten Mehrphasenpulsgenerator; und ein Erzeugen mehrerer Instanzen des zweiten Taktsignals in unterschiedlichen Phasen für jede Instanz des ersten Taktsignals durch den zweiten Mehrphasenpulsgenerator, wobei die mehreren Instanzen des Systemtaktsignals, die mehreren Instanzen des ersten Taktsignals und die mehreren Instanzen des zweiten Taktsignals alle in einer Anzahl (N) unterschiedlicher Phasen sind.
  18. Verfahren nach Anspruch 17, ferner umfassend ein Verwenden zusätzlicher Verzögerungselemente, die jede Instanz des zweiten Taktsignals verzögern, um ferner für jede Instanz einen Satz zusätzlicher Instanzen des zweiten Taktsignals in einer Anzahl (M) unterschiedlicher Phasen zu erzeugen.
  19. Verfahren nach Anspruch 18, ferner umfassend: ein Steuern der Taktung der ersten Schaltungszweige eines zeitdomänenverschachtelten Analog-Digital-Umsetzers (ADC) unter Verwendung der mehreren Instanzen des ersten Taktsignals in der Anzahl (N) verschiedener Phasen; und ein Steuern der Taktung jeder Gruppe von zweiten Schaltungszweigen des zeitdomänenverschachtelten ADC unter Verwendung der mehreren Instanzen des zweiten Taktsignals in der Anzahl (N) unterschiedlicher Phasen und ferner unter Verwendung der zusätzlichen Instanzen des zweiten Taktsignals in der Anzahl (M) von verschiedenen Phasen.
  20. Verfahren nach Anspruch 15, wobei das Schieberegister mit linearer Rückkopplung eine erste Anzahl (X) von Flip-Flops aufweist und eine zweite Anzahl (Y) der Mehrbitzustände erzeugen kann, die gleich 2X-1 ist, wobei der Einphasenpulsgenerator nur eine dritte Anzahl (Z) der Mehrbitzustände benötigt, um das erste Taktsignal und das zweite Taktsignal zu erzeugen, und wobei das Verfahren ferner umfasst: ein Erfassen durch eine Erfassungsschaltung für ungültige Zustände, die funktionsfähig mit dem Schieberegister mit linearer Rückkopplung verbunden ist, wann das Schieberegister mit linearer Rückkopplung durch Z Mehrbitzustände gewechselt hat und wann das Schieberegister mit linearer Rückkopplung einen insgesamten Null-Zustand erreicht; und ein Bewirken, dass durch die Erfassungsschaltung für ungültige Zustände das lineare Rückkopplungsschieberegister zurückgesetzt wird, wenn entweder das lineare Rrückkopplungsschieberegister durch Z Mehrbitzustände zyklisch durchgelaufen ist oder wenn das lineare Rückkopplungsschieberegister einen insgesamten Null-Zustand erreicht hat.
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