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Viele
Integrierte-Schaltung- (IC-) Entwürfe verwenden störimpulsfreie
Multiplexer, um ein Takteingangssignal an eine gegebene Schaltung
ansprechend auf Betriebsbedingungen oder -modi dynamisch umzuschalten.
Wie es bekannt ist, wird ein Störimpuls
allgemein als eine Wertveränderung
von sehr kurzer Dauer verstanden. In dem Fall eines 50%-Lastzyklustaktes
(d. h. der Takt befindet sich für 1/2
Periode an einem hohen Logikpegel und für 1/2 Periode an einem niedrigen
Logikpegel) kann der Störimpuls
z. B. ein Puls an der Taktleitung von einer Dauer von erheblich
weniger als einer halben Periode sein. Die meisten störimpulsfreien
Taktmultiplexschaltungen erfordern, dass die Phasen- und Frequenzbeziehungen
aller Eingangstakte bekannt sind, um einen störimpulsfreien Betrieb sicherzustellen. Bei
einigen IC-Entwürfen
können
einer oder mehr der Eingangstakte unbekannte Phasen- und Frequenzbeziehungen
zu anderen bekannten Takten bei dem Entwurf aufweisen. Falls der
Eingangstakt unbekannt ist, verwendet eine herkömmliche Flankenerfassungsschaltung,
die die Flanke eines unbekannten Signals erfasst, normalerweise
einen Abtasttakt von zumindest dem Doppelten der höchsten erwarteten Frequenz
des Eingangstaktes, jedoch mit einer hohen Wahrscheinlichkeit, metastabile
(d. h. mehrdeutige) Zustände
durch eine nachgeschaltete Logik zu übertragen, als eine Folge der
unbekannten Phasenbeziehung der Takte.
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Einige
IC-Entwürfe
umfassen eine standardmäßige Aufeinanderfolgende-Flip-Flops-Metastabilitätsauflösungsschaltung
an dem Eingangstakt. Derartige Entwürfe erfordern normalerweise
einen Abtasttakt von zumindest acht (8) Mal der höchsten erwarteten
Frequenz des Eingangstaktes, um ein Flankenerfassungssignal während der
entsprechenden niedrigen oder hohen Phase des Eingangstaktsignals
zu erzeugen.
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Ein
derartiger Hochfrequenzvervielfacher kann bei den Metastabilitäts-Flip-Flops
eine unannehmbare Metastabilitätsauflösewahrscheinlichkeit hervorrufen.
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Es
ist die Aufgabe der vorliegenden Erfindung, ein Verfahren und eine
Flankenerfassungsvorrichtung mit verbesserten Charakteristika zu
schaffen.
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Diese
Aufgabe wird durch ein Verfahren gemäß Anspruch 1 sowie eine Flankenerfassungsvorrichtung
gemäß Anspruch
11 oder 23 gelöst.
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Ein
Verfahrensausführungsbeispiel
zum Erfassen der ansteigenden und/oder abfallenden Flanke eines
Eingangstaktsignals von unbekannter Phase und Frequenz weist ein
Liefern eines Referenztaktsignals einer bekannten Phase und Frequenz
an eine Flankenerfassungsschaltung auf; ein Teilen und Phasenverschieben
des Referenztaktsignals, um eine Mehrzahl von Meta-Flip-Flop-Taktsignalen
zu liefern; ein Liefern der Mehrzahl von Meta-Flip-Flop-Taktsignalen
und eines Eingangstaktsignals an eine Mehrzahl von Flip-Flop-Paaren, die eine Metastabilitätsauflösung liefern;
ein Auswählen
des frühesten
Ausgangssignals der Mehrzahl von Flip-Flop-Paaren, um einen Übergang
an dem Eingangstaktsignal zu registrieren; ein Liefern eines Signals,
das dem Übergang
entspricht, an eine Flankenerfassungsschaltung; und ein Liefern
einer Flankenerfassungsanzeige an der Flankenerfassungsschaltung
während
einer der entsprechenden hohen und niedrigen Phase des Eingangstaktsignals.
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Ein
Ausführungsbeispiel
einer Flankenerfassungsvorrichtung weist einen Phasenverschiebungs- und
Teilschaltungsblock auf, der konfiguriert ist, um ein Referenztaktsignal
einer bekannten Phase und Frequenz zu empfangen und das Referenztaktsignal zu
teilen und phasenzuverschieben, um eine Mehrzahl von Meta-Flip-Flop-Taktsignalen
zu liefern; eine Mehrzahl von metastabilen Schaltungsblöcken, die konfiguriert
sind, um die Mehrzahl von Meta-Flip-Flop-Taktsignalen und ein Eingangstaktsignal unbekannter
Phase und Frequenz zu empfangen; einen Übergangsauswahlschaltungsblock,
der konfiguriert ist, um auszuwählen,
wann der früheste
der Mehrzahl von metastabilen Schaltungsblöcken einen Übergang an dem Eingangstaktsignal
registriert; und eine Mehrzahl von Flankenerfassungsschaltungsblöcken, die
konfiguriert sind, um das Referenztaktsignal und ein Ausgangssignal
des Übergangsauswahlschaltungsblocks
zu empfangen und während
der entsprechenden hohen oder niedrigen Phase des Eingangstaktsignals
eine Flankenerfassungsanzeige zu liefern.
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Ein
weiteres Ausführungsbeispiel
einer Flankenerfassungsvorrichtung weist eine Einrichtung zum Teilen
und Phasenverschieben eines Referenztaktsignals auf, um eine Mehrzahl
von Meta-Flip-Flop-Taktsignalen zu liefern; eine Einrichtung zum
Empfangen der Mehrzahl von Meta-Flip-Flop-Taktsignalen und eines Eingangstaktsignals;
eine Einrichtung zum Abtasten des Eingangstaktsignals unter Verwendung
der Mehrzahl von Meta-Flip-Flop-Taktsignalen als Referenztakten für eine Mehrzahl
von Abtastschaltungen; eine Einrichtung zum Auswählen des frühesten Übergangs an Ausgangssignalen
der Mehrzahl von Abtastschaltungen; und eine Einrichtung zum Liefern
einer Flankenerfassungsanzeige an der Flankenerfassungsschaltung
während
einer der entsprechenden hohen und niedrigen Phase des Eingangstaktsignals,
wobei die Einrichtung zum Liefern einer Flankenerfassungsanzeige
eine Einrichtung zum Empfangen des Referenztaktsignals umfasst.
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Die
Komponenten in den Zeichnungen sind nicht unbedingt maßstabsgetreu,
Betonung wird statt dessen darauf gelegt, die Grundsätze der
offenbarten Vorrichtung und Verfahren klar zu veranschaulichen.
Außerdem
bezeichnen in den Zeichnungen gleiche Bezugszeichen entsprechende
Teile in den mehreren Ansichten. Es zeigen:
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1 ein
schematisches Diagramm, das ein Ausführungsbeispiel eines metastabilen
toleranten Flankendetektors veranschaulicht;
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2 ein
schematisches Diagramm, das ein weiteres Ausführungsbeispiel eines metastabilen
toleranten Flankendetektors veranschaulicht;
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3 ein
Zeitdiagramm für
eine Beispielsimplementierung unter Verwendung des Ausführungsbeispiels
des metastabilen toleranten Flankendetektors, das in 1 gezeigt
ist;
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4 ein
Zeitdiagramm für
eine Beispielsimplementierung unter Verwendung des Ausführungsbeispiels
des metastabilen toleranten Flankendetektors, das in 2 gezeigt
ist; und
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5 ein
Flussdiagramm, das ein Ausführungsbeispiel
eines Verfahrens eines metastabilen toleranten Flankendetektors
veranschaulicht.
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Es
sind hier verschiedene Ausführungsbeispiele
eines metastabilen toleranten Flankendetektors und diesbezügliche Verfahren
offenbart. Ein metastabiler toleranter Flankendetektor liefert eine Funktionalität, die ein
Erfassen der ansteigenden und/oder abfallenden Flanke eines Eingangstaktsignals
unbekannter Phase und Frequenz rechtzeitig umfasst, damit eine Multiplexersteuerung
oder eine andere Schaltungsanordnung während der entsprechenden hohen
oder niedrigen Phase des Eingangstaktsignals ohne ein Übertragen
eines metastabilen Zustands an die Steuerschaltungsanordnung ansprechen.
Der Eingangstakt kann ein extern erzeugter Eingangstakt und/oder
intern erzeugt sein.
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Ein
metastabiler toleranter Flankendetektor weist einen Entwurf auf,
der sich zwei miteinander konkurrierenden Einschränkungen
zuwendet, wenn sich derselbe Metastabilität und unbekannten Phasen- und
Frequenzbeziehungen bei einem Integrierte-Schaltung- (IC-) Entwurf
zuwendet. Zunächst
ist es erwünscht,
dass das Abtasttaktsignal eine möglichst
hohe Frequenz aufweist, um eine rechtzeitige Flankenerfassungsanzeige
an die Verbrauchlogik zu liefern. Damit Metastabilitäts-Flip-Flops
metastabile Bedingungen wirksam auflösen, ist es jedoch oft erwünscht, dass
das Abtasttaktsignal eine möglichst niedrige
Frequenz aufweist, um die Wahrscheinlichkeit des Übertragens
einer metastabilen Bedingung an die Verbrauchlogik zu minimieren.
Ein metastabiler toleranter Flankendetektor gleicht diese miteinander
konkurrierenden Einschränkungen
aus, indem derselbe einen schnellen Abtasttakt verwendet, um einen
Flankendetektorabschnitt des metastabilen toleranten Flankendetektors
zu takten, und mehrere geteilte und phasenverschobene Versionen
des Abtasttakts verwendet, um mehrere, parallele, Metastabilität auflösende aufeinanderfolgende
Flip-Flops zu takten.
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Ein
metastabiler toleranter Flankendetektor verringert die Frequenz
einer Mehrzahl von geteilten und/oder phasenverschobenen Taktsignalen
(die hier insgesamt als Meta-Flip-Flop-Taktsignale bezeichnet werden,
wie es im Folgenden beschrieben ist), die in eine Metastabilitätsauflösungsschaltungsanordnung zu
3 bis 4 Mal der höchsten
erwarteten Frequenz des Eingangstaktes eingegeben werden, während weiterhin
während
der entsprechenden hohen oder niedrigen Phase des Eingangstaktes
eine Flankenerfassungsanzeige geliefert wird.
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In
der folgenden Beschreibung werden in den 1 und 2 zwei
Ausführungsbeispiele
für einen
metastabilen toleranten Flankendetektor geliefert und in Zuordnung
zu den Zeitdiagrammen, die in den 3 und 4 gezeigt
sind, beschrieben. Schließlich
wird in 5 ein Ausführungsbeispiel eines Verfahrens
eines metastabilen toleranten Flankendetektors beschrieben.
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1 ist
ein schematisches Diagramm, das ein Ausführungsbeispiel eines metastabilen
toleranten Flankendetektors 100 veranschaulicht. 3 ist ein
Zeitdiagramm 300 für
eine Beispielsimplementierung unter Verwendung des metastabilen
toleranten Flankendetektors 100, der in 1 gezeigt
ist. Die 1 und 3 werden
verwendet, um die Architektur des metastabilen toleranten Flankendetektors 100 bzw.
die Zeitgebung der entsprechenden Signale, die darin übertragen
werden, für
eine Beispielsimplementierung zu beschreiben. Der metastabile tolerante
Flankendetektor 100 umfasst einen Phasenverschiebungs-
und Teilblock 102, metastabile Schaltungsblöcke 104a und 104b,
einen Übergangsauswahlblock 116 und
Flankendetektorblöcke 122a und 122b.
Der metastabile tolerante Flankendetektor 100 empfängt ein
Hochfrequenzabtast- (oder Referenz-) Taktsignal 301 an
einer Verbindung 101 an dem Phasenverschiebungs- und Teilblock 102.
Der metastabile tolerante Flankendetektor 100 empfängt auch
ein Eingangstaktsignal an einer Verbindung 133, das einem
Inverter 138 geliefert wird, wo dasselbe einer Invertierungsoperation
unterzogen wird. Das invertierte Eingangstaktsignal 303,
das aus dem Inverter 138 ausgegeben wird, wird über eine
Verbindung 103 an metastabile Schaltungsblöcke 104a und 104b geliefert.
Das Eingangstaktsignal an der Verbindung 103 kann ein Taktsignal
unbekannter Phase sein, wobei die Frequenz des Eingangstaktsignals
ebenfalls unbekannt, jedoch niedriger als oder gleich einer bekannten
Maximalfrequenz sein kann.
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Der
Phasenverschiebungs- und Teilblock 102 liefert eine Teilungs-
und Phasenverschiebungsfunktionalität. Bei einem Ausführungsbeispiel
wird das Hochfrequenzabtasttaktsignal 301 an der Verbindung 101 durch
zwei (2) geteilt und phasenverschoben. Die sich ergebenden Meta-Flip-Flop-Taktsignale 305 und 307 an
Verbindungen 105 bzw. 107 weisen jedes vier (4)
Mal die höchste
erwartete Frequenz des Eingangstaktes an der Verbindung 133 auf
und weisen eine Phasenbeziehung von 180° auf. Somit weist das Meta-Flip-Flop-Taktsignal 307 an
der Verbindung 107 eine Phasenver schiebung von 0° relativ zu
dem Abtasttaktsignal 301 an der Verbindung 101 auf,
und das Meta-Flip-Flop-Taktsignal 305 an der Verbindung 105 weist
eine Phasenverschiebung von 180° relativ
zu dem Abtasttaktsignal 301 auf.
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Das
Meta-Flip-Flop-Taktsignal 307 an der Verbindung 107 wird
an den metastabilen Schaltungsblock 104a geliefert. Der
metastabile Schaltungsblock 104a umfasst zwei Flip-Flops 106a und 108a,
die jeder zu exemplarischen Zwecken als ein „D-" Flip-Flop konfiguriert sind. Das Meta-Flip-Flop-Taktsignal 307 an
der Verbindung 107 wird an einen Takteingangsanschluss
(hier durch ein auf der Seite liegendes Dreieck dargestellt) des Flip-Flops 106a und
des Flip-Flops 108a geliefert. Der
Flip-Flop-Eingangsanschluss (hier durch „D" dargestellt) des Flip-Flops 106a empfängt das
invertierte Eingangstaktsignal 303 über die Verbindung 103. Der
Flip-Flop-Eingangsanschluss (durch „D" dargestellt) des Flip-Flops 108a empfängt ein
Ausgangssignal 309 von dem Flip-Flop 106a über eine
Verbindung 109.
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Das
Meta-Flip-Flop-Taktsignal 305 an der Verbindung 105 wird
an den metastabilen Schaltungsblock 104b geliefert, der
in ähnlicher
Weise wie der metastabile Schaltungsblock 104a konfiguriert ist.
Der metastabile Schaltungsblock 104b umfasst zwei Flip-Flops 106b und 108b,
die jeder bei einem Beispiel als ein „D"-Flip-Flop konfiguriert sind. Das Meta-Flip-Flop-Taktsignal 305 an
der Verbindung 105 wird an einen Takteingangsanschluss
des Flip-Flops 106b und des Flip-Flops 108b geliefert.
Der Flip-Flop-Eingangsanschluss des Flip-Flops 106b empfängt das
invertierte Eingangstaktsignal 303 an der Verbindung 103.
Der Flip-Flop-Eingangsanschluss
des Flip-Flops 108b empfängt ein Ausgangssignal 311 von
dem Flip-Flop 106b über
eine Verbindung 111.
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Als
ein Beispiel der Funktionalität,
die durch die metastabilen Schaltungsblöcke 104a und 104b geliefert
wird, sei der metastabile Schaltungsblock 104a als ein
veranschauli chendes Beispiel betrachtet. Falls das invertierte Eingangssignal 303 an
der Verbindung 103 zu dem Flip-Flop-Engangsanschluss (z. B. des mit „D" bezeichneten Anschlusses)
des Flip-Flops 106a sich in einem Übergang von Hoch zu Niedrig
oder von Niedrig zu Hoch befindet zu der Zeit, zu der die ansteigende
Flanke des Meta-Flip-Flop-Taktsignals 307 an dem Flip-Flop 106a ankommt,
kann das Ausgangssignal 309 des Flip-Flops 106a an
der Verbindung 109 sich an einem Punkt zwischen 0 und 1
stabilisieren. Dieser mehrdeutige Zustand wird als Metastabilität bezeichnet. Unter
Berücksichtigung
der Unvollkommenheiten bei den Siliziumprozessen und anderer zufälliger Schaltungsvariationen
weist der Flip-Flop 106a schließlich einen Zustand auf, der
sich zu einer 1 oder einer 0 auflöst. Der Flip-Flop 108a in
einem Metastabilitätspaar
(z. B. 106a und 108a) soll ermöglichen, dass der Flip-Flop 106a den
mehrdeutigen Zustand auflöst, bevor
der Flip-Flop 108a ein Ausgangssignal 313 an den Übergangsauswahlblock 116 liefert.
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Die
metastabilen Schaltungsblöcke 104a und 104b liefern
Ausgangssignale 313 bzw. 315 an den Verbindungen 113 bzw. 115 an
den Übergangsauswahlblock 116.
Der Übergangsauswahlblock 116 umfasst
ein NOR-Gatter 118 und ein UND-Gatter 120. Der Übergangsauswahlblock 116 liefert
ein Signal 317 an die Flankenerfassungsschaltungsblöcke 112a und 112b,
wenn der früheste
der parallelen metastabilen Schaltungsblöcke 104a oder 104b einen Übergang
an dem Eingangstaktsignal an der Verbindung 133 registriert.
In anderen Worten besteht die Operation eines Flip-Flops darin,
ein Signal zu „registrieren". Zum Beispiel erfasst
(oder registriert) der Flip-Flop den Zustand eines Eingangssignals
(z. B. an dem mit „D" bezeichneten Anschluss)
zu dem Zeitpunkt, zu dem das Takteingangssignal von Niedrig zu Hoch übergeht,
und hält
diesen Zustand bis zu dem nächsten
Niedrig-zu-Hoch-Übergang
des Taktsignals. Insbesondere liefern die Flip-Flops 108a und 108b die
Ausgangssignale 313 bzw. 315 über die Verbindungen 113 bzw. 115 an
das NOR-Gatter 118, um
einer logischen NOR-Operation unterzogen zu werden, die den frühesten Niedrig-zu-Hoch-Übergang
der Ausgangssignale 313 und 315 der zwei metastabilen
Schaltungsblöcke 104a bzw. 104b auswählt. Das
Ausgangssignal 317 des NOR-Gatters 118 wird über eine
Verbindung 117 an den Negativflankenerfassungsschaltungsblock 122a geliefert.
Auch liefern die Flip-Flops 108a und 108b die Ausgangssignale 313 bzw. 315 über die
Verbindungen 113 bzw. 115 an das UND-Gatter 120,
um einer logischen UND-Operation unterzogen zu werden, die den frühesten Hoch-zu-Niedrig-Übergang der Ausgangssignale 313 und 315 der
beiden metastabilen Schaltungsblöcke 104a bzw. 104b auswählt. Das Ausgangssignal 319 des
UND-Gatters 120 wird über eine
Verbindung 119 an den Positivflankenerfassungsschaltungsblock 122b geliefert.
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Der
Negativflankenerfassungsschaltungsblock 122a erfasst die
negative Flanke des Eingangstaktes, und der Positivflankenerfassungsschaltungsblock 122b,
der auf ähnliche
Weise wie der Negativflankenerfassungsschaltungsblock 122a konfiguriert
ist, erfasst die positive Flanke des Eingangstakts. Eine positive
Flanke ist der Übergang von
einem niedrigen Zustand zu einem hohen Zustand. Eine negative Flanke
ist der Übergang
von einem hohen Zustand zu einem niedrigen Zustand. Der Negativflankenerfassungsschaltungsblock 122a umfasst
einen „D"-Flip-Flop 124a,
als ein Beispiel, einen Inverter 126a und ein UND-Gatter 128a.
Der „D"-Flip-Flop 124a empfängt das
Abtasttaktsignal 301 an einer Verbindung 135 an
seinem Takteingangsanschluss. Der „D"-Flip-Flop 124a empfängt auch
das Ausgangssignal 317 an der Verbindung 117 an
seinem Flip-Flop-Eingangsanschluss. Der Inverter 126a empfängt das
Ausgangssignal 317 an der Verbindung 117. Die
Ausgangssignale 321 und 323 von dem „D"-Flip-Flop 124a und
dem Inverter 126a werden an Verbindungen 121 bzw. 123 an
das UND-Gatter 128a geliefert, um einer logischen UND-Operation
unterzogen zu werden. Ein Negativflankenerfassungssignal 329 wird
an dem Ausgang des UND-Gatters 128a an einer Verbindung 129 geliefert.
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Der
Positivflankenerfassungsschaltungsblock 122b umfasst einen „D"-Flip-Flop 124b,
als ein Beispiel, einen Inverter 126b und ein UND-Gatter 128b.
Der „D"-Flip-Flop 124b empfängt das
Abtasttaktsignal 301 an einer Verbindung 135 an
seinem Takteingangsanschluss. Der „D"-Flip-Flop 124b empfängt auch
das Ausgangssignal 319 an der Verbindung 119 an
seinem Flip-Flop-Eingangsanschluss. Der Inverter 126b empfängt das
Ausgangssignal 319 an der Verbindung 119. Die
Ausgangssignale 325 und 327 von dem „D"-Flip-Flop 124b und
dem Inverter 126b werden an Verbindungen 125 bzw. 127 an das
UND-Gatter 128b geliefert, um einer logischen UND-Operation unterzogen
zu werden. Ein Positivflankenerfassungssignal 331 wird
an dem Ausgang des UND-Gatters 128b an einer Verbindung 131 geliefert.
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Es
sei darauf hingewiesen, dass der Inverter 138 bei einigen
Ausführungsbeispielen
wegfallen kann. Ein Weglassen des Inverters 138 invertiert
einfach den Sinn des Flankenerfassungsausgangssignals 329 an
der Verbindung 129 von einem Negativflanken- zu einem Positivflankensignal,
und invertiert den Sinn des Flankenerfassungsausgangssignals 331 an
der Verbindung 131 von einem Positivflankensignal zu einem
Negativflankensignal.
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In
Betrieb und unter der Annahme, dass das Eingangstaktsignal an der
Verbindung 133 einen 50%-Lastzyklus aufweist, erfasst die
metastabile tolerante schnelle Flankenerfassungsschaltung 100 eine
ansteigende oder abfallende Flanke des Eingangstaktsignals zumindest
eine Phase des Abtasttakts 301 an der Verbindung 101 vor
dem nächsten Eingangstaktübergang.
Im Einzelnen sei darauf hingewiesen, dass die vertikale gestrichelte
Linie 343 in 3 eine ansteigende Flanke des
invertierten Eingangstaktsignals 303 an der Verbindung 103 anzeigt. Die
ansteigende Flanke entspricht einer abfallenden Flanke an dem Eingangstakt
an der Verbindung 133. Es sei ferner darauf hingewiesen,
dass die vertikale gestrichelte Linie 344 in 3 eine
ansteigende Flanke an dem Negativflankenerfassungsausgangssignal 329 an der
Verbindung 129 ansprechend auf die ansteigende Flanke 343 anzeigt.
Wie es durch die vertikalen Linien 343 und 344 gezeigt
ist, wurde das Negativflankenerfassungssignal 329 an der
Verbindung 129 zumindest eine Phase des Abtasttakts 301 vor
dem Ende der entsprechenden niedrigen Phase des Eingangstaktsignals
an der Verbindung 133 aktiviert, wobei die niedrige Phase
des Eingangstaktsignals durch die hohe Phase des invertierten Eingangstaktsignals 303 an
der Verbindung 103 dargestellt ist. Die obige Erörterung
gilt auch für
die vertikalen gestrichelten Linien 353 und 354.
Es sei darauf hingewiesen, dass die vertikale gestrichelte Linie 353 eine
abfallende Flanke des invertierten Eingangstaktsignals 303 (ansteigende
Flanke des Eingangstaktsignals an der Verbindung 133) anzeigt,
und dass die vertikale gestrichelte Linie 354 die Aktivierung
des Positivflankensignals 331 zumindest eine Phase des Abtasttaktsignals 301 vor
dem Ende der niedrigen Phase des invertierten Eingangstaktsignals 303 (was gleich
der hohen Phase des Eingangstaktsignals an der Verbindung 133 ist)
anzeigt.
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2 ist
ein schematisches Diagramm, das ein weiteres Ausführungsbeispiel
eines metastabilen toleranten Flankendetektors 200 veranschaulicht. 4 ist
ein Zeitdiagramm 400 für
eine Beispielsimplementierung unter Verwendung des metastabilen toleranten
Flankendetektors 200, der in 2 gezeigt
ist. Die 2 und 4 werden
verwendet, um die Architektur des metastabilen toleranten Flankendetektors 200 bzw.
die Zeitgebung der entsprechenden Signale, die darin übertragen
werden, für
eine Beispielsimplementierung zu beschreiben. Der metastabile tolerante
Flankendetektor 200 umfasst einen Phasenverschiebungs-
und Teilblock 202, metastabile Schaltungsblöcke 204a, 204b, 204c und 204d,
einen Übergangsauswahlblock 216 und
Flankendetektorschaltungsblöcke 222a und 222b.
Der metastabile tolerante Flankendetektor 200 empfängt ein
Hochfrequenzabtasttaktsignal 401 an einer Verbindung 201 an
dem Phasenverschiebungs- und Teilblock 202. Der metastabile
tolerante Flankendetektor 200 empfängt auch ein Eingangstaktsignal
an einer Verbin dung 233, das an einen Inverter 238 geliefert
wird, bei dem dasselbe einer Invertierungsoperation unterzogen wird.
Das Ausgangssignal 403 des Inverters 238 wird über eine
Verbindung 203 an die metastabilen Schaltungsblöcke 204a, 204b, 204c und 204d geliefert.
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Der
Phasenverschiebungs- und Teilblock 202 liefert eine Teilungs-
und Phasenverschiebungsfunktionalität. Bei einem Ausführungsbeispiel
empfängt
der Phasenverschiebungs- und Teilblock 202 ein Hochfrequenzabtasttaktsignal 401 an
der Verbindung 201, das in dem Phasenverschiebungs- und Teilblock 202 unter
Verwendung allgemein bekannter Verfahren zum Teilen und Phasenverschieben
von Takten durch vier (4) geteilt und phasenverschoben wird. Die
sich ergebenden Meta-Flip-Flop-Taktsignale 405, 407, 409 und 411 an
Verbindungen 205, 207, 209 bzw. 211 weisen
jedes drei (3) Mal die höchste erwartete
Frequenz des Eingangstaktsignals an einer Verbindung 233 auf
und weisen eine Phasenbeziehung von 90° auf. Das heißt, dass
das Meta-Flip-Flop-Taktsignal 411 an der Verbindung 211 eine
Phasenverschiebung von 0° bezüglich des
Abtasttaktsignals 401 an der Verbindung 201 aufweist. Das
Meta-Flip-Flop-Taktsignal 409 an der Verbindung 209 weist
eine Phasenverschiebung von 90° bezüglich des
Abtasttaktsignals 401 an der Verbindung 201 und
bezüglich
des Meta-Flip-Flop-Taktsignals 411 an der Verbindung 211 auf.
Das Meta-Flip-Flop-Taktsignal 407 an der Verbindung 207 weist
eine Phasenverschiebung von 180° bezüglich des
Abtasttaktsignals 401 an der Verbindung 201 und eine
Phasenverschiebung von 90° bezüglich des
Meta-Flip-Flop-Taktsignals 409 an
der Verbindung 209 auf. Das Meta-Flip-Flop-Taktsignal 405 an der
Verbindung 205 weist eine Phasenverschiebung von 270° bezüglich des
Abtasttaktsignals 401 an der Verbindung 201 und
eine Phasenverschiebung von 90° bezüglich des
Meta-Flip-Flop-Taktsignals 407 an der Verbindung 207 auf.
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Das
Meta-Flip-Flop-Taktsignal 411 an der Verbindung 211 wird
an den metastabilen Schaltungsblock 204a geliefert.
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Das
Meta-Flip-Flop-Taktsignal 409 an der Verbindung 209 wird
an den metastabilen Schaltungsblock 204b geliefert. Das
Meta-Flip-Flop-Taktsignal 407 an der Verbindung 207 wird
an den metastabilen Schaltungsblock 204c geliefert. Das
Meta-Flip-Flop-Taktsignal 405 an der Verbindung 205 wird
an den metastabilen Schaltungsblock 104d geliefert. Jeder
der metastabilen Schaltungsblöcke 204a – 204d und
ihre jeweiligen Eingangs- und Ausgangsverbindungen sind ähnlich konfiguriert,
und somit richtet sich die Erörterung
derselben zur Verkürzung
auf den metastabilen Schaltungsblock 204a. Der metastabile
Schaltungsblock 204a umfasst „D"-Flip-Flops 206a und 208a.
Das Meta-Flip-Flop-Taktsignal 405 an der Verbindung 205 wird
an die Takteingangsanschlüsse
der Flip-Flops 206a und 208a geliefert. Das Inverterausgangssignal 403 an
der Verbindung 203 wird an den Flip-Flop-Eingangsanschluss des Flip-Flops 206a geliefert.
Das Ausgangssignal des Flip-Flops 206a wird an den Eingangsanschluss
des Flip-Flops 208a geliefert. Das Ausgangssignal 413 des
Flip-Flops 208a wird über eine
Verbindung 213 an den Übergangsauswahlblock 216 geliefert.
Auf ähnliche
Weise liefern die metastabilen Schaltungsblöcke 204b, 204c und 204d über Verbindungen 215, 217 bzw. 219 Ausgangssignale 415, 417 bzw. 419 an
den Übergangsauswahlblock 216.
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Der Übergangsauswahlblock 216 umfasst ein
NOR-Gatter 218 und ein UND-Gatter 220. Der Übergangsauswahlblock 216 liefert
ein Ausgangssignal 421 an die Flankenerfassungsschaltungsblöcke 222a und 222b,
wenn der früheste
der parallelen metastabilen Schaltungsblöcke 204a, 204b, 204c und 204d einen Übergang
an dem Eingangstakt registriert. Insbesondere liefern die Flip-Flops 208a, 208b, 208c und 208d die
Ausgangssignale 413, 415, 417 bzw. 419 über die
Verbindungen 213, 215, 217 bzw. 219 an
das NOR-Gatter 218, um einer logischen NOR-Operation unterzogen
zu werden, die den frühesten
Niedrig-zu-Hoch-Übergang
der Ausgangssignale 413, 415, 417 und 419 der
metastabilen Schaltungsblöcke 204a, 204b, 204c und 204d auswählt. Das
Ausgangssignal 421 des NOR-Gatters 218 wird über eine Verbindung 221 an
den Negativflankenerfassungsschaltungsblock 222a geliefert.
Auch liefern die Flip-Flops 208a, 208b, 208c und 208d die
Ausgangssignale 413, 415, 417 bzw. 419 über die
Verbindungen 213, 215, 217 bzw. 219 an
das UND-Gatter 220, um einer logischen UND-Operation unterzogen
zu werden, die die früheste
Hoch-zu-Niedrig-Übertragung
der Ausgangssignale 413, 415, 417 und 419 der
metastabilen Schaltungsblöcke 204a, 204b, 204c und 204d auswählt. Das
Ausgangssignal 423 des UND-Gatters 220 wird über eine
Verbindung 223 an den Positivflankenerfassungsschaltungsblock 222b geliefert.
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Der
Negativflankenerfassungsschaltungsblock 222a erfasst die
negative Flanke des Eingangstaktes, und der Positivflankenerfassungsschaltungsblock 222b,
der auf ähnliche
Weise wie der Negativflankenerfassungsschaltungsblock 222a konfiguriert
ist, erfasst die positive Flanke des Eingangstaktes. Der Negativflankenerfassungsschaltungsblock 222a umfasst
einen „D"-Flip-Flop 224a, als
ein Beispiel, einen Inverter 226a und ein UND-Gatter 228a.
Der „D"-Flip-Flop 224a empfängt den
Abtasttakt 401 an einer Verbindung 235 an seinem
Takteingangsanschluss. Der „D"-Flip-Flop 224a empfängt auch
das Ausgangssignal 421 an der Verbindung 221 an
seinem Flip-Flop-Eingangsanschluss. Der Inverter 226a empfängt das
Ausgangssignal 421 an der Verbindung 221. Die
Ausgangssignale 425 und 427 von dem „D"-Flip-Flop 224a und dem
Inverter 226a werden an Verbindungen 225 bzw. 227 an
das UND-Gatter 228a geliefert, um einer logischen UND-Operation unterzogen
zu werden. Ein Negativflankenerfassungssignal 432 wird
an dem Ausgang des UND-Gatters 228a an einer Verbindung 232 geliefert.
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Der
Positivflankenerfassungsschaltungsblock 222b umfasst einen „D"-Flip-Flop 224b,
als ein Beispiel, einen Inverter 226b und ein UND-Gatter 228b.
Der „D"-Flip-Flop 224b empfängt das
Abtasttaktsignal 401 an der Verbindung 235 an
seinem Takteingangsanschluss. Der „D"-Flip-Flop 224b empfängt auch
das Ausgangssignal 423 an der Verbindung 223 an seinem
Flip-Flop-Eingangsanschluss. Der Inverter 226b empfängt das
Ausgangssignal 423 an der Verbindung 223. Die
Ausgangssignale 429 und 431 von dem „D"-Flip-Flop 224b und
dem Inverter 226b werden an Verbindungen 229 bzw. 231 an das
UND-Gatter 228b geliefert, um einer logischen UND-Operation unterzogen
zu werden. Ein Positivflankenerfassungssignal 434 wird
an dem Ausgang des UND-Gatters 228b an einer Verbindung 234 geliefert.
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Unter
der Annahme, dass das Eingangstaktsignal an der Verbindung 233 einen
50%-Lastzyklus aufweist, erfasst diese metastabile tolerante schnelle Flankenerfassungsschaltung 200 eine
ansteigende oder abfallende Flanke des Eingangstaktes zumindest
eine Phase des Abtasttaktes 401 an der Verbindung 201 vor
dem nächsten
Eingangstaktübergang. Im
Einzelnen sei darauf hingewiesen, dass die vertikale gestrichelte
Linie 443 in 4 eine ansteigende Flanke des
invertierten Eingangstaktsignals 403 an der Verbindung 203 anzeigt.
Diese ansteigende Flanke entspricht einer abfallenden Flanke an
dem Eingangstakt an der Verbindung 233. Es sei ferner darauf
hingewiesen, dass die vertikale gestrichelte Linie 444 in 4 eine
ansteigende Flanke an dem Negativflankenerfassungssignal 432 an
der Verbindung 232 ansprechend auf die ansteigende Flanke 443 anzeigt.
Wie es durch die vertikalen Linien 443 und 444 gezeigt
ist, wurde das Negativflankenerfassungssignal 432 an der
Verbindung 232 zumindest eine Phase des Abtasttaktsignals 401 vor
dem Ende der entsprechenden niedrigen Phase des Eingangstaktsignals an
der Verbindung 233 aktiviert, wobei die niedrige Phase
des Eingangstaktsignals durch die hohe Phase des invertierten Eingangstaktsignals 403 an
der Verbindung 203 dargestellt ist. Die obige Erörterung gilt
auch für
die vertikalen gestrichelten Linien 453 und 454.
Es sei darauf hingewiesen, dass die vertikale gestrichelte Linie 453 eine
abfallende Flanke des invertierten Eingangstaktsignals 403 (ansteigende Flanke
des Eingangstaktsignals an der Verbindung 233) anzeigt,
und dass die vertikale gestrichelte Linie 454 die Aktivierung
des Positivflankensignals 434 zumindest eine Phase des
Abtasttaktsignals 401 vor dem Ende der niedrigen Phase
des invertierten Eingangstaktsignals 403 (was gleich der
hohen Phase des Eingangstaktsignals an der Verbindung 233 ist) anzeigt.
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Es
sei darauf hingewiesen, dass der Frequenzvervielfacher von dem Eingangstaktsignal
zu den ein oder mehr Meta-Flip-Flop-Taktsignalen,
der benötigt
wird, um eine Flanke während
der entsprechenden Phase des Eingangstaktsignals zu erfassen, sich
asymptotisch 2 nähert,
wenn die Anzahl von gleichermaßen
phasenverschobenen parallelen Meta-Flip-Flop-Stufen (z. B. metastabile Schaltungsblöcke 204a – 204d)
zunimmt. Zur weiteren Erklärung sagt
das Nyquist-Gesetz aus, dass der Abtasttakt, um ein Signal exakt
abzutasten, zumindest das Doppelte der höchsten Frequenz des Eingangssignals aufweisen
muss. Wie im Vorhergehenden erwähnt, erhöht ein Platzieren
der Metastabilitäts-Flip-Flops (z.
B. 106a, 108a) der metastabilen Schaltungsblöcke (z.
B. 104a und 104b) vor oder „vorgeschaltet" bezüglich der
Flankenerfassungsschaltung (z. B. Negativflankenerfassungsschaltungsblock 122a)
erheblich die erforderliche Abtasttaktfrequenz, die benötigt wird,
um während
der entsprechenden Phase des Eingangssignals eine Flankenerfassung
zu erhalten. Durch ein Verwenden von zwei (2) 180°-Phasenbeziehungstaktsignalen
und zugeordneten Metastabilitäts-Flip-Flops wurde
die erforderliche Abtastfrequenz von 8 auf 4 Mal die Eingangstaktsignalfrequenz
verringert. Indem auf vier (4) 90°-Phasenbeziehungstaktsignale
und zugeordnete Metastabilitäts-Flip-Flops übergegangen
wurde, wurde die erforderliche Abtastfrequenz auf 3 Mal die Eingangstaktsignalfrequenz
verringert. Falls acht (8) Phasentaktsignale und Metastabilitäts-Flip-Flop-Paare
verwendet würden,
kann ein Abtasttakt von 2,5 Mal die Eingangstaktsignalfrequenz verwendet
werden. Falls sechzehn (16) Phasentaktsignale und Metastabilitäts-Flip-Flop-Paare
verwendet würden,
kann ein Abtasttakt von 2,25 Mal die Eingangstaktsignalfrequenz
verwendet werden. Wenn die Anzahl von metastabilen Flip-Flop-Paaren und phasenverschobenen
Taktsignalen zunimmt, nähert sich
die erforderliche Abtasttaktfrequenz der Nyquist-Grenze von 2.
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Im
Hinblick auf die obige Beschreibung ist zu erkennen, dass ein Verfahrensausführungsbeispiel zum
Erfassen der ansteigenden und/oder abfallenden Flanke eines Eingangstaktsignals
unbekannter Phase und Frequenz, wie in 5 veranschaulicht, ein
Liefern eines Referenztaktsignals einer bekannten Phase und Frequenz
an eine Flankenerfassungsschaltung (502), ein Teilen und
Phasenverschieben des Referenztaktsignals, um eine Mehrzahl von
Meta-Flip-Flop-Taktsignalen
zu liefern (504), ein Liefern der Mehrzahl von Meta-Flip-Flop-Taktsignalen
und eines Eingangstaktsignals an eine Mehrzahl von Flip-Flop-Paaren,
die eine Metastabilitätsauflösung liefern
(506), ein Auswählen
des frühesten
Ausgangssignals der Mehrzahl von Meta-Flip-Flop-Paaren, um einen Übergang
an dem Eingangstaktsignal zu registrieren (508), ein Liefern
eines Signals, das dem Übergang
entspricht, an eine Flankenerfassungsschaltung (510) und
ein Liefern einer Flankenerfassungsanzeige an der Flankenerfassungsschaltung
während
einer der entsprechenden hohen und niedrigen Phase des Eingangstaktsignals
(512) aufweisen kann.
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Jegliche
Prozessbeschreibungen oder Blöcke
in dem Flussdiagramm von 5 sollten so verstanden werden,
dass dieselben spezifische logische Funktionen oder Schritte in
dem Prozess darstellen, und alternative Implementierungen sind in
dem Schutzbereich der Offenbarung enthalten, bei denen Funktionen
außerhalb
der gezeigten oder erörterten Reihenfolge
ausgeführt
werden können,
einschließlich
im Wesentlichen gleichzeitig oder in umgekehrter Reihenfolge, abhängig von
der betreffenden Funktionalität,
wie es Fachleute erkennen werden.
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Ein
oder mehr Blöcke
der metastabilen toleranten Flankendetektoren 100 (1)
und 200 (2) können in Hardware, Software,
Firmware oder einer Kombination derselben imple mentiert sein. Wenn
dieselben in Hardware implementiert sind, können die metastabilen toleranten
Flankendetektoren 100 und 200 mit einer beliebigen
oder einer Kombination der folgenden Techniken implementiert sein,
die in der Technik bekannt sind: eine oder mehr diskrete Logikschaltungen,
die Logikgatter zum Implementieren von Logikfunktionen bei Datensignalen aufweisen,
eine anwendungsspezifische integrierte Schaltung (ASIC), die geeignete
Kombinationslogikgatter aufweist, ein oder mehr programmierbare
Gatterarrays (PGA), ein feldprogrammierbares Gatterarray (FPGA)
usw.