DE19718467A1

DE19718467A1 - Frequenzunabhängige Abtastkette

Info

Publication number: DE19718467A1
Application number: DE19718467A
Authority: DE
Inventors: Alexander J Neudeck
Original assignee: Hewlett Packard Co
Current assignee: Hewlett Packard Development Co LP
Priority date: 1996-05-31
Filing date: 1997-04-30
Publication date: 1997-12-04
Also published as: JPH1074400A; GB2313686A; US5701335A; GB2313686B; GB9709328D0

Description

Diese Erfindung bezieht sich auf das elektronische Testen, auf den Entwurf für das Testen und auf das Ausprüfen oder "Debuggen" von digitalen integrierten Schaltungen. Speziel ler bezieht sich diese Erfindung auf das serielle Abtasten von Daten durch ein Testschieberegister. Insbesondere be zieht sich diese Erfindung auf das serielle Abtasten von Daten durch ein Grenzabtastschieberegister, das mittels ei nes Testzugrifftors gesteuert wird.

Ein wesentlicher Aufwand bei der Herstellung und Entwicklung von Elektronik bezieht sich auf das Testen. Einzelne Kom ponenten und zusammengebaute Systeme müssen getestet werden. Das Testen kann während der Produktentwicklung, um Entwurfs fehler zu lokalisieren, und während der Herstellung, um Her stellungsdefekte zu erfassen, stattfinden. Die Schaltungsan ordnung, die zum Testen verwendet wird, wird typischerweise in einem speziellen Testmodus verwendet, oftmals bei stati schen Bedingungen. Das heißt, daß die Testschaltungsanord nung verwendet wird, um eine integrierte Schaltung durch Zu stände zu bringen, die spezifisch für das Testen sind, wobei die Ergebnisse bei verlangsamtem oder angehaltenem System takt beobachtet werden. Es ist ferner üblich, eine Schal tungsanordnung zu haben, um den Zustand von Eingangs/Aus gangs-Signalen zu erfassen (dies wird Grenzabtasttesten ge nannt). Ein häufig für eine derartige Schaltungsanordnung verwendeter Standard ist der IEEE Std. 1149.1-1990, IEEE Standard Test Access Port and Boundary-Scan Architecture, der von dem Institute of Electrical and Electronic Engineers, Inc., 345 East 47th Street, New York, NY 10017- 2394, erhältlich ist. Der IEEE Std. 1149.1 definiert eine serielle Standardschnittstelle, durch die Testbefehle und Testdaten kommuniziert werden. Die Technik betrifft die Aufnahme einer Schieberegisterstufe neben jedem interes sierenden Komponentenanschlußstift, derart, daß Signale an den Komponentengrenzen gesteuert und beobachtet werden kön nen. Die speziellen Schieberegister und Testbefehle können bei einem getrennten Komponententesten und -ausprüfen und beim Testen und Ausprüfen von einzelnen Komponenten, die in größeren Systemen angeordnet sind, verwendet werden.

Die Daten, die verwendet werden, um eine vorgegebene Schal tung zu testen, werden in dem Slave (Slave = Nebengerät) ei nes Master-Slave-Latchs (Master = Hauptgerät) gehalten. Die se Master-Slave-Latchs sind seriell geschaltet, wobei der Ausgang des einen ist mit dem Eingang des anderen verbunden ist, um ein Schieberegister (ebenfalls als Abtastkette be kannt) zu bilden. Ein Paar von nichtüberlappenden Takten (Verschiebetakte oder Abtasttakte) wird dann verwendet, um die Daten von dem Eingang des Schieberegisters zu dem ge wünschten Ort derselben zu bewegen. Die Frequenz dieser Tak te wird die Abtastfrequenz genannt. Ergebnisse des Tests können ferner in einen gegebenen Latch geladen werden und zu dem Ausgang des Schieberegisters auf die gleiche Art und Weise verschoben werden.

Die meiste Zeit beim Testen eines Chips wird lediglich zum Verschieben der Daten in und der Ergebnisse aus dem Chip heraus verbraucht. Daher beeinflußt die Abtastfrequenz stark, wie lange es dauert, um ein Teil zu testen. Je schneller ein Teil abgetastet werden kann, umso weniger Zeit dauert es, um es zu testen. Je schneller dementsprechend Teile getestet werden können, desto weniger Arbeit und Aus rüstung wird benötigt, um eine gegebene Anzahl von Teilen zu testen. Daraus folgt, daß es umso weniger aufwendig ist, Teile herzustellen, je schneller dieselben getestet werden können.

Die Verschiebetakte müssen nicht überlappend sein (d. h., der eine muß sich in einem logisch niedrigen Zustand befin den, bevor der andere in einen logisch hohen Zustand geht), um zu verhindern, daß Daten von dem Master (oder Slave) ei nes Latchs durch das Slave (oder Master) desselben und in das Master (oder Slave) des nächsten "wettlaufen" oder "rasen". Wenn dies passiert, sind die Daten, die in dem Latch waren, verloren. Eine Ursache für das Überlappen der Verschiebetakte liegt in den parasitären Wirkungen von Se rienwiderständen, Leitungskapazitäten und Lastkapazitäten. Dies wird oft RC-Verzögerung genannt. Diese Verschiebetakte können bei ihrer Quelle nichtüberlappend sein. Wenn diesel ben jedoch eine ausreichend lange Strecke geleitet werden, erhöhen diese parasitären Effekte die Anstiegs- und Abfall zeit dieser Signale an entfernten Orten. Diese Verschlechte rung kann zu einem Zustand führen, bei dem ein Takt noch nicht vollständig abgefallen ist, bevor der andere beginnt, anzusteigen. Dieselben überlappen mit anderen Worten.

Die Verschiebetakte werden überall dort verteilt, wo die Ab tastkette verläuft. Dementsprechend werden dieselben zu sehr entfernten Teilen des Chips geleitet. Dies führt fast unver meidbar zu großen RC-Verzögerungen und überlappenden Ver schiebetakten. Das Problem ist bei sehr schnellen IC-Vorgän gen ernsthafter, bei denen der Betrag des Nichtüberlappens (d. h. der Totzeit zwischen den verschiebetakten) sehr klein ist, die Schwelle des Master-Slave-Eingangs-FETs sehr nie drig ist (wie in schnellen IC-Vorgängen) und bei denen die Verzögerung durch ein Latch sehr schnell ist. Mit zunehmen der FET-Geschwindigkeit verändern sich ferner der metalli sche Widerstand und die Kapazität nicht. Daher könnte eine Abtastkette, die mit langsamen FETs arbeitet, nicht in einem schnelleren Vorgang arbeiten. Verkleinerungen des IC-Prozes ses, die die FETs beschleunigen, die jedoch den metallischen Widerstand R und die Kapazität c erhöhen, verschärfen dieses Problem weiter.

Wenn außerdem ein Niederfrequenzabtasttakt verwendet wird, sind die Abtasttakte in der Lage, sich innerhalb eines Takt zyklus auf dem gesamten Chip auszubreiten, bevor die Daten aus dem letzten Latch durch den Tester erfaßt werden. Wenn ein Hochfrequenztakt verwendet wird, können die RC-Verzöge rungen in dem Abtasttaktnetzwerk die Abtasttakte daran hin dern, in der Lage zu sein, sich innerhalb eines Abtasttakt zyklus auf dem gesamten Chip auszubreiten. Wenn dement sprechend der Tester den Ausgang des letzten Latchs in der Abtastkette abtastet, könnte dieses Latch noch nicht getak tet sein. Daher stammen die Daten, die der Tester abtastet, von einem vorhergehenden Abtasttaktzyklus. Eine Abtastkette, deren Ausgangssignal von der Abtasttaktfrequenz abhängt, ist nicht wünschenswert, da dieselbe unterschiedliche Testvek toren für unterschiedliche Abtastfrequenzen erfordert. Die selbe erfordert ferner, daß die Software, die verwendet wird, um die Testvektoren zu erzeugen, die Frequenz des Ab tasttaktes kennt. Außerdem müßte der Tester im voraus wis sen, ob dies ein schneller Teil oder ein langsamer Teil war, um die richtige Abtastfrequenz für das Bauelement, das ge testet wird, zu wählen. Anderenfalls wäre derselbe nicht in der Lage, die richtigen Vektoren auszuwählen, um den Chip zu testen.

Es ist die Aufgabe der vorliegenden Erfindung, ein verbes sertes Abtastkettensystem mit bis zu entfernten Bereichen der Abtastkette hin nichtüberlappenden Abtasttakten bei un terschiedlichen Abtastfrequenzen und bei gleichen Ausgangs signalen der Abtastkette zu schaffen.

Diese Aufgabe wird durch ein frequenzunabhängiges Schiebe register gemäß Anspruch 1 und durch ein Verfahren zum Takten eines Schieberegisters gemäß Anspruch 7 gelöst.

Bei der vorliegenden Erfindung breiten sich zwei Abtasttakt sätze entlang einer Abtastkette aus. Ein Satz breitet sich in der Richtung des Datenflusses von dem Eingang der Abtast kette zu dem Ausgang hin aus. Der andere Satz breitet sich entgegengesetzt zu der Richtung des Datenflusses von dem Ausgang der Abtastkette zu dem Eingang hin aus. Das Takten der Abtastkette schaltet von den Abtasttakten, die sich in der Richtung des Datenflusses ausbreiten, zu den Abtasttak ten, die sich entgegengesetzt zu dem Datenfluß ausbreiten, an dem Punkt entlang der Abtastkette um, bei dem beide Ab tasttaktsätze ungefähr die gleiche Verzögerung zu ihrer Quelle aufweisen. Dieser Punkt ist ferner der Punkt, bei dem beide Abtasttaktsätze ihre maximale Verzögerung aufweisen. Es wird dementsprechend nach dem Umschalten von den Takten, die sich in der Richtung des Datenflusses ausbreiten, zu den Takten, die sich entgegengesetzt dem Datenfluß ausbreiten, die Verzögerung beim Takten der Abtastkette allmählich auf gehoben, bis dieselbe am Ende der Abtastkette eine Verzöge rung von Null erreicht. Die nichtüberlappenden Eigenschaften beider Taktsätze werden durch nichtüberlappende Taktgenera toren bei regelmäßigen Intervallen wiederhergestellt. Zu sätzliche Latchs sind in die Abtastkette eingefügt, um Wett laufzustände oder Rasenzustände zwischen Latchs, die durch einen wiederhergestellten Abtasttakt getaktet sind, und den selben, die durch einen nichtwiederhergestellten Takt getak tet sind, zu verhindern. Ein zusätzliches Latch wird ferner eingefügt, um eine Wettlaufzustand zwischen Latchs zu ver hindern, die durch die zwei unterschiedlichen Abtasttakt sätze getaktet sind.

Bevorzugte Ausführungsbeispiele der Erfindung werden nach folgend unter Bezugnahme auf die beiliegende Zeichnung näher erläutert. Es zeigt:

Fig. 1 eine frequenzunabhängige Abtastkette gemäß einem bevorzugten Ausführungsbeispiel der Erfindung.

Fig. 1 stellt eine frequenzunabhängige Abtastkette dar. Die Taktsignale CK 114 und CKB 116 werden durch eine externe Schaltungsanordnung geliefert, um Daten durch die Abtastket te zu verschieben. Aufgrund von Jitter, Zeitversatz und pa rasitären Effekten können das CK 114 und das CKB 116 über lappen. Das CK 114 und das CKB 116 werden in eine Nichtüber lappungs-Taktgeneratorschaltung 102 eingegeben. Ein Nicht überlappungs-Taktgenerator nimmt zwei komplementäre Takte, die überlappen oder nicht überlappen können, und erzeugt zwei komplementäre Takte, die nicht überlappen. Ein Nicht überlappungs-Taktgenerator, der für die Verwendung in der vorliegenden Erfindung geeignet ist, ist in der Fig. 3 der U. S. Patentanmeldung mit der Seriennummer 08/539,382, Josephson u. a., gezeigt. Weitere Schaltungen, die überlap pende komplementäre Takte nehmen und nichtüberlappende kom plementäre Takte erzeugen, können ferner verwendet werden.

Die Ausgangssignale des Nichtüberlappungs-Taktgenerators 102 sind ein CKN 118 und ein CKBN 120. Die Abtastkette besteht aus transparenten Latchs 104. Die transparenten Latchs 104 sind seriell verbunden (der Ausgang des einen geht zum Ein gang des anderen), um ein Schieberegister zu bilden. Der Eingang der Abtastkette ist mit EIN 138 bezeichnet. Der Aus gang ist mit AUS 140 bezeichnet.

Es sei bemerkt, daß beginnend bei dem Eingangsknoten EIN 138 und weiter entlang der Abtastkette die transparenten Latchs 104 abwechselnd mit dem Signal CKN 118 und dem Signal CKBN 120 verbunden sind. Ein Zweig des CKN-Netzwerks 118 und des CKBN-Netzwerks 120 wird von seiner Quelle bei dem Nicht überlappungs-Taktgenerator 102 entlang der Abtastkette in die Richtung des Datenflusses geleitet. Da zwei beliebige aufeinanderfolgende Latchs in der Abtastkette mit unter schiedlichen Takten verbunden sind, die nicht überlappen, bilden zwei beliebige Latchs, die in der Abtastkette in Serie zueinander angeordnet sind, ein Master/Slave-Paar. Solange das CKN 118 und das CKBN 120 nicht überlappen, werden die Daten, die in den Eingang der Abtastkette EIN 138 gespeist werden, seriell die Abtastkette hinunter auf den Ausgang AUS 140 zu mit einer Rate von zwei transparenten Latchs 104 pro Zyklus des CKN 118 und des CKBN 120 ver schoben. Wenn jedoch das CKN 118 und das CKBN 120 überlap pen, werden die Takteingänge von zwei benachbarten trans parenten Latchs 104 in der Abtastkette zur gleichen Zeit aktiv sein. Dies wird es ermöglichen, daß die Daten von dem Eingang des ersten Latchs zu dem Eingang des zweiten Latchs wettlaufen. Dies wird bewirken, daß das zweite Latch die Da ten speichert, die an dem Eingang des ersten Latchs waren, und zwar anstatt der Daten, die ursprünglich in dem ersten Latch gehalten waren. Daher sind die Daten, die in dem ers ten Latch waren, verloren.

Wenn das CKN 118 und das CKBN 120 eine sehr lange Strecke geleitet werden, bewirken, wie oben erörtert, parasitäre RC-Effekte, daß diese Signale anfangen, zu überlappen. Bevor dieselben ausreichend überlappen, um einen Wettlaufzustand zu verursachen, werden das CKN 118 und das CKBN 120 in einen Nichtüberlappungs-Taktgenerator 112 eingegeben. Die Aus gangssignale dieses Nichtüberlappungs-Taktgenerators sind ein Signal CKN1 122 und ein Signal CKBN1 124. Die Verzöge rung durch den Nichtüberlappungs-Taktgenerator 112 kann ei nen Wettlaufzustand zwischen dem letzten Latch in der Kette, das durch das CKN 118 getaktet werden soll, und dem ersten Latch, das durch das CKBN1 124 getaktet werden soll, be wirken. Um dies zu bewirken, umfaßt die Abtastkette ein zu sätzliches Latch 106, das durch das CKN1 122 getaktet wird. Dieses zusätzliche Latch 106 nimmt sein Eingangssignal von dem letzten Latch, das durch das CKN 118 getaktet werden soll, und schiebt sein Ausgangssignal zu dem Eingang des ersten Latchs, der durch das CKBN1 124 getaktet werden soll. Entlang des Verlaufs der Abtastkette über den Chip, werden jedesmal ein Nichtüberlappungs-Taktgenerator und ein zusätz liches Latch hinzugefügt, wenn es notwendig ist, zu verhin dern, daß überlappende Takte einen Wettlaufzustand bewirken. Die vielfachen Wiederherstellungen der Verschiebetakte, die sich entlang der Abtastkette in der Richtung des Datenflus ses ausbreiten, sind durch die Signale, die mit CKN26 126 und CKBN26 128 in Fig. 1 bezeichnet sind, gezeigt.

Ein zweiter Zweig des CKN-Netzwerks 118 und des CKNB-Netz werks 120 wird von seiner Quelle bei dem Nichtüberlappungs- Taktgenerator 102 entlang der Abtastkette entgegengesetzt zu der Richtung des Datenflusses geleitet (d. h. von dem Aus gang der Abtastkette zu dem Eingang hin). Wenn das CKN 118 und das CKBN 120 eine sehr lange Strecke geleitet werden, bewirken parasitäre RC-Effekte, daß diese Signale anfangen, zu überlappen. Bevor dieselben ausreichend überlappen, um einen Wettlaufzustand zu bewirken, werden das CKN 118 und das CKBN 120 in einen Nichtüberlappungs-Taktgenerator 114 eingegeben. Die Ausgangssignale dieses Nichtüberlappungs- Taktgenerators sind ein CKNA 130 und ein CKBNA 132. Die Verzögerung durch den Nichtüberlappungs-Taktgenerator 114 kann einen Wettlaufzustand zwischen dem letzten Latch in der Kette, das durch das CKNA 130 getaktet werden soll, und dem ersten Latch, das durch das CKBN 120 getaktet werden soll, bewirken. Um dies zu verhindern, weist die Abtastkette ein zusätzliches Latch 108 auf, das durch das CKNA 130 getaktet ist. Dieses zusätzliche Latch 108 nimmt sein Eingangssignal von dem letzten Latch, das durch das CKNA 130 getaktet wer den soll, und speist sein Ausgangssignal zu dem Eingang des ersten Latchs, das durch das CKN 118 getaktet werden soll. Entlang des Verlaufs der Abtastkette auf dem Chip werden ein Nichtüberlappungs-Taktgenerator und ein zusätzliches Latch hinzugefügt, wenn es notwendig ist, um zu verhindern, daß überlappende Takte einen Wettlaufzustand bewirken. Die viel fache Wiederherstellung der Verschiebetakte, die sich ent lang der Abtastkette in der Richtung entgegengesetzt zu dem Datenfluß ausbreiten, ist durch die Signale gezeigt, die durch CKNZ 134 und CKBNZ 136 in Fig. 1 bezeichnet sind.

Da sich ein Satz von nichtüberlappenden Takten in der Rich tung des Datenflusses ausbreitet und in derselben wiederher gestellt wird, und das sich ein Satz von nichtüberlappenden Takten entgegengesetzt zu dem Datenfluß ausbreitet und wie derhergestellt wird, werden sich diese zwei Taktnetzwerke schließlich irgendwo entlang der Abtastkette treffen. An diesem Punkt werden die RC-Verzögerungen und die Verzöge rungen, die den Nichtüberlappungs-Taktgeneratoren zugeordnet sind, beide Taktsignalsätze gegenüber ihrer ursprünglichen zeitlichen Abstimmung beträchtlich später versetzt haben, als dieselben von dem ersten Nichtüberlappungs-Taktgenerator 102 ausgegeben wurden. Außerdem kann die Verzögerung der Abtasttakte, die sich in der Richtung des Datenflusses aus breiten, nicht mit der Verzögerung übereinstimmen, die den Abtasttakten zugeordnet ist, die sich entgegengesetzt zu der Richtung des Datenflusses ausbreiten. Daher wird, um einen Wettlaufzustand zwischen dem letzten Latch, das durch die Abtasttakte, die sich in der Richtung des Datenflusses aus breiten, getaktet wird, und dem nächsten Latch in der Kette (das durch die Abtasttakte getaktet ist, die sich entgegen gesetzt zu der Richtung des Datenflusses ausgebreitet haben), zu verhindern, ein zusätzliches Latch 110 benötigt, um einen Wettlaufzustand zu verhindern. Das zusätzliche Latch 110 nimmt sein Eingangssignal von dem letzten Latch in der Abtastkette, das durch die Abtasttakte getaktet ist, die sich in der Richtung des Datenflusses ausbreiten. Dieses letzte Latch ist in Fig. 1 als durch das CKN26 126 getaktet gezeigt. Das zusätzliche Latch 110 ist als durch das CKNZ 134 getaktet gezeigt. Das Ausgangssignal des zusätzlichen Latchs 110 speist ein Latch, das durch das CKBNZ 136 ge taktet ist. Es sei bemerkt, daß das zusätzliche Latch und der Vorgänger desselben in der Abtastkette durch zwei Ab tasttaktsignale CKNZ 134 und CKN26 122 mit der gleichen Polarität getaktet sind. Dies ist ähnlich zu den zusätz lichen Latchs 106 und 108, die bei den Nichtüberlappungs- Taktgeneratoren 112 und 114 plaziert sind, und dient dem gleichen Zweck. Solange das CKNZ 134 und das CKN26 122 über lappen, ist es Daten möglich, über die Grenzen zwischen den zwei Taktbereichen zu fließen. Um daher sicherzustellen, daß das CKNZ 134 und das CKN26 122 überlappen, sollte der Über gang zwischen den Taktbereichen dort plaziert werden, wo die Verzögerung von dem Nichtüberlappungs-Taktgenerator 102 zu dem letzten Latch, das durch die Takte getaktet ist, die sich in der Richtung des Datenflusses ausbreiten, ungefähr gleich der Verzögerung von dem Nichtüberlappungs-Taktgenera tor 102 zu dem ersten Latch ist, das durch die Abtasttakte getaktet ist, die sich entgegen der Richtung des Datenflus ses ausbreiten.

Es sei nun davon ausgegangen, daß die Abtastkette bei unter schiedlichen Frequenzen, und zwar bei einer niedrigen und einer hohen, getaktet wird. Wenn die Abtastkette bei einer sehr niedrigen Frequenz getaktet ist, z. B. bei 1 kHz, ist jedes Taktsignal CK 114 oder CKB 116 für eine sehr lange Zeit im hohen Zustand. Da diese Signale für eine sehr lange Zeit im hohen Zustand sind, liegt reichlich Zeit vor, damit sich dieser hohe Pegel durch die parasitären RC-Verzöge rungen und die Gatterverzögerungen der Nichtüberlappungs- Taktgeneratoren ausbreiten kann. Dementsprechend sieht die gesamte Abtastkette diese hohen Pegel während des gleichen Taktzyklusses, wobei sich die Daten durch die Abtastkette auf eine ordnungsgemäße Art und Weise bewegen.

Wenn jedoch die Abtastkette bei einer sehr hohen Frequenz getaktet wird, werden das CK 114 und das CKB 116 für ledig lich eine kurze Zeitperiode in einem hohen Zustand sein. Wenn die parasitären RC-Verzögerungen und die Gatterver zögerungen der Nichtüberlappungs-Taktgeneratoren größer als die Zeit sind, mit der das CK 114 oder das CKB 116 aktiv ist, wird sich der Abtasttaktpuls lediglich teilweise die Abtastkette entlang ausbreiten, wenn der nächste Taktpuls beginnt. Für eine herkömmliche Abtastkette würde dies be deuten, daß das letzte Latch in der Abtastkette noch nicht getaktet wurde, als das Ausgangssignal desselben erwartet wurde. Bei einer herkömmlichen Abtastkette würde daher das Ausgangssignal des letzten Latchs in der Abtastkette unter schiedlich sein, abhängig davon, ob die Abtasttaktfrequenz hoch oder niedrig ist.

Bei der vorliegenden Erfindung breiten sich jedoch zwei Taktsätze in entgegengesetzten Richtungen entlang der Ab tastkette aus. Sowie sich ein Taktsatz in der Richtung des Datenflusses ausbreitet, wird derselbe immer mehr bezüglich der ursprünglichen Abtasttakte verzögert. Diese Verzögerung kann so groß werden, daß das letzte Latch, das in diesem Taktbereich getaktet werden soll, seine Taktpulse erhält, nachdem einige Taktpulse mehr am Anfang der Abtastkette ab geschickt wurden. Die Abtastkette schaltet jetzt die Taktbe reiche von Takten, die sich in der Richtung des Datenflusses ausbreiten, zu Takten, die sich entgegengesetzt der Richtung des Datenflusses ausbreiten. Bei diesem Punkt befinden sich beide Abtasttaktsätze an ihrem maximalen Verzögerungspunkt. Da sich die Takte gegen die Richtung des Datenflusses aus breiten und sich die Verzögerung in der Richtung der Aus breitung vergrößert, wird jetzt jedes folgende Latch in der Abtastkette durch einen Takt mit weniger Verzögerung als bei dem vorhergehenden Latch getaktet. Schließlich wird das letzte Latch in der Abtastkette mit der gleichen zeitlichen Abstimmung getaktet wie das erste Latch in der Abtastkette. Da das erste und das letzte Latch mit der gleichen zeitli chen Abstimmung getaktet werden, ist daher das Ausgangssi gnal der Abtastkette unabhängig von der Abtasttaktfrequenz. Dies trifft auch zu, wenn einige der Latchs in der Mitte der Abtastkette einige Zyklen später als die Anfangs- und End latchs der Kette getaktet wurden.

Claims

1. Frequenzunabhängiges Schieberegister, mit folgenden Merkmalen:
einer ersten Mehrzahl von Latchs (104), wobei die erste Mehrzahl von Latchs seriell als ein Schieberegister verbunden ist, das einen ersten Eingang (138), einen ersten Ausgang und eine erste Datenflußrichtung von dem ersten Eingang zu dem ersten Ausgang aufweist;
einer ersten Takteinrichtung (118, 120, 122, 124, 126, 128), wobei sich die erste Takteinrichtung in der er sten Richtung des Datenflusses ausbreitet und mit der ersten Mehrzahl von Latchs (104) gekoppelt ist;
einer zweiten Mehrzahl von Latchs (104), wobei die zweite Mehrzahl von Latchs seriell als ein Schiebere gister verbunden ist, das einen zweiten Eingang, der mit dem ersten Ausgang gekoppelt ist, einen zweiten Ausgang (140) und eine zweite Datenflußrichtung von dem zweiten Eingang zu dem zweiten Ausgang (140) aufweist; und
einer zweiten Takteinrichtung (118, 120, 130, 132, 134, 136), wobei sich die zweite Takteinrichtung entgegen gesetzt zu der zweiten Datenflußrichtung ausbreitet und mit der zweiten Mehrzahl von Latchs (104) gekoppelt ist.

2. Schieberegister gemäß Anspruch 1, bei dem die erste Takteinrichtung (118, 120, 122, 124, 126, 128) ein erstes Paar von nichtüberlappenden Takt signalen (118, 120; 122, 124; 126, 128) und die zweite Takteinrichtung (118, 120, 130, 132, 134, 136) ein zweites Paar von nichtüberlappenden Taktsignalen (118, 120; 130, 132; 134, 136) aufweisen.

3. Schieberegister gemäß Anspruch 1, bei dem sich die erste Takteinrichtung (118, 120, 122, 124, 126, 128) durch mindestens einen Nichtüberlap pungs-Taktgenerator (102, 112) und die zweite Taktein richtung durch mindestens einen Nichtüberlappungs- Taktgenerator (102, 114) ausgebreitet.

4. Schieberegister gemäß Anspruch 3, bei dem der zweite Eingang mit dem ersten Ausgang durch ein Wettlaufzustand-Stoppungs-Latch (110) gekoppelt ist.

5. Schieberegister gemäß Anspruch 4, bei dem die erste Takteinrichtung (118, 120, 122, 124, 126, 128) und die zweite Takteinrichtung (118, 120, 130, 132, 134, 136) mit einer gemeinsamen Quelle gekop pelt sind.

6. Schieberegister gemäß Anspruch 5,
bei dem für jeden Nichtüberlappungs-Taktgenerator, der die erste Takteinrichtung (112) ausbreitet, ein erstes zusätzliches Latch (106) vorhanden ist, das in der ersten Mehrzahl von Latchs (104) seriell verbunden ist und mit einem ersten Ausgang des Nichtüberlappungs-Taktgenerators (112) gekoppelt ist, und
bei dem für jeden Nichtüberlappungs-Taktgenerator, der die zweite Takteinrichtung (114) ausbreitet, ein zwei tes zusätzliches Latch (108) vorhanden ist, das seriell in der zweiten Mehrzahl von Latchs verbunden ist und mit einem ersten Eingang dieses Nichtüberlappungs-Takt generators (114) gekoppelt ist.

7. Verfahren zum Takten eines Schieberegisters, wobei das Schieberegister eine Mehrzahl von Latchs (104), einen Eingang (138), einen Ausgang (140), und eine Datenfluß richtung von dem Eingang (138) zu dem Ausgang (140) aufweist, mit folgenden Schritten:
Ausbreiten einer ersten Takteinrichtung (118, 120, 122, 124, 126, 128) in der Richtung des Datenflusses;
Ausbreiten einer zweiten Takteinrichtung (118, 120, 130, 132, 134, 136) entgegengesetzt zu der Richtung des Datenflusses.

8. Das Verfahren gemäß Anspruch 7, das ferner folgende Schritte aufweist:
Koppeln der ersten Takteinrichtung (118, 120, 122, 124, 126, 128), wobei die erste Takteinrichtung eine erste maximale Verzögerung aufweist und die zweite Taktein richtung eine zweite maximale Verzögerung aufweist, mit einem ersten Abschnitt der Mehrzahl von Latchs (104), derart, daß sich die erste maximale Verzögerung der zweiten maximalen Verzögerung annähert; und
Koppeln der zweiten Takteinrichtung (118, 120, 130, 132, 134, 136) mit einem zweiten Abschnitt der Mehrzahl von Latchs (104), wobei der zweite Abschnitt der Mehr zahl von Latchs (104) diese Mehrzahl von Latchs ist (104), die nicht mit der ersten Takteinrichtung (118, 120, 122, 124, 126, 128) gekoppelt ist.

9. Verfahren gemäß Anspruch 8, bei dem die erste Takteinrichtung (118, 120, 130, 132, 134, 136) und die zweite Takteinrichtung (118, 120, 130, 132, 134, 136) mit einer gemeinsamen Quelle (114, 116) gekoppelt sind.

10. Verfahren gemäß Anspruch 9,
bei dem die erste Takteinrichtung (118, 120, 122, 124, 126, 128) ein Paar von nichtüberlappenden Taktsignalen (118, 120; 122, 124; 126, 128) aufweist, und
bei dem die zweite Takteinrichtung ein Paar von nicht überlappenden Taktsignalen (118, 120; 130, 132; 134, 136) aufweist.