DE4437069C2

DE4437069C2 - Taktgenerator für Halbleiter-Prüfgerät

Info

Publication number: DE4437069C2
Application number: DE4437069A
Authority: DE
Inventors: Masatoshi Sato; Noriyuki Masuda
Original assignee: Advantest Corp
Current assignee: Advantest Corp
Priority date: 1993-10-18
Filing date: 1994-10-17
Publication date: 1996-11-21
Anticipated expiration: 2014-10-18
Also published as: DE4437069A1; JPH0726787U; JP2590741Y2; US5488325A

Description

Die Erfindung betrifft einen Taktgenerator zur Verwen dung in einem Halbleiter-Prüfgerät, um verschiedene Takte von Testsignalen festzulegen, und insbesondere einen Takt generator, durch den die Größe eines Schaltungsaufbaus zum Erzeugen von Taktsignalen, deren Verzögerungszeiten von Null bis zum n-fachen Wert einer Periode eines Referenztaktes veränderlich sind, erheblich verringert werden kann.

Bei einem zum besseren Verständnis der Erfindung anhand der Fig. 3 und 4 beschriebenen, nicht zum Stand der Technik gehörenden Taktgenerator zur Verwendung in einem Halbleiter-Prüfgerät wurde ein Zähler verwendet, um eine gewünschte Verzögerungszeit zu erhalten, und ferner eine n-Phasen-Verschachtelungsschaltung zum Erzeugen einer Verzögerungszeit, die bis zu n-mal länger ist als eine Refe renztaktperiode. Außerdem wurde durch diesen Zähler eine er forderliche Verzögerung durch Zählen von k Bit des Referenz taktes erreicht.

Fig. 3 zeigt ein Blockdiagramm eines Beispiels einer Verzögerungsschaltung, die durch in diesem Taktgenerator für ein Halbleiter-Prüfgerät verwendete Zähler gebildet wird. In Fig. 3 ist zunächst eine n-Phasen-Verschachte lungssteuerungseinrichtung 1 vorgesehen, um ein an ihrem Eingang vorhandenes Verzögerungstriggersignal in n Phasen zu unterteilen und diese an Zähler zu verteilen. Die n-Phasen- Verschachtelungssteuerungseinrichtung stellt für jede Periode des dem anderen Eingang zugeführten Referenztaktes fest, ob das Verzögerungstriggersignal vorhanden ist oder nicht. Wenn das Verzögerungstriggersignal vorhanden ist, wird das Ausgangssignal der n-Phasen-Verschachtelungssteuerungs einrichtung um einen Schritt vorwärtsgezählt. Wenn das Aus gangssignal einen Wert n erreicht, wird es auf 1 zurück gesetzt, wobei der Vorwärtszählvorgang wieder von 1 ausgehend beginnt.

Zähler 11₁-11 _n sind parallel angeordnet, um n-Phasen- Verzögerungssignale zu erzeugen. Die Ausgänge C1-Cn der Zähler 11₁-11 _n sind mit einer ODER-Schaltung 2 verbunden. Jedem Zähler werden Verzögerungsdaten und der Referenztakt zugeführt. Jeder Zähler weist ferner Eingangsanschlüsse SA und SB auf. Dem Eingangsanschluß SA wird das Verzöge rungstriggersignal von der n-Phasen-Verschachtelungssteue rungseinrichtung 1 und dem Eingangsanschluß SB ein Ausgangs signal des entsprechenden Zählers zugeführt. Wenn das Verzögerungstriggersignal von der n-Phasen-Verschachtelungs steuerungseinrichtung 1 beispielsweise am Eingangsanschluß SA₁ des Zählers 11₁ vorhanden ist, werden dem Zähler 11₁ die Verzögerungsdaten zugeführt. Der Zähler 11₁ arbeitet gemäß den Verzögerungsdaten, so daß beispielsweise sein Zustand auf den durch die Verzögerungsdaten dargestellten Wert vorbesetzt wird. Die Verzögerungsdaten bestehen aus k Bit, wobei k typischerweise in der Größenordnung von 10 Bit liegt.

Die Signale der Ausgänge C1-Cn der Zähler 11₁-11 _n sind auf einen niedrigen Zustand vorbesetzt. Daher weist das Ausgangssignal des Zählers 11₁ einen niedrigen Pegel auf und wird dem ODER-Gatter 2 und dem Eingangsanschluß SB₁ zuge führt. Wenn die beiden Eingangssignale an den Anschlüssen SA und SB einen niedrigen Pegel besitzen, wird der Zählwert des Zählers 11 schrittweise verringert. D.h., immer wenn der Re ferenztakt zugeführt wird, werden die dem Zähler eingegebe nen Daten schrittweise vermindert. Wenn die eingegebenen Da ten den Wert 0 erreichen, nimmt das Signal am Ausgang C und damit das Signal am Eingangsanschluß SB einen hohen Pegel an, wobei der Zähler 11 auf einen Haltemodus eingestellt wird. Der Zähler 11 verbleibt im Haltemodus, bis er von der n-Phasen-Verschachtelungssteuerungseinrichtung 1 das nächste Triggersignal erhält.

Fig. 4 zeigt ein Ablaufdiagramm zum Darstellen einer Arbeitsweise der Verzögerungsschaltung von Fig. 3. Der n- Phasen-Verschachtelungssteuerungseinrichtung 1 wird der Re ferenztakt und das Verzögerungstriggersignal zugeführt, wie in den Fig. 4A bzw. 4B dargestellt. Die n-Phasen-Ver schachtelungssteuerungseinrichtung 1 unterteilt das Verzöge rungstriggersignal und verteilt es daraufhin auf die An schlüsse SA₁-SA_n der Zähler 11₁-11 _n, wie in den Fig. 4C-4N dargestellt. Die dem von der n-Phasen-Ver schachtelungssteuerungseinrichtung 1 zugeführten ersten Verzögerungstriggersignal am Anschluß SA₁ (Fig. 4C) ent sprechenden Verzögerungsdaten werden dem Zähler 11₁ zuge führt.

Im Beispiel von Fig. 4 hat das Datenelement für den Zähler 11₁ den Wert "12" (Fig. 4G), so daß der Zähler 11₁ auf den Wert "12" eingestellt wird. Daraufhin wird der Zähl wert des Zählers 11₁ bei jedem Referenztakt von Fig. 4A schrittweise um den Wert 1 vermindert, bis er den Wert 0 er reicht (Fig. 4H). Wenn der Zählwert des Zählers 11₁, indem der Referenztakt 12mal gezählt wird, den Wert 0 annimmt, nimmt das Signal am Ausgang C₁ einen hohen Pegel an. Ähnlich werden die dem zweiten Verzögerungstriggersignal am Anschluß SA₂ entsprechenden Verzögerungsdaten dem Zähler 11₂ einge geben. Bei diesem Beispiel bezeichnet das Verzögerungsdaten element den Wert "11" (Fig. 40), so daß der Zähler 11₂ auf den Wert "11" eingestellt wird. Der Zählwert des Zählers 11₂ nimmt mit der Taktsteuerung durch das Referenztaktintervall schrittweise von 11 auf den Wert 0 ab. Das Signal am Ausgang C2 des Zählers 11₂ nimmt, nachdem der Referenztakt 11mal gezählt wurde, einen hohen Pegel an (Fig. 41).

Ähnlicherweise werden die dem dritten Verzögerungstrig gersignal am Anschluß SA₃ entsprechenden Verzögerungsdaten dem Zähler 11₃ eingegeben. Das Verzögerungsdatenelement für den Zähler 11₃ bezeichnet den Wert "9" (Fig. 4G), so daß der Zähler 11₃ auf den Wert "9" eingestellt wird. Der Zähl wert des Zählers 11₃ nimmt bei jedem Referenztakt von Fig. 4A schrittweise auf den Wert 0 ab. Das Signal am Ausgang C2 des Zählers 11₃ nimmt einen hohen Pegel an, nachdem der Re ferenztakt 9mal gezählt wurde (Fig. 41). Die in den Fig. 4L-4O dargestellten Signale an den Ausgängen C1-Cn werden durch die ODER-Schaltung 2 verknüpft, die das Taktsi gnal von Fig. 4P erzeugt, dessen Verzögerungszeit durch die Faktoren k und n des Referenztaktes gesteuert wird.

Im Beispiel der Fig. 3 und 4 ist nur ein Teil des Schaltungsaufbaus für einen Prüfanschluß für eine zu prü fende IC-Vorrichtung dargestellt. Durch diese Schaltung wird beispielsweise ein Zeitpunkt (eine Flanke) festgelegt, bei dem ein Prüfsignal für eine zu prüfende IC-Vorrichtung sei nen Zustand ändert. Beim Halbleiter-Prüfgerät sind für jeden Prüfanschluß mehrere Arten von Taktflanken zum Erzeugen kom plexer Signale erforderlich. Das heißt, für jeden Prüfanschluß des Halbleiter-Prüfgeräts müssen mehr als vier oder fünf der in Fig. 3 dargestellten Schaltungen vorgesehen sein. Die Anzahl der Prüfanschlüsse des Halbleiter-Prüfgeräts muß ge nauso hoch oder größer sein als die Anzahl der Anschlüsse einer IC-Vorrichtung.

Weil einige der neuen IC-Vorrichtungen mehrere Hundert Anschlüsse aufweisen, wird die Gesamtanzahl der im Halblei ter-Prüfgerät erforderlichen, in Fig. 3 dargestellten Ver zögerungsschaltungen sehr groß. Das heißt, wenn die Anzahl und damit die Bitlänge k der Verzögerungsdaten zunimmt, nimmt die Schaltungsgröße zu. Wenn darüber hinaus die Anzahl von Verschachtelungsphasen n zunimmt, nimmt die Schaltungsgröße weiter zu.

Daher weist dieser Taktgenerator zur Verwendung im Halbleiter-Prüfgerät die folgenden Nachteile auf. Die Schaltungsgröße der Verzögerungsschaltung nimmt mit der zunehmenden Anzahl von Verschachtelungsphasen n zu, weil in der Verzögerungsschaltung eine dem Wert n gleiche Anzahl von Zählern angeordnet werden muß. Außerdem muß die Schaltungs größe entsprechend der erhöhten Anzahl von Anschlüssen einer zu prüfenden IC-Vorrichtung vergrößert werden. Daher ist beim Schaltungsaufbau des Taktgenerators eine große Menge von Hardware im Halbleiter-Prüfgerät erforderlich, wodurch die Kosten des Prüfgerätes zunehmen.

Es ist Aufgabe der vorliegenden Erfindung, einen in einem Halbleiter-Prüfgerät verwendbaren Taktgenerator be reitzustellen, bei dem eine Schaltung zum Erzeugen einer Verzögerung aus kleineren Hardware-Schaltungen gebildet wird, um eine bis zu n-fache Verzögerung einer Periode eines als Triggersignal verwendeten Referenztaktes zu erzeugen.

Die Verzögerungserzeugungseinrichtung weist auf: einen Zähler zum Zählen des Referenztaktes, ein Addierglied zum Addieren des Ausgangssignais des Zählers zu Verzögerungs daten, eine Reihe von Registern zum Speichern des Ausgangs signals des Addierglieds und zum Verschieben des Ausgangs signals des Addierglieds synchron zu einem Verzögerungstrig gersignal, eine Reihe von Exklusiv-ODER-Gattern zum Verglei chen jedes Ausgangssignals der Register mit dem Ausgangs signal des Zählers und zum Erzeugen von Koinzidenzsignalen, wenn das Ausgangssignal vom Register und vom Zähler mitein ander übereinstimmen, und ein ODER-Gatter zum Empfangen der Ausgangssignale der Exklusiv-ODER-Gatter und zum Erzeugen eines aus den Ausgangssignalen von den Exklusiv-ODER-Gattern kombinierten Signals.

Erfindungsgemaß können die Verzögerungsschaltungen in Antwort auf n Verzögerungstriggersignale bis zu n Verzöge rungszeitinformationen speichern. Die numerische Werte dar stellenden Daten in den Registern werden in Antwort auf das Verzögerungstriggersignal gespeichert und der Reihe nach verschoben. Das ODER-Gatter kombiniert alle Koinzidenz signale von den Exklusiv-ODER-Gattern und erzeugt an seinem Ausgang verzögerte Taktsignale.

Fig. 1 zeigt ein Blockdiagramm zum Darstellen des Auf baus der im erfindungsgemäßen Taktgenerator verwendeten Ver zögerungsschaltung;

Fig. 2 zeigt Taktdiagramme zum Darstellen der Ar beitsweise der erfindungsgemäßen Verzögerungsschaltung von Fig. 1;

Fig. 3 zeigt ein Blockdiagramm zum Darstellen des Aufbaus einer Verzögerungsschaltung des in der Beschreibungs einleitung erwähnten Taktgenerators; und

Fig. 4 zeigt Taktdiagramme zum Darstellen der Ar beitsweise der Verzögerungsschaltung von Fig. 3.

Nachstehend wird unter Bezug auf die Zeichnungen eine Ausführungsform der vorliegenden Erfindung beschrieben. Fig. 1 zeigt ein Blockdiagramm zum Darstellen eines Schal tungsaufbaus einer Ausführungsform einer erfindungsgemäßen Verzögerungsschaltung.

Gemäß Fig. 1 weist die erfindungsgemäße Verzögerungs schaltung einen k-Bit-Zähler 3, ein Addierglied 4, UND-Gat ter 41₁-41 _n, k-Bit-Register 21₁-21 _n, k-Bit-Exklusiv- ODER-Gatter 31₁-31 _n und ein ODER-Gatter 20 auf. Ein Refe renztakt wird dem Zähler 3 und jedem Eingang der UND-Gatter 41₁-41 _n zugeführt. Den UND-Gattern 41₁-41 _n wird außerdem ein Verzögerungstriggersignal zugeführt. Die Register 21₁-21 _n und die Exklusiv-ODER-Gatter 31₁-31 _n sind so in Reihe geschaltet wie in Fig. 1 dargestellt. Die Ausgänge der Ex klusiv-ODER-Gatter 31₁-31 _n sind mit dem ODER-Gatter 20 verbunden.

Der Zähler 3 arbeitet synchron mit dem Referenztakt, wobei der Zählwert des Zählers durch jeden Impuls des Refe renztaktes schrittweise erhöht wird. Nachdem der Zähler 3 auf MSB (das höchstwertige Bit k) vorwärtsgezählt hat, wird der Zählwert auf LSB (das niedrigstwertige Bit 0) geändert, woraufhin der Zählwert des Zählers bei jedem Impuls des Referenztaktes wieder vorwärtsgezählt wird. Dieses Verfahren zum Vorwärtszählen des Zählers 3 wird so lange wiederholt, wie dem Zähler 3 der Referenztakt zugeführt wird.

Dem Addierglied 4 werden das Ausgangssignal des Zählers 3 und die Verzögerungsdaten zugeführt, die die Verzögerungs zeit der Verzögerungsschaltung festlegen. Das Addierglied 4 gibt die Summe aus dem Ausgangssignal des Zählers 3 und den Verzögerungsdaten aus. Der Ausgangsanschluß des Addierglie des 4 ist mit einem Dateneingangsanschluß des Registers 21₁ verbunden. Ein Triggeranschluß des Registers 21₁ ist mit einem Ausgang des UND-Gatters 41₁ verbunden. Das Verzöge rungstriggersignal wird einem Eingangsanschluß des UND-Gat ters 41₁ und das Referenztaktsignal einem anderen Eingangs anschluß des UND-Gatters 41₁ zugeführt. Daher werden die Ausgangsdaten vom Addierglied 4 immer dann im Register 21₁ gespeichert, wenn das UND-Gatter 41₁ das Verzögerungstrig gersignal gleichzeitig mit dem Referenztakt feststellt.

Der Ausgang des Registers 21₁ ist mit einem der Ein gänge des Exklusiv-ODER-Gatters 31₁ verbunden. Dem anderen Eingang des Exklusiv-ODER-Gatters 31₁ wird das Ausgangssi gnal des Zählers 3 zugeführt, der, wie vorstehend beschrie ben, den Referenztakt wiederholt vorwärtszählt. Daher ver gleicht das Exklusiv-ODER-Gatter 31₁ das Ausgangssignal des Registers 21₁ mit dem Ausgangssignal des Zählers 3. Wenn beide vorstehend beschriebenen Ausgangssignale miteinander übereinstimmen, erzeugt das Exklusiv-ODER-Gatter 31₁ an sei nem Ausgang ein Koinzidenzsignal.

Das Register 21₂, das UND-Gatter 41₂ und das Exklusiv-ODER-Gatter 31₂ werden ähnlicherweise der nächsten Stufe des Registers 21₁ zugeführt. Der Ausgangsanschluß des Registers 21₁ ist mit einem Eingangsanschluß des Registers 21₂ verbun den. Daher werden die im Register 21₁ gespeicherten Daten immer dann zum Register 21₂ verschoben, wenn den Registern 21₁ und 21₂ das Verzögerungstriggersignal zugeführt wird. Das Register 21 speichert die Ausgangsdaten des Addierglieds 4 zu dem Zeitpunkt, wenn dem Register das Verzögerungs triggersignal zugeführt wird. Das Exklusiv-ODER-Gatter 31₂ vergleicht das Ausgangssignal des Registers 21₂ mit dem Aus gangssignal des Zählers 3. Wenn die beiden Ausgangssignale des Zählers 3 und des Registers 21₂ miteinander überein stimmen, erzeugt das Exxlusiv-ODER-Gatter 31₂ an seinem Aus gang ein Koinzidenzsignal.

Ähnlich arbeiten die Register 21₃-21 _n, die UND-Gatter 41₃-41 _n und die Exklusiv-ODER-Gatter 31₃-31 _n auf die gleiche Weise wie vorstehend beschrieben. Durch diesen Schaltungsaufbau können Verzögerungsdaten gespeichert wer den, die n Triggerimpulsen entsprechen. Immer wenn der Wert des Zählers mit dem Wert der Register übereinstimmt, werden daher nacheinander die Koinzidenzsignale erzeugt. Die Aus gangssignale der Exklusiv-ODER-Gatter 31₁-31 _n werden dem ODER-Gatter 20 zugeführt, das aus den erhaltenen Signalen ein kombiniertes Signal erzeugt. Wie vorstehend beschrieben, kann ein Ausgangssignal des ODER-Gatters 20 erhalten werden, wenn das im Addierglied 4 addierte Datenelement (ein Regi sterwert) mit dem Datenelement vom Zähler 3 übereinstimmt. Wie in Fig. 1 dargestellt, können n Register bis zu n Trig gersignale unterstützen, um n Verzögerungszeiten festzulegen.

Fig. 2 zeigt Taktdiagramme zum Darstellen der Ar beitsweise der vorliegenden Erfindung. Der Zählwert des Zäh lers 3 wird durch das Empfangen des Referenztakts von Fig. 2A fortlaufend schrittweise erhöht (Fig. 2D). Wenn der Zähl wert den Stellenwert "k" des höchstwertigen Bits annimmt, wird der Zählwert auf den Stellenwert 0 des niedrigstwerti gen Bits zurückgesetzt, und der Zähler 3 beginnt wieder mit dem Vorwärtszählvorgang. Die Verzögerungsdaten (Fig. 2C) und der Zählwert (Fig. 2D) werden bei dem Verzögerungstrig gersignal durch das Addierglied 4 addiert, und das Aus gangssignal des Addierglieds 4 wird im Register 21₁ gespeichert (Fig. 2E). Daraufhin erzeugen die Exklusiv-ODER-Gatter 31₁-31 _n ein Koinzidenzsignal, wenn die Daten von einem der Register 21₁-21 _n mit dem Zählwert des Zählers 3 übereinstimmen, wie in den Fig. 2K-2M dargestellt. Die Koinzidenzsignale von den Exklusiv-ODER-Gattern 31₁-31 _n werden durch das ODER-Gatter 20 kombi niert, das ein verzögertes Taktsignal erzeugt, wie in Fig. 20 dargestellt.

In Fig. 2D stellen die Ausgangsdaten des Zählers 3 ne gative Zahlen dar. Bei diesem Beispiel entspricht der Wert -1 einem vollen Zählwert n und -2 dem Wert (n-1). Allge mein entspricht in diesem Beispiel der Wert -x dem Wert (-x + n + 1). Wenn das Verzögerungsdatenelement den Wert 12 bezeichnet, ist daher der Additionswert (n-9) + 12 = n + 3. Weil das höchste Bit übertragen wird und verschwindet, ist der dem Register 21₁ zuzuführende Wert n+3-(n+1)=2.

Wie vorstehend beschrieben, sind erfindungsgemäß der Zähler 3 und das Addierglied 4, die den Taktgenerator bil den, nicht vom Wert n abhängig. Selbst wenn die Zahl n an steigt, muß entsprechend nur die Anzahl der Register 21 _n er höht werden. Weil die Anzahl von LSI-Zellen, durch die ein Register gebildet wird, wesentlich kleiner ist als die An zahl von LSI-Zellen eines Zählers, wird der Gesamtumfang der Hardware, durch die die Verzögerungsschaltung gebildet wird, geringer als bei einem herkömmlichen Schaltungsaufbau.

Durch den vorstehend beschriebenen erfindungsgemäßen Schaltungsaufbau werden die folgenden Wirkungen erzielt. Durch Verwenden von Registern, deren Größe geringer ist als diejenige von Zählern in der Schaltung der Verzögerungser zeugungseinrichtung zum Erzeugen einer Verzögerungszeit, die eine bis zu n-fache Länge einer Periode eines als Triggersi gnal verwendeten periodischen Signals aufweisen kann, kann der für das Halbleiter-Prüfgerät vorgesehene Taktgenerator aus weniger LSI-Zellen und mit geringerem Kostenaufwand her gestellt werden.

Claims

Taktgenerator, insbesondere zur Verwendung in einem Halb leiter-Prüfgerät, zum Erzeugen von Verzögerungstaktsignalen, durch die eine bis zu n-fache Verzögerung einer Periode eines Referenztaktes erreicht wird, mit:
einem Zähler zum Zählen des Referenztaktes;
einem Addierglied zum Addieren des Ausgangssignals des Zählers zu den Verzögerungsdaten;
einer Reihe von Registern zum Speichern des Aus gangssignals des Addiergliedes und zum Verschieben des Ausgangssignals des Addiergliedes synchron zu einem Verzögerungstriggersignal;
einer Reihe von Exklusiv-ODER-Gattern zum Verglei chen jedes Ausgangssignals der Register mit dem Aus gangssignal des Zählers und zum Erzeugen von Koinzi denzsignalen, wenn das Ausgangssignal vom Register und das Ausgangssignal vom Zähler miteinander übereinstim men; und
einem ODER-Gatter zum Empfangen der Ausgangssi gnale der Exklusiv-ODER-Gatter und zum Erzeugen eines aus den Ausgangssignalen der Exklusiv-ODER-Gatter kom binierten Signals.