DE19963684A1 - Verzögerungs-Verriegelungsschleifen-Taktgenerator, welcher Verzögerungs-Impuls-Verzögerungsumwandlung einsetzt - Google Patents

Verzögerungs-Verriegelungsschleifen-Taktgenerator, welcher Verzögerungs-Impuls-Verzögerungsumwandlung einsetzt

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Abstract

Es wird ein Verzögerungs-Verriegelungsschleifen-(DLL-)Taktgenerator in einem DDR-SDRAM beschrieben. Der DLL-Taktgenerator weist einen Impulsgenerator zur Erzeugung eines Impulssignals auf, dessen Impulsbreite einer vorbestimmten Verzögerungszeit entspricht; eine erste Verzögerungskette, die mehrere Verzögerungsvorrichtungen aufweist, zum Verzögern des Impulssignals um eine vorbestimmte Verzögerungszeit in Reihenfolge; und eine zweite Verzögerungskette, welche dieselbe Verzögerungszeit aufweist wie die erste Verzögerungskette, zum Verzögern eines externen Taktsignals in Reaktion auf ein Ausgangssignal von der Verzögerungsvorrichtung. Das zweite Taktsignal wird durch denselben Pfad wie jenem Pfad erzeugt, durch welchen das externe Taktsignal eingegeben wird, und das verzögerte, externe Taktsignal ausgegeben wird.

Description

HINTERGRUND DER ERFINDUNG 1. Gebiet der Erfindung
Die vorliegende Erfindung betrifft einen Taktgenerator und insbesondere einen Verzögerungs-Verriegelungsschleifen- (DLL-)Taktgenerator bei einem synchronen Speicher mit wahlfreiem Zugriff (SDRAM) mit verdoppelter Datenrate (DDR).
2. Stand der Technik der Erfindung
Im allgemeinen ist ein Modul in einer Halbleiterspeicherschaltung mit Takten synchronisiert und führt verschiedene Funktionen durch, beispielsweise das Lesen von Daten aus einer Speicherzelle oder das Schreiben von Daten in die Speicherzelle. Die Synchronisierung wird entsprechend Taktsignalen durchgeführt, die in einem Taktgenerator erzeugt werden. In einem Halbleitergerät wird ein Taktsignal mit einer bestimmten Zeitdauer dazu verwendet, eine zeitliche Verschiebung zwischen einem Taktsignal und einem Datensignal oder zwischen zwei Taktsignalen zu kompensieren. Insbesondere tritt bei einem DDR-SDRAM dann, wenn das Datensignal synchron mit einem Takt ausgegeben wird, eine zeitliche Verschiebung infolge einer Eingangsverzögerung des Takts und einer Verzögerung beim Datenausgabepfad auf. Daher wird ein zusätzlicher, interner Takt zum Kompensieren der zeitlichen Verschiebung infolge der voranstehend geschilderten Verzögerung verwendet.
Gemäß Fig. 1 tritt dann, wenn ein Datensignal synchron mit einem Taktsignal clk ausgegeben wird, eine zeitliche Verschiebung td1 auf. Um die zeitliche Verschiebung td1 zu kompensieren, wird ein neues Taktsignal verwendet, welches sich auf ein DLL-Taktsignal (DLL: Verzögerungs- Verriegelungsschleife) dll_clk bezieht. Wenn das Datensignal mit dem DLL-Taktsignal dll_clk synchronisiert ist, wird das Datensignal ohne die zeitliche Verschiebung td1 ausgegeben.
Das DLL-Taktsignal dll_clk geht dem Taktsignal clk um die Eingangsverzögerung td1 vor. Im wesentlichen wird das DLL-Taktsignal dll_clk dadurch erzeugt, daß das Taktsignal soweit wie einer Subtraktion td2 der Eingangsverzögerung td1 von einem Zeitraum tck des Taktsignals entsprechend verzögert wird. Ein wesentlicher Verzögerungswert kann daher durch folgende Gleichung ausgedrückt werden:
td2 = tck-td1.
Allerdings erzeugt eine herkömmliche DLL-Schaltung ein internes Taktsignal, welches die zeitliche Verschiebung kompensiert, erst nach einer beträchtlich langen Zeit.
ZUSAMMENFASSUNG DER ERFINDUNG
Ein Vorteil der Erfindung besteht daher in der Bereitstellung eines DLL-Generators, der eine kürzere Einschwingzeit aufweist.
Um den Vorteil der vorliegenden Erfindung zu erzielen wird eine Einrichtung zur Erzeugung eines Verzögerungs- Verriegelungsschleifen-Taktsignals (DLL-Taktsignal) zur Verfügung gestellt, welche aufweist: einen ersten Taktgenerator zum Empfang eines ersten Taktsignals, welches ein externes Synchronisiertaktsignal ist, und eine erste Zeitdauer aufweist, und zur Erzeugung eines zweiten Taktes, der um eine erste Verzögerungszeit im Vergleich zum ersten Takt verzögert ist; einen zweiten Taktgenerator zur Erzeugung eines ersten Steuersignals, welches eine Impulsbreite entsprechend einer Differenz zwischen der ersten Zeitdauer und der ersten Verzögerungszeit aufweist; und einen dritten Taktgenerator zur Erzeugung eines DLL-Taktsignals, welches um die Impulsbreite des ersten Steuersignals langsamer ist als das erste Taktsignal.
Um den Vorteil der vorliegenden Erfindung zu erzielen wird eine Einrichtung zur Erzeugung eines DLL-Taktsignals zur Verfügung gestellt, welche aufweist: einen Impulsgenerator zur Erzeugung eines Impulssignals, dessen Impulsbreite einer vorbestimmten Verzögerungszeit entspricht; eine erste Verzögerungskette, die mehrere Verzögerer aufweist, zum Verzögern des Impulssignals um eine vorbestimmte Verzögerungszeit in Reihenfolge; und eine zweite Verzögerungskette, welche dieselbe Verzögerungszeit aufweist wie die erste Verzögerungskette, zum Verzögern eines externen Taktsignals in Reaktion auf ein Ausgangssignal von dem Verzögerer.
KURZBESCHREIBUNG DER ZEICHNUNGEN
Diese und weitere Merkmale, Zielrichtungen, und Vorteile der vorliegenden Erfindung werden unter Bezugnahme auf die folgende Beschreibung, die beigefügten Patentansprüche und zugehörigen Zeichnungen noch deutlicher, wobei:
Fig. 1 ein Zeitablaufdiagramm ist, welches die Erzeugung eines DLL-Takts bei einem herkömmlichen DLL-Taktgenerator erläutert;
Fig. 2 ein Zeitablaufdiagramm, welches die Erzeugung eines DLL-Takts gemäß der vorliegenden Erfindung erläutert;
Fig. 3 ein Blockschaltbild, welches einen DLL-Taktgenerator gemäß der vorliegenden Erfindung zeigt;
Fig. 4 ein Schaltbild des DLL-Taktgenerators gemäß der vorliegenden Erfindung;
Fig. 5 ein detailliertes Schaltbild von Fig. 4;
Fig. 6 ein Schaltbild einer Verschiebungsvorrichtung in den Fig. 4 und 5;
Fig. 7 ein Zeitablaufdiagramm von Signalen in Fig. 4;
Fig. 8 ein Zeitablaufdiagramm, welches Betriebsabläufe des DLL-Taktgenerators gemäß der vorliegenden Erfindung erläutert;
Fig. 9 ein Diagramm, welches ein Simulationsergebnis der Schaltung in Fig. 4 erläutert;
Fig. 10 ein Schaltbild, welches eine Verzögerungskette gemäß einer anderen Ausführungsform der vorliegenden Erfindung zeigt;
Fig. 11 ein Zeitablaufdiagramm, welches Signale zeigt, wenn eine Zeitdauer des Takts doppelt so groß ist;
Fig. 12 und 13 Schaltbilder von Verzögerungsketten gemäß einer weiteren Ausführungsform der vorliegenden Erfindung; und
Fig. 14 und 15 Schaltbilder, welche Verschiebungsvorrichtungen gemäß einer anderen Ausführungsform der vorliegenden Erfindung zeigen.
DETAILLIERTE BESCHREIBUNG DER ERFINDUNG
Nachstehend werden bevorzugte Ausführungsformen der vorliegenden Erfindung unter Bezugnahme auf die beigefügten Zeichnungen im einzelnen beschrieben.
Gemäß Fig. 2 erzeugt ein DLL-Taktgenerator ein erstes Steuersignal msr unter Verwendung von zwei Taktsignalen, eines ersten Taktsignals clk und eines zweiten Taktsignals clk_dout. Genauer gesagt weist das erste Steuersignal msr eine Impulsbreite auf, welche die Subtraktion td2 der Verzögerung td1 von einer Zeitdauer tck des Taktsignals darstellt. Das zweite Taktsignal clk_dout wird dadurch erzeugt, daß das erste Taktsignal clk um die Verzögerung td1 über das Verzögerungsmodell verzögert wird. Daher weist das zweite Taktsignal clk_dout denselben Zeitverlauf auf wie das unkompensierte Datenausgangssignal in Fig. 1.
Die Impulsbreite des ersten Steuersignals wird in eine Zeitverzögerung umgewandelt, welche denselben Wert aufweist wie die Impulsbreite td2 des ersten Steuersignals, durch eine Verzögerungskette. Das DLL-Taktsignal dll_clk wird dadurch erzeugt, daß das erste Taktsignal um die Zeitverzögerung verzögert wird. Anders ausgedrückt wird eine zu kompensierende Zeitverzögerung in ein Impulssignal umgewandelt, und wird das Impulssignal erneut in die Zeitverzögerung umgewandelt.
Fig. 3 zeigt ein Blockschaltbild zur Implementierung der Erzeugung des DLL-Taktsignals, wie dies voranstehend unter Bezugnahme auf Fig. 2 geschildert wurde. Ein Verzögerungsmodell 31 empfängt ein externes, erstes Taktsignal clk und erzeugt ein zweites Taktsignal, welches denselben Zeitverlauf aufweist wie ein unkompensiertes Datenausgangssignal. Ein Steuersignalgenerator 32 empfängt das erste und zweite Taktsignal clk und clk_dout, und erzeugt ein erstes, ein zweites und ein drittes Steuersignal mrs, shft bzw. stift_reset. Ein DLL-Generator 33 empfängt das erste bis dritte Steuersignal und erzeugt ein DLL-Taktsignal dll_clk. Die Zeitverläufe der Steuersignale sind in Fig. 7 gezeigt. Das Verzögerungsmodell 31 und der Steuersignalgenerator 32 gehören nicht zum eigentlichen Gegenstand der vorliegenden Erfindung, und daher wird auf ihre detaillierte Beschreibung in dieser Beschreibung verzichtet.
Fig. 4 zeigt ein Schaltbild des DLL-Taktgenerators 33 in Fig. 3. Fig. 5 ist ein detailliertes Schaltbild von Fig. 4.
Gemäß Fig. 4 weist der DLL-Taktgenerator eine Verzögerungsketteneinheit auf, eine Verschiebungs- und Verriegelungseinheit, und eine Wiederholungsverzögerungsketteneinheit. Sämtliche der Elemente in der Verzögerungsketteneinheit, der Verschiebungs- und Verriegelungseinheit und der Wiederholungsverzögerungsketteneinheit sind gekuppelt und als Stufe ausgebildet. Der DLL-Taktgenerator weist diese drei Stufen in Reihenschaltung auf.
Die Verzögerungsketteneinheit führt eine Verzögerung und Ausbreitung der Impulsbreite des ersten Steuersignals durch. Die Verschiebungs- und Verriegelungseinheit weist Verschiebungsvorrichtungen 42 auf, die jeweils ein Ausgangssignal der Verzögerungskette speichern, und zwei Taktsignale an drei Eingangs-NOR-Gates 43 ausgeben.
Die Verschiebungsvorrichtung 42 empfängt und speichert das Datensignal, während der Rücksetzimpuls auf niedrigem Pegel liegt, und verschiebt die gespeicherten Daten in die nächste Stufe, wenn ein zweites Steuersignal shft den hohen Pegel einnimmt. Wenn daher der Rücksetzimpuls den hohen Pegel einnimmt, während sich der Knoten "in" auf niedrigem Pegel befindet, wird der Zustand der Ausgangsknoten Ab und A der Verschiebungsvorrichtung auf den hohen Pegel bzw. den niedrigen Pegel zurückgesetzt. Im unteren Teil der Fig. 4 und 5 sind mehrere Wiederholungsverzögerungsketten gezeigt, die jeweils dieselbe Verzögerung aufweisen wie die Verzögerungskette. Die Wiederholungsverzögerungskette empfängt das interne Taktsignal und gibt DLL-Taktsignale aus.
Die Verzögerungsketteneinheit weist mehrere Stufen von Verzögerungsketten auf, die miteinander in Reihe geschaltet sind, und steuert die Impulsbreite des ersten Steuersignals durch Verzögerung der Anstiegsflanke des ersten Steuersignals msr. Jede Stufe der Verzögerungsketteneinheit weist ein NAND-Gate 40 auf, welches zwei Eingänge hat, und einen Inverter 41, der das Ausgangssignal des NAND-Gates 40 invertiert. Das NAND-Gate 40 in der ersten Stufe empfängt das erste Steuersignal und führt dieses dem Inverter 41 zu. Jedes der NAND-Gates 40 in den anderen Stufen empfängt das erste Steuersignal und führt mit diesem eine logische NAND-Operation durch, und führt dieselben Operationen mit dem Ausgangssignal des Inverters in der vorherigen Stufe durch. Das Ausgangssignal der logischen NAND-Operation wird an den Inverter 41 angelegt, der das Ausgangssignal des NAND-Gates invertiert.
Fig. 8 zeigt ein Zeitablaufdiagramm von Ausgangstaktsignalen von Verzögerungsketten an Knoten a1 bis i1. Wenn das erste Steuersignal durch weitere Verzögerungsketten hindurchgeht, wird die Verschiebung des ersten Steuersignals auf den hohen Pegel verzögert. Daher wird die Impulsbreite geringer, und tritt keine Verschiebung auf den hohen Pegel in den Stufen hinter h1 auf. Anders ausgedrückt wird die Signalform des ersten Steuersignals von der ersten Stufe aus in dieser Reihenfolge weitergeschickt. Wenn das erste Steuersignal auf niedrigem Pegel liegt, befindet sich jedes Ausgangssignal a1 bis i1 der Verzögerungsketten in sämtlichen Stufen auf dem niedrigen Pegel. Liegt daher das erste Steuersignal auf hohem Pegel, so sind die Verzögerungsketten freigeschaltet, und breitet sich das Signal auf hohem Pegel durch die Verzögerungsketten aus, wodurch jedes der Ausgangssignale a1 bis i1 der Verzögerungsketten in dieser Reihenfolge auf den hohen Pegel verschoben wird.
Wenn das erste Steuersignal den niedrigen Pegel annimmt, werden sämtliche Verzögerungsketten auf den niedrigen Pegel zurückgesetzt. Daher breitet sich ein Signal auf hohem Pegel durch die Verzögerungsketten nur solange aus, wie das erste Steuersignal auf dem hohen Pegel liegt. Beispielsweise breitet sich in Fig. 8 das Signal auf hohem Pegel bis zum Ausgangsknoten g1 aus (der neunten Stufe), wobei die Ausgangssignale der Verzögerungsketten in weiteren Stufen, also von dem Ausgangsknoten hl an, den niedrigen Pegel beibehalten.
Andererseits weist die Verzögerungskette einen Inverter 41 auf, eine Verschiebungsvorrichtung 42, welche das zweite Steuersignal shft und das dritte Steuersignal shift_reset empfängt, ein NOR-Gate 43, welches eine logisch NOR-Operation mit Ausgangssignalen der Verschiebungsvorrichtungen 42 in der momentanen und den folgenden Stufen durchführt, und einen Inverter 44, der ein Ausgangssignal des NOR-Gates 43 invertiert.
In Fig. 6 ist ein detailliertes Schaltbild der Verschiebungsvorrichtung 42 dargestellt. Wie aus Fig. 6 hervorgeht, weist die Verschiebungsvorrichtung 42 eine R-S-Zwischenspeicherschaltung auf, die ein Ausgangssignal der Verzögerungskette und das dritte Steuersignal shift_reset empfängt. Wenn ein Eingangssignal, also das Ausgangssignal der Verzögerungskette, auf dem niedrigen Pegel liegt, während das dritte Steuersignal shift_reset ebenfalls auf dem niedrigen Pegel liegt, speichert die R-S-Zwischenspeicherschaltung das vorherige Rücksetzsignal, jedoch weist, wenn ein Impuls auf hohem Pegel eingegeben wird, die R-S-Zwischenspeicherschaltung einen invertierten Wert des rückgesetzten Wertes auf. Wie in Fig. 8 gezeigt, wird das zweite Steuersignal shft an die Verschiebungsvorrichtung angelegt, nachdem das erste Steuersignal den niedrigen Pegel angenommen hat, und hat ein Ausgangssignal der Verschiebungsvorrichtung 42, durch welche das Signal auf hohem Pegel hindurchgeht, einen anderen Wert im Vergleich zu einem Ausgangssignal der Verschiebungsvorrichtung 42, durch welche das Signal auf hohem Pegel nicht hindurchgeht. Die anderen Ausgangssignale der Verschiebungsvorrichtung 42 weisen eine entgegengesetzte Phase auf.
Die beiden Ausgangssignale out und outb der Verschiebungsvorrichtung 42 werden an das NOR-Gate 43 mit drei Eingängen angelegt. Die Ausgangssignale out und outb der Verschiebungsvorrichtung 42 legen fest, ob das Taktsignal clk durch das drei Eingänge aufweisende NOR-Gate 43 ausgegeben wird. Wie in den Fig. 4 und 5 gezeigt, kann nur das eingekreiste NOR-Gate 43 mit drei Eingängen das Taktsignal clk durchlassen. Die Stufe in dem Kreis ist die letzte Stufe (die siebte Stufe), bis zu welcher sich das Signal auf hohem Pegel ausbreitet, während das erste Steuersignal msr hoch ist.
Da die NOR-Gates 43 in der ersten Stufe bis zur sechsten Stufe das Signal auf hohem Pegel von der Verschiebungsvorrichtung der nächsten Stufe empfangen, weisen die Ausgangssignale an den Knoten a3 bis f3 den hohen Pegel auf, unbeeinflußt vom Taktsignal, so daß in diesen Stufen keine Ausbreitung auftritt.
Obwohl die NOR-Gates 43 in und nach der achten Stufe das Signal auf niedrigem Pegel von der Verschiebungsvorrichtung der nächsten Stufe empfangen, wie man zeigen kann, sind die Ausgangssignale outb der Verschiebungsvorrichtung in diesen Stufen ständig hoch, und dann liegen die Ausgangssignale der Verschiebungsvorrichtungen auf dem hohen Pegel, so daß in diesen Stufen keine Ausbreitung stattfindet. Daher schickt nur das NOR-Gate 43 in der siebten Stufe den Takt weiter. Anders ausgedrückt wird der Takt weitergeleitet, da das NOR-Gate 43 in der siebente Stufe das Taktsignal clk empfängt, das Ausgangssignal outb auf niedrigem Pegel der Verschiebungsvorrichtung am Knoten g2, und das Ausgangssignal auf niedrigem Pegel der Verschiebungsvorrichtung der nächsten Stufe.
Daher wird, da das an diesem Punkt angelegte Taktsignal clk durch eine vorbestimmte Anzahl an Verzögerungsketten hindurchgeht, wobei die vorbestimmte Anzahl der Impulsbreite des ersten Steuersignals msr entspricht, der DLL-Takt dll_clk um die Impulsbreite td2 des ersten Steuersignals verzögert.
Fig. 9 zeigt Simulationsergebnisse der Schaltung in Fig. 4. Der DLL-Takt kann nach drei Takten seit Betrieb des DLL-Taktgenerators erhalten werden. Der DLL-Takt wird dadurch erzeugt, daß das Taktsignal entsprechend der Impulsbreite des ersten Steuersignals msr verzögert wird. Die Impulsbreite des ersten Steuersignals msr entspricht der Verzögerung td2.
Die Umwandlung der Impulsbreite des ersten Steuersignals msr in eine Verzögerung unter Verwendung der Verzögerungsketten ist im vorliegenden Fall wesentlich. Die Verzögerungskette kann mit verschiedenen Merkmalen implementiert werden.
Verschiedene Ausführungsformen der Verzögerungskette sind in den Fig. 10 bis 13 dargestellt.
In Fig. 10 werden NOR-Gates statt der NAND-Gates verwendet, und wird ein invertiertes ersten Steuersignal /msr in die Verzögerungskette eingegeben. Wenn das invertierte erste Steuersignal /msr auf hohem Pegel liegt, liegen sämtliche Ausgänge der Verzögerungskette auf hohem Pegel und sind gesperrt. Wenn das invertierte erste Steuersignal /msr auf niedrigem Pegel liegt, breitet sich das Taktsignal auf niedrigem Pegel aus. Daher sollte die Verschiebungs- und Verriegelungseinheit entsprechend abgeändert werden.
Bei den voranstehend geschilderten Ausführungsformen wird das erste Steuersignal bei jedem Takt erzeugt. Allerdings besteht keir Problem in der Hinsicht, das erste Steuersignal msr bei jeweils zwei Takten zu erzeugen. Signalformen in diesem Fall sind in Fig. 11 dargestellt. Anders ausgedrückt weisen ein zweites Taktsignal clk2 und ein zweites Datenausgangstaktsignal clk_dout2 Zeitdauern auf, die doppelt so lang sind wie beim Taktsignal clk und beim Datenausgangstaktsignal clk_dout. Daher weisen das erste Steuersignal msr2, das aus einem zweiten Taktsignal clk2 erzeugt wird, und ein zweites Datenausgangstaktsignal clk_dout2, verdoppelte Zeitdauern im Vergleich zum voranstehend erwähnten ersten Steuersignal msr auf. Das zweite und das dritte Steuersignal, welche doppelt so lange Zeitdauern aufweisen, werden auf entsprechende Weise erzeugt.
Bei dieser Ausführungsform können in Fig. 12 dargestellte Verzögerungsketten eingesetzt werden.
Die Taktsignale clk2 und clk_dout2, welche doppelte Zeitdauern aufweisen, können statt des ersten Steuersignals msr2 verwendet werden, wie dies in Fig. 13 gezeigt ist, da das erste Steuersignal msr2 gleich dem Ergebnis einer logischen AND-Operation der beiden Taktsignale clk2 und clk_dout2 ist. Das erste Steuersignal msr2 kann daher folgendermaßen ausgedrückt werden: measure2=clk2 AND clk_dout2. Darüber hinaus kann das invertierte erste Steuersignal /msr2 folgendermaßen ausgedrückt werden:
/msr2 = /clk2 OR /clk_dout2. Daher können die Änderungen implementiert werden, wie sie unter Bezugnahme auf Fig. 12 beschrieben wurden.
Unter Verwendung derselben Grundsätze kann die Zeitdauer der Taktsignale auf das Vierfache oder mehr erhöht werden.
Die Verschiebungsvorrichtung kann entsprechend implementiert werden, wie dies in den Fig. 14 und 15 gezeigt ist.
Unter Verwendung des DLL-Taktgenerators gemäß Ausführungsformen der vorliegenden Erfindung kann eine stabile, exakte und digitale DLL innerhalb kurzer Zeit in einem DDR-SDRAM erhalten werden.
Zwar wurden die bevorzugten Ausführungsformen der Erfindung zu Erläuterungszwecken beschrieben, jedoch werden Fachleute auf diesem Gebiet merken, daß verschiedene Modifikationen, Hinzufügungen und Ersetzungen möglich sind, ohne vom Umfang und Wesen der Erfindung abzuweichen, die in den beigefügten Patentansprüchen angegeben ist.

Claims (7)

1. Einrichtung zur Erzeugung eines Verzögerungs- Verriegelungsschleifen-(DLL-)Taktsignals, welche aufweist:
einen ersten Taktgenerator zum Empfang eines ersten Taktsignals, welches ein externes Synchronisiertaktsignal ist und eine erste Zeitdauer aufweist, und zur Erzeugung eines zweiten Taktes, der um eine erste Verzögerungszeit im Vergleich zum ersten Takt verzögert ist;
einen zweiten Taktgenerator zur Erzeugung eines ersten Steuersignals, welches eine Impulsbreite entsprechend einer Differenz zwischen der ersten Zeitdauer und der ersten Verzögerungszeit aufweist; und
einen dritten Taktgenerator zur Erzeugung eines DLL-Taktsignals, welches um die Impulsbreite des ersten Steuersignals langsamer ist als das erste Taktsignal.
2. Einrichtung nach Anspruch 1, bei welcher der zweite Taktgenerator ein zweites und ein drittes Steuersignal zum Verschieben eines verzögerten ersten Steuersignals erzeugt.
3. Einrichtung nach Anspruch 2, bei welcher der dritte Taktgenerator mehrere Stufen enthält, wobei die Stufe aufweist:
eine erste Verzögerungskette zum Verzögern des ersten Steuersignals um eine vorbestimmte Zeit;
eine Verschiebungsvorrichtung zum Verschieben des ersten Steuersignals in Reaktion auf das zweite und das dritte Steuersignal von der ersten Verzögerungskette, und zur Erzeugung eines ersten Ausgangssignals und eines zweiten Ausgangssignals;
einen Logikoperator zum Empfang des ersten Taktsignals, des ersten Ausgangssignals von der Verschiebungsvorrichtung in einer momentanen Stufe, und eines zweiten Ausgangssignals von der Verschiebungsvorrichtung in einer nächsten Stufe, und zur Ausbreitung eines dritten Taktsignals entsprechend dem ersten Taktsignal; und
eine zweite Verzögerungskette, welche eine Verzögerungszeit aufweist, die ebenso groß ist wie bei der ersten Verzögerungskette, zum Verzögern des dritten Taktsignals.
4. Einrichtung nach Anspruch 3, bei welcher die erste Verzögerungskette die Impulsbreite des ersten Steuersignals dadurch verringert, daß sie eine Verzögerung synchron nur mit einer Anstiegsflanke des ersten Steuersignals durchführt.
5. Einrichtung nach Anspruch 3, bei welcher das erste Steuersignal auf der Grundlage eines vierten Taktes und eines fünften Taktes erzeugt wird, deren Zeitdauern das n-fache der Zeitdauer des ersten Taktes betragen, wobei n eine positive ganze Zahl größer gleich Zwei ist.
6. Einrichtung zur Erzeugung eines Verzögerungs- Verriegelungsschleifen-(DLL-)Taktsignals, welch aufweist:
einen Impulsgenerator zur Erzeugung eines Impulssignals, dessen Impulsbreite einer vorbestimmten Verzögerungszeit entspricht;
eine erste Verzögerungskette, die mehrere Verzögerungsvorrichtungen aufweist, zum Verzögern des Impulssignals um eine vorbestimmte Verzögerungszeit in Reihenfolge; und
eine zweite Verzögerungskette, welche dieselbe Verzögerungszeit aufweist wie die erste Verzögerungskette, zum Verzögern eines externen Taktsignals in Reaktion auf ein Ausgangssignal von der Verzögerungsvorrichtung.
7. Einrichtung nach Anspruch 6, bei welcher der Impuls durch denselben Pfad wie jenen Pfad erzeugt wird, durch welchen das externe Taktsignal eingegeben wird, und das verzögerte externe Taktsignal ausgegeben wird.
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