-
HINTERGRUND DER ERFINDUNG
-
1. TECHNISCHES GEBIET
-
Die
vorliegende Erfindung ist auf eine Einrichtung und ein Verfahren
zum Umwandeln von parallelen Daten in serielle Daten gerichtet;
insbesondere auf eine Einrichtung und ein Verfahren zum Umwandeln
von n-Bit parallelen Daten in serielle Daten unter Verwendung von
n-Unterfrequenz-Takten.
-
2. DISKUSSION
DES VERWANDTEN SACHSTANDES
-
In
Hochgeschwindigkeits-Datenstrecken, bei denen eine große Menge
von Daten an getrennten Datenports oder entfernten Stellen gesendet
und empfangen werden muss werden die Daten gewöhnlicherweise von einem parallelen
in ein serielles Format durch einen Parallel-zu-Seriell-Wandler
zur Übertragung über einen
Kanal mit hoher Bandbreite, wie einer Faseroptik, umgewandelt. Die
gesendeten Daten werden an dem anderen Ende des Faserkanals in einem
seriellen Format empfangen. Die empfangenen Daten werden durch den
Seriell-zu-Parallel-Wandler zur Verarbeitung an dem Empfangsende zurück in parallele
Daten gewandelt. Der Faserkanal ist in der Lage Daten bei der Rate
von mehreren Zehn bis mehreren Hunderten von Gigabits pro Sekunde
zu transferieren. Die Begrenzung der Transferrate ist oft die begrenzte
Betriebsgeschwindigkeit des Parallel-zu-Seriell-Wandlers.
-
Ein
herkömmlicher
Parallel-zu-Seriell-Wandler ist in 1 gezeigt.
Der Parallel-zu-Seriell-Wandler 100 wandelt
parallele Daten von zehn Bit zur Ausgabe als serielle Daten um (wie
gezeigt sind die parallelen Daten von zehn Bit tatsächlich acht
Bits breit, mit einer „1" Bit und einer „0" Bit Grenze). Zehn NAND
Gatter 110, die den zehn Datenbits der parallelen Daten
entsprechen, werden durch das ODER Gatter 130 ausgegeben.
Zehn Unterfrequenz-Takte ⌀ 0
bis ⌀ 9
sind mit NAND Gattern 110 verbunden, um die zehn Bits der
Eingangsdaten zu multiplexieren, um die Daten eine nach dem anderen
durch NAND Gatter 110 auszugeben. Die zehn Unterfrequenz-Takte
sind Derivate des Systemtakts, wobei jeder gleichermaßen um eine
Verzögerung
einer Dauer von ungefähr
(T/10) gleich beabstandet ist, wobei T die Periode des Systemtakts
ist. Nur zwei der zehn Unterfrequenz-Takte sind beide auf einer
logischen „1" für eine Dauer
von T/10. Mit den Unterfrequenz-Takten, die mit den NAND Gattern 110 verbunden
sind, wie in 1 gezeigt, wird ermöglicht,
dass die Eingangsdaten mit zehn Bit durch die NAND Gatter in der
Reihenfolge gehen. Zehn D Flip-Flop-Haltespeicher 121 werden
durch den System CLOCK 1 (TAKT 1) zum Halten der
10 BIT Daten getaktet. Wenn der Parallel-zu-Seriell-Wandler der 1 nicht einen
zweiten Satz von Flip-Flop-Haltespeichern 125 enthalten
würde,
würde eine
unzureichende Aufbauzeit und Haltezeit vorhanden sein, um die richtige Taktung
und Umwandlung von parallelen Daten in serielle Daten zu ermöglichen.
Die Aufbauzeit (Setup Zeit) bezieht sich auf ein Intervall zwischen
einer ansteigenden Übergangsflanke
bei irgendwelchen der Datenwerte 0 bis 7 und einer ansteigenden Übergangsflanke
bei einem Takt zum Takten der Daten in ein Halteregister hinein.
Die Haltezeit bezieht sich auf ein Intervall zwischen einer abfallenden Übergangsflanke
bei irgendwelchen der Datenwerte 0 bis 7 und einer abfallenden Übergangsflanke
eines entsprechenden taktenden Taktsignals. In diesem herkömmlichen
Parallel-zu-Seriell-Wandler der 1 empfängt der
zweite Satz von Haltespeichern 125 die zweite Hälfte von
Daten 0 bis 7 nach Empfang eines zweiten Taktsignals
CLOCK 2 (TAKT 2) hin, das Übergänge zum Takten von Daten 4 bis 7 in
den Haltespeicher 125 hinein bei ungefähr dem halben Zyklus des CLOCK 1 (TAKTS 1)
erzeugt. Mit dem zweiten Satz von Haltespeichern 125 wird
die letztere Hälfte
der 10-Bit Daten für
ein zusätzliches
T/2 Intervall gehalten. Dies erlaubt, dass ein neuer Satz von 10-Bit
Daten an Haltespeicher 121 nach dem Übergang des CLOCK 2 geladen
werden.
-
2 zeigt
die zeitliche Beziehung der Daten 0–9, die in die Haltespeicher 121 mit
dem Niedrig-auf-Hoch-Übergang
des CLOCK 1 eingetaktet werden, und der Daten 5–9,
die in die Haltespeicher 125 mit dem Niedrig-auf-Hoch-Übergang
des CLOCK 2 bei ungefähr
einem halben Zyklus der Taktperiode von CLOCK 1 eingetaktet
werden. Mit dem zweiten Satz von Haltespeichern 125 kann
eine zusätzliche
Aufbauzeit und Haltezeit bereitgestellt werden. Der in 1 gezeigte
Parallel-zu-Seriell-Wandler ist weiter in dem U.S. Patent 5714904
beschrieben, dessen Offenbarung hier durch Bezugnahme Teil der vorliegenden
Anmeldung ist. Mit der zusätzlichen Aufbau-
und Haltezeit kann ein Parallel-zu-Seriell-Wandler bei höheren Datenraten ohne einen
Fehler als Folge von unzureichenden Aufbau- und Haltezeiten arbeiten.
-
Demzufolge
existiert ein Bedarf für
einen Parallel-zu-Seriell-Wandler zum Umwandeln von parallelen Daten
in serielle Daten und zum Bereitstellen von zusätzlichen Setup- und Haltezeiten
und zum Ermöglichen
eines zuverlässigen
Betriebs bei hoher Geschwindigkeit.
-
ZUSAMMENFASSUNG DER ERFINDUNG
-
Gemäß eines
ersten Aspekts der vorliegenden Erfindung ist eine Schaltung zum
Serialisieren von parallelen Daten von N Bits vorgesehen, umfassend
ein erstes Register zum Speichern von M Bits der parallelen Daten,
wobei M kleiner als N ist, wobei das erste Register durch einen
ersten Takt getaktet wird; wenigstens ein zweites Register, welches
ein anderes als das erste Register ist, zum Speichern von wenigstens
N-M Bits der parallelen Daten, wobei das wenigstens eine zweite
Register durch wenigstens einen zweiten Takt getaktet wird, der
sich in der Phase von dem ersten Takt unterscheidet; wenigstens
ein drittes Register zum Speichern wenigstens des n-ten und (n-1)-ten
Bits von parallelen Daten, die von dem wenigstens einem zweiten
Register ausgegeben werden, wobei das dritte Register durch wenigstens
einen dritten Takt getaktet wird, der sich in der Phase von dem
ersten und dem zweiten Takt unterscheidet; und Logikgatter zum Empfangen
der N Bits von parallelen Daten, die von dem ersten Register ausgegeben
werden und von einem oder beiden des wenigstens einen zweiten Registers
und des dritten Registers ausgegeben werden, als Eingänge, um N
serielle Daten zu bilden.
-
Die
Schaltung umfasst vorzugsweise eine Vielzahl von n-phasenabgestimmten
Takten, wobei jeder eine andere Phase zu dem anderen zur Kopplung
mit den Eingängen
der Logikgatter aufweist, wobei die Logikgatter N Gatter entsprechend
zu den N Bits von Daten einschließen, wobei das n-te Datenbit mit
dem n-ten phasenabgestimmten und ((N/2) + n-ten + 1) phasenabgestimmten
Takten dem n-ten Logikgatter eingegeben wird.
-
Vorzugsweise
ist die Dauer der Zeit zwischen dem ersten Takt und dem zweiten
Takt im Wesentlichen ein Drittel der Periode eines Taktrahmens, in
dem jeder der n-phasenabgestimmten Takte einmal übergegangen ist, wobei jeder
der n-phasenabgestimmten Takte einmal innerhalb jedes wiederholten
Taktrahmens übergeht,
und wobei der erste, zweite und dritte Takt einmal innerhalb eines
Registertaktrahmens übergeht,
und wobei das n-te Datenbit als serielle Daten nach dem Übergang
des dritten Takts in dem Registertaktrahmen, aber vor dem Ende des
nächsten
Registertaktrahmens, ausgegeben wird.
-
In Übereinstimmung
mit einer anderen Ausführungsform
der Erfindung umfasst das wenigstens eine zweite Register zwei Register
und der wenigstens eine zweite Takt umfasst zwei Takte mit Niedrig-auf-Hoch-Übergänge zu unterschiedlichen
Zeiten innerhalb eines Taktrahmens. Alternativ umfasst das wenigstens
eine dritte Register zwei Register, die durch den wenigstens einen
dritten Takt getaktet werden, der zwei Takte mit Übergängen zu
unterschiedlichen Zeiten umfasst.
-
Gemäß eines
zweiten Aspekts der vorliegenden Erfindung ist eine Schaltung zum
Serialisieren von parallelen Daten von N Bits vorgesehen, umfassend
ein erstes Register zum Speichern von M Bits der parallelen Daten,
wobei M kleiner als N ist, wobei das erste Register durch einen
ersten Takt getaktet wird; ein zweites Register zum Speichern von
P Bits der parallelen Daten, wobei das zweite Register durch einen
zweiten Takt getaktet wird, der sich von dem ersten Takt unterscheidet;
ein drittes Register zum Speichern von Q Bits der parallelen Daten,
wobei M + P + Q = N ist, wobei das dritte Register durch einen dritten
Takt getaktet wird; und ein viertes Register zum Speichern von Daten,
die von dem dritten Register ausgegeben werden, wobei das vierte
Register durch einen vierten Takt getaktet wird, der sich von dem
ersten, zweiten und dritten Takt unterscheidet; und Logikgatter,
die dafür
ausgelegt sind, um als Eingänge
die N Bits von parallelen Daten, die von dem ersten, zweiten und
vierten Register ausgegeben werden, zu empfangen, um N serielle
Daten zu bilden, wobei der dritte Takt der gleiche wie der erste Takt
ist.
-
Ein
Verfahren zum Serialisieren von parallelen Daten von N Bits wird
ebenfalls bereitgestellt, umfassend die folgenden Schritte: Speichern
von M Bits der parallelen Daten in einem ersten Register, wobei M
kleiner als N ist, wobei das erste Register durch einen ersten Takt
getaktet wird; Speichern von P Bits der parallelen Daten in einem
zweiten Register, wobei das zweite Register durch einen zweiten
Takt getaktet wird, der sich von dem ersten Takt unterscheidet;
Speichern von Q Bits der parallelen Daten in einem dritten Register,
wobei M + P + Q = N ist, wobei das dritte Register durch einen dritten
Takt getaktet wird; und Speichern von Daten, die von dem dritten Register
ausgegeben werden, in einem vierten Register, wobei das vierte Register
durch einen vierten Takt getaktet wird, der sich von dem ersten,
zweiten und dritten Takt unterscheidet; und Empfangen als Eingänge an den
Logikgattern die N Bits von parallelen Daten, die von dem ersten,
zweiten und vierten Register ausgegeben werden, um N serielle Daten
zu bilden.
-
Ein
alternatives Verfahren zum Serialisieren von parallelen Daten mit
N Bits wird ebenfalls bereitgestellt, umfassend die folgenden Schritte:
Speichern von M Bits der parallelen Daten in einem ersten Register,
wobei M kleiner als N ist, wobei das erste Register durch einen
ersten Takt getaktet wird; Speichern von wenigstens N-M Bits der
parallelen Daten in wenigstens einem zweiten Register, welches ein anderes
als das erste Register ist, wobei das wenigstens eine Register durch
wenigstens einen zweiten Takt getaktet wird, der sich von dem ersten
Takt unterscheidet; Speichern von wenigstens der n-ten und (N – 1)-ten
Bits von parallelen Daten, die von dem wenigstens einen zweiten
Register ausgegeben werden, in wenigstens einem dritten Register,
wobei das dritte Register durch wenigstens einen dritten Takt getaktet
wird, der sich von dem ersten und dem zweiten Takt unterscheidet;
und Empfangen als Eingänge an
den Logikgattern der N Bits von parallelen Daten, die von dem ersten
Register ausgegeben werden und von einem oder beiden der wenigstens
einem und dem dritten Register ausgegeben werden, um N serielle
Daten zu bilden.
-
KURZBESCHREIBUNG
DER ZEICHNUNGEN
-
Weitere
Aufgaben, Merkmale und Vorteile der Erfindung ergeben sich näher unter
Berücksichtigung
der folgenden ausführlichen
Beschreibung in Verbindung mit den Zeichnungen. In den Zeichnungen
zeigen:
-
1 ein
Blockdiagramm eines herkömmlichen
Parallel-zu-Seriell-Wandlers;
-
2 ein
Timingdiagramm von Daten, die in erste und zweite Haltespeicher
der 1 eingetaktet werden;
-
3 einen
Parallel-zu-Seriell-Wandler gemäß einer
Ausführungsform
der vorliegenden Erfindung;
-
4 ein
Timingdiagramm, das die Timingbeziehung der Unterfrequenz-Takte
darstellt;
-
5 eine
Timingbeziehung der Daten, die von dem Wandler der 3 ausgegeben
werden; und
-
6 das
Timingdiagramm von Daten, die von dem Wandler der 3 mit
einem modifizierten Takttiming gemäß einer anderen Ausführungsform der
vorliegenden Erfindung ausgegeben werden.
-
AUSFÜHRLICHE BESCHREIBUNG VON BEVORZUGTEN
AUSFÜHRUNGSFORMEN
-
In
der folgenden Beschreibung und ihren Zeichnungen werden altbekannte
Elementstrukturen, Schaltungsblöcke
und architektonische Funktionen nicht ausführlich beschrieben werden.
Größtenteils werden
Einzelheiten bezüglich
der Timingerwägungen
insoweit weggelassen, dass derartige Details nicht erforderlich
sind, um ein vollständiges
Verständnis
der vorliegenden Erfindung zu erhalten, und innerhalb der normalen
Fertigkeiten von Durchschnittsfachleuten in dem relevanten technischen Gebiet
sind. Die vorliegende Erfindung wird nun eingehender nachstehend
unter Bezugnahme auf die beiliegenden Zeichnungen beschrieben.
-
Bezugnehmend
auf 3, die einen Parallel-zu-Seriell-Wandler 200 gemäß einer
Ausführungsform
der vorliegenden Erfindung zeigt, werden N-Bit parallele Daten DATA
(0, N – 1)
einer entsprechenden Vielzahl einer Serie von Registern 210, 220, und 230 eingegeben.
Jede der Serien von Registern 210, 220 und 230 soll
ungefähr
1/3 des parallelen Dateneingangs empfangen. N kann irgendeine natürliche Zahl
sein, aber für
Illustrationszwecke wird sie so gewählt, dass sie zehn ist. Somit
empfangen die Serien von Registern 210 die ersten vier
Bits der Daten N, DATA (0, 3). Die Register 220 empfangen
das zweite 1/3 der 10-Bit Daten, DATA (4, 6),
und die Register 230 empfangen das letzte 1/3 der 10-Bit
Daten, DATA (7, 9). Jede der Serie von Registern 210, 220 und 230 ist
vorzugsweise eine Vielzahl von D-Typ-Flip-Flops.
Die Register 210 werden durch einen CLOCK 1 (TAKT 1)
getaktet. Das Register 220 würde durch CLOCK 2 (TAKT 2)
getaktet. Die Register 230 werden durch den CLOCK 3 (TAKT 3)
getaktet. Gemäß der vorliegenden
Erfindung weist jeder CLOCK 1, CLOCK 2, und CLOCK 3 die
gleiche Frequenz wie der Systemtakt auf und deshalb weisen sie jeweils
die gleiche Periode 7 auf. Jedoch weist jeder CLOCK 1,
CLOCK 2 und CLOCK 3 eine andere Phase zueinander
auf. Eine zusätzliche
Serie von Register 240 empfangen den Ausgang der Register 230. Die
Register 240 werden von dem CLOCK 4 (TAKT 4)
getaktet. CLOCK 4 weist ebenfalls eine Periode von T auf
und weist vorzugsweise eine Phase auf, die sich von irgendeiner
von CLOCK 1, CLOCK 2, und CLOCK 3 unterscheidet.
Der Parallel-zu-Seriell-Wandler 200 umfasst
N UND Gatter mit drei Eingängen,
die jeweils einem jeweiligen Dateneingang DATA (0, N – 1) entsprechen.
In diesem Fall sind 10 UND Gatter 250 bis 259 vorgesehen,
um entsprechende DATA (0, 9) durch die Register 210, 220 und 240 zu
empfangen. Jedes der UND Gatter mit drei Eingängen 250 bis 259 wird
an ein ODER Gatter 260 mit N-Eingängen ausgegeben. Der Ausgang
des ODER Gatters 260 sind die umgewandelten seriellen Daten.
Einer der drei Eingänge
in jedem der UND Gatter 250 bis 259 mit drei Eingängen empfängt von den
Registern 210, 220 und 240 die entsprechenden Eingangsdaten
DATA (0, 9). In dieser Ausführungsform ist das UND Gatter 250 mit
dem Ausgang der ersten der Serien von Registern 210 zum
Empfangen von DATA 0 verbunden. Das UND Gatter 251 mit
drei Eingängen
ist mit dem Ausgang der zweiten der Serien von Registern 210 verbunden,
um DATA (1) zu empfangen, und in der gleichen Weise empfangt
das UND Gatter 259 mit drei Eingängen die letzte der Serien
von Registern 240, um entsprechende DATA (9) zu
empfangen. Die anderen zwei Eingänge
von jedem der UND Gatter 250 bis 259 mit drei
Eingängen sind
mit zwei von zehn Unterfrequenz-Takten CLK 0 bis CLK 9 verbunden.
Die zwei Unterfrequenz-Takteingänge
an jedem der UND Gatter 250 bis 259 mit drei Eingängen werden
gewählt,
um die DATA (0, 9) zu multiplexieren, um bei einem
ODER Gatter 260 ausgegeben zu werden. Das heißt, die
Unterfrequenz-Takte sind so verbunden, dass nur eines der drei UND
Gatter 250 bis 259 mit drei Eingängen zu einer
bestimmten Zeit und in einer Bit-Ordnung freigeschaltet wird.
-
4 zeigt
die Timingbeziehung der Unterfrequenz-Takte. Jeder der Unterfrequenz-Takte
CLK 0 bis CLK 9 weist eine Periode T auf und ist
im Wesentlichen der gleiche Takt mit einer Phasendifferenz von einer
Dauer D, wobei D vorzugsweise eine Dauer T/N ist. Gemäß dieser
Ausführungsform
würde eine Phasentrennung
zwischen CLK 0 und CLK 1 von einer Dauer von T/10
sein. Der n-phasenabgestimmte Takt ist 180 Grad phasenverschoben
zu dem (N/2 + N-ten) phasenabgestimmten Takt. Das heißt, CLK 0 weist
eine Phasendifferenz von 180 Grad von CLK 5 auf, und CLK 1 mit
CLK 6 und so weiter. Jeder der n-phasenabgestimmten Unterfrequenz-Takte
geht einmal innerhalb jedes wiederholten Taktrahmens über, und
der erste, zweite, dritte und vierte Takt CLOCK 1, CLOCK 2,
CLOCK 3 und CLOCK 4 gehen jeweils einmal innerhalb
eines Registertaktrahmens über.
Die n-ten Bitdaten werden als serielle Daten nach dem Übergang
des CLOCK 4 in dem Registertaktrahmen, aber vor dem Ende
des nächsten
Registertaktrahmens, ausgegeben.
-
Jedes
der UND Gatter 250 bis 259 mit drei Eingängen empfangt
an zwei von seinen drei Eingängen
eine Kombination von zwei Unterfrequenz-Takten zum selektiven Freischalten
von nur einem der N UND Gatter mit drei Eingängen, wodurch DATA (0,
N – 1)
für einen
seriellen Ausgang multiplexiert werden. Gemäß der gegenwärtigen illustrativen
Ausführungsform
können
die zwei Unterfrequenz-Takte, die kombiniert werden sollen, als
der n-te phasenabgestimmte Takt und der (N/2) + n-te + 1 phasenabgestimmte Takt
ausgedrückt
werden. Sie sind mit dem entsprechenden UND Gatter verbunden. Somit
ist, wiederum bezugnehmend auf 3, das UND
Gatter 250 mit drei Eingängen entsprechend zu n = 0
mit dem Null-Phasen-Takt (CLK 0) und (10/2 + 0 + 1) oder dem
6-ten Phasentakt (CLK 6) verbunden. Das UND Gatter 251 mit
drei Eingängen
ist mit CLK 1 (n = 1) und CLK 7 (5 + 1 + 1) verbunden.
In der gleichen Weise ist das UND Gatter 259 mit drei Eingängen mit CLK 9 und
CLK 5 verbunden. Wenn die Unterfrequenz-Takte mit den UND
Gattern 250 bis 259 mit drei Eingängen so
verbunden sind, wird jedes der UND Gatter 250 bis 259 mit
drei Eingängen
unmittelbar dem Übergang
von niedrig auf hoch des ersten Unterfrequenz-Takts für eine Dauer
von T/N folgend unmittelbar freigeschaltet. Zum Beispiel wird das UND
Gatter 250 mit drei Eingängen freigeschaltet, wenn CLK 0 als
auch CLK 6 hoch sind, was unmittelbar auf den Übergang
von niedrig auf hoch von CLK 0 für die Dauer von T/N auftritt,
wobei nach dieser Zeit CLK 6 von hoch auf niedrig übergeht,
wobei das UND Gatter 250 mit drei Eingängen abgeschaltet wird. Es
lässt sich
ersehen, dass während
dieses Intervalls, bei dem das UND Gatter 250 mit drei
Eingängen
freigeschaltet wird, sämtliche
anderen UND Gatter 251 bis 259 mit drei Eingängen abgeschaltet sind,
weil wenigstens einer der zwei eingegebenen Unterfrequenz-Takte
niedrig ist. Ferner, wie sich in dem Timingdiagramm der 4 entnehmen
lässt, wird
jedes der UND Gatter 250 bis 259 mit drei Eingängen für eine Dauer
von T/N wiederum einzeln nacheinander freigeschaltet.
-
In Übereinstimmung
mit dem Parallel-zu-Seriell-Wandler, wie in 3 konfiguriert,
können
zusätzliche
(extra) Aufbau- und Haltezeiten in Abhängigkeit von dem Timing der
Taktung der Serien von Registern 210 bis 240 bereitgestellt
werden. 5 zeigt ein Timingdiagramm des
Datenausgangs an den Ausgängen
von Serien von Registern 210 bis 240. Wie in 5 gezeigt,
wenn der TAKT 1 von niedrig auf hoch übergeht, werden DATA (0, 3)
in die Register 210 gehalten, die die Daten an entsprechende
UND Gatter 250, 251, 252 und 253 mit
drei Eingängen
ausgeben. Wenn der TAKT 2 von niedrig auf hoch übergeht,
und zwar zu einer Zeit nach dem Übergang
von niedrig auf hoch von TAKT 1, werden DATA (4, 6)
in die Register 220 eingetaktet, um eine Ausgabe an UND
Gatter 254 bis 256 mit drei Eingängen bereitzustellen.
Wenn der TAKT 3 von niedrig auf hoch übergeht, werden Daten (7, 9)
in die Register 230 zur Ausgabe an die Register 240 gehalten,
dass durch einen Übergang
von niedrig auf hoch von TAKT 4 getaktet wird, um DATA
(7, 9) an entsprechende UND Gatter 257 bis 259 mit
drei Eingängen auszugeben.
Gemäß der vorliegenden
Ausführungsform
der Erfindung wird der CLOCK 3 so gewählt, dass er zwischen dem Niedrig-auf-Hoch-Übergang von
CLOCK 1 und CLOCK 2 von niedrig auf hoch übergeht,
und CLOCK 4 wird so gewählt,
dass er nach dem Niedrig-auf-Hoch-Übergang von CLOCK 1,
CLOCK 2 und CLOCK 3 von niedrig auf hoch übergeht.
Vorzugsweise geht der CLOCK 4 von niedrig auf hoch über bei
ungefähr
2/3 T von dem Niedrig auf-Hoch-Übergang
des CLOCK 1. Mit der Wahl des Niedrig-auf-Hoch-Übergangs, wie für den CLOCK 1 bis
CLOCK 4 in 5 gezeigt, wird eine extra Haltezeit
von nahezu 1/3 T vor dem nächsten Übergang von
niedrig auf hoch von CLOCK 1 bereitgestellt. Eine extra
Aufbauzeit von nahezu 1/3 der T Dauer wird bereitgestellt, um zu
ermöglichen,
dass ein neuer Satz von Daten in irgendeines der Register 210, 220 und 230 eingetaktet
wird, ohne die seriellen Daten zu ändern, die durch das ODER Gatter 260 ausgegeben
werden.
-
6 zeigt
ein Timingdiagramm einer Ausführungsform
der vorliegenden Erfindung, bei der der CLOCK 3 und CLOCK 1 der
gleiche Takt sind oder wenigstens einen Niedrig-auf-Hoch-Übergang
zu der gleichen Zeit aufweisen. Wenn CLOCK 2 nach CLOCK 1 und
CLOCK 3 übergeht
und CLOCK 4 nach dem Übergang
von CLOCK 2 übergeht,
lässt sich
ersehen, dass die DATA (0, 9) an den UND Gattern
mit drei Eingängen
ausreichend vor dem Übergang
von niedrig auf hoch des zweiten nächsten CLOCK 1 bereitgestellt
werden, wodurch eine extra Aufbauzeit und Haltezeit bereitgestellt
wird.
-
In
vorteilhafter Weise werden eine extra Aufbauzeit und Haltezeit mit
der Verwendung einer minimalen Menge von extra Haltespeichern bereitgestellt.
Gemäß der voranstehend
beschriebenen Ausführungsform
werden drei extra D Flip-Flops verwendet.
-
Durchschnittsfachleute
in dem technischen Gebiet werden leicht erkennen, dass weitere Aufbau- und Haltezeiten
bereitgestellt werden können,
indem die Konfiguration, wie in 3 gezeigt,
modifiziert wird, um andere Ausführungsformen
der Erfindung zu bilden. Zum Beispiel können Register 240 anstelle von
drei Bits zwei Bits sein oder es kann vier Bits anstelle von drei
Bits sein. Alternativ kann ein zusätzliches Register angeordnet
werden, um den Ausgang der Register 220 zu empfangen. Die
extra Aufbau- und Haltezeiten können
selektiv bereitgestellt werden, indem das Timing des Niedrig-auf-Hoch-Übergangs von irgendeinem oder
einer Kombination von CLOCK 1 bis CLOCK 4 modifiziert
wird.
-
In
den Zeichnungen und der Spezifikation sind illustrative bevorzugte
Ausführungsformen
der Erfindung offenbart worden und obwohl spezifische Ausdrücke und
eine spezifische Anzahl von Bits zum Adressieren und für Befehle
verwendet werden, werden sie in einer generischen und nur beschreibenden Weise
verwendet und nicht für
Zwecke einer Beschränkung.
Zahlreiche Modifikationen und Variationen der vorliegenden Erfindung
sind im Hinblick auf die obigen Lehren möglich. Es versteht sich deshalb, dass
die vorliegende Erfindung innerhalb des Umfangs der beigefügten Ansprüche in einer
anderen Weise als speziell hier beschrieben umgesetzt werden kann.