KR100464407B1

KR100464407B1 - 병렬-직렬 컨버터

Info

Publication number: KR100464407B1
Application number: KR10-2002-0008323A
Authority: KR
Inventors: 곽명보; 문재영
Original assignee: 삼성전자주식회사
Priority date: 2001-03-15
Filing date: 2002-02-16
Publication date: 2005-01-03
Also published as: DE60200963T2; EP1241793A1; JP3952274B2; JP2002280908A; DE60200963D1; DE60214411D1; TWI272769B; US6437725B1; DE60214411T2; KR20020074064A; EP1241793B1

Abstract

병렬 데이터를 직렬 데이터로 전환하는 회로 및 방법이 개시된다. 본 발명의 실시예에 따른 N 비트의 병렬 데이터를 직렬화 하는 회로는 제 1 레지스터, 제 2 레지스터, 제3 레지스터 및 로직 게이트들을 구비한다.

제 1 레지스터는 제 1 클럭에 응답하여 M(<N) 비트 병렬 데이터를 저장한다. 제 2 레지스터는 상기 제 1 클럭과 다른 위상을 가지는 제 2 클럭에 응답하여 N-M 비트의 병렬 데이터를 저장한다. 제 3 레지스터는 상기 제 1 클럭 및 상기 제 2 클럭과 다른 위상을 가지는 제 3 클럭에 응답하여 상기 제 2 레지스터로부터 출력되는 병렬 데이터의 n 번째 및 n-1 번째 비트를 저장한다. 로직 게이트들은 상기 제 1 레지스터 및 상기 제 2 레지스터 또는 상기 제 3 레지스터중 하나로부터 출력되는 N 비트의 병렬 데이터 또는 상기 제 1 레지스터와 상기 제 2 및 제 3 레지스터 모두로부터 출력되는 N 비트의 병렬 데이터를 입력으로 수신하여 N 비트의 직렬 데이터를 발생한다.

상술한 바와 같이 본 발명에 따른 병렬 데이터를 직렬 데이터로 전환하는 회로 및 방법은 종래의 병렬 데이터를 직렬 데이터로 전환하는 회로 및 방법에 비하여 사용되는 플립 플랍의 개수가 줄어들고 또한 로직 게이트의 동작시의 셋업 시간 및 홀드 시간에 타이밍 마진이 더 확보되는 장점이 있다.

Description

병렬-직렬 컨버터{Parallel to serial converter}

본 발명은 병렬 데이터를 직렬 데이터로 전환하는 장치 및 방법에 관한 것으로서, 특히 N개의 서브 주파수 클럭을 이용하여 N 비트 병렬 데이터를 직렬 데이터로 전환하는 장치 및 방법에 관한 것이다.

분리된 데이터 포트로 또는 원거리에서 많은 양의 데이터를 전송하거나 수신하는 고속 데이터 링크에 있어서, 광섬유와 같은 고대역 채널에 대한 전송은 병렬-직렬 컨버터를 이용하여 데이터를 병렬 형식에서 직렬 형식으로 전환하는 것이 일반적이다.

전송된 데이터는 광섬유의 다른 끝단에서 직렬 형식으로 수신된다. 수신된 데이터는 수신 단에서의 처리를 위하여 직렬-병렬 컨버터에 의하여 다시 병렬 형식으로 전환된다.

광섬유는 초당 수십에서 수백 기가 비트의 속도로 데이터를 전송할 수 있는능력을 가진다. 광섬유의 전송 속도를 제한하는 요소중 병렬-직렬 컨버터의 동작속도의 한계는 중요한 제한 요소가 된다. 종래의 병렬-직렬 컨버터가 도 1에 도시되어 있다.병렬-직렬 컨버터(100)는 10 비트 병렬 데이터를 직렬 데이터로 출력하기위하여 전환한다.(도 1에 도시된 것처럼, 10 비트 데이터는 8 비트 넓이와 양쪽 경계에 한 비트의 "1"과 한 비트의 "0"으로 구성될 수 있다.) 병렬 데이터인 10 비트데이터에 대응하는 앤드 게이트(110)는 오아 게이트(130)로 출력된다. 10 비트의 입력 데이터 중에서 선택되어 앤드 게이트(110)를 통하여 한번에 하나의 데이터가출력되도록 서브 주파수 클럭들, Ø0에서 Ø9이 앤드 게이트(110)로 연결된다. 10개의 서브 주파수 클럭들은 시스템 클럭에서 파생된 것들로서, 시스템 클럭의 주기를 T 라고 할 때 각각의 서브 주파수 클럭들은 T/10 만큼의 시간 지연을 가지고 있다. 10개의 서브 주파수 클럭들 중에서 단지 2개만이 T/10 동안 논리 "1"을 가진다.

도 1에 도시된 것과 같이 서브 주파수 클럭들이 앤드 게이트(110)로 연결되며, 10 비트의 입력 데이터는 앤드 게이트(110)를 통과하면 순차적으로 활성화된다.

10개의 제 1 D 플립 플랍 래치들(120)이 10 비트 입력 데이터를 보관하기 위하여 제 1 시스템 클럭(CLOCK1)에 의하여 동기 된다. 만일 도 1의 병렬- 직렬 컨버터가 제 2 플립 플랍 래치들(125)을 구비하지 않았다면, 병렬 데이터를 직렬 데이터로 전환하고 올바른 동기를 수행하는데 셋업 시간 및 홀드 시간이 충분하지 못하게 된다. 셋업 시간은 10 개의 병렬 데이터를 직렬 데이터로 변환하는 어느 하나의 클럭의 상승 에지와 상기 입력 데이터를 클럭킹 해서 레지스터에 보관하기 위한 클럭의 상승 에지 사이의 간격을 말한다. 홀드 시간은 10 개의 병렬 데이터를 직렬 데이터로 변환하는 어느 하나의 클럭의 하강 에지와 상기 대응하는 클럭의 하강 에지 사이의 간격을 말한다.

도 1의 종래의 병렬-직렬 컨버터에 있어서, 제 2 플립 플랍 래치(125)는 제 2 시스템 클럭(CLOCK2)에 응답하여 0 번부터 7 번까지의 입력 데이터중 후반부를 수신하는데, 제 1 시스템 클럭(CLOCK1)의 반주기 동안 4번에서 7번 까지의 입력 데이터를 제 2 플립 플랍 래치(125)에 보관한다.

상기 10 비트의 입력 데이터의 후반부가 추가적인 T/2 시간동안 제 2 플립 플랍 래치(125)에 저장된다. 이것은 새로운 10 비트의 입력 데이터가 제 2 시스템 클럭(CLOCK2)의 위상 천이 후에 제 1 플립 플랍 래치(120)에 저장되도록 한다.

도 2는 0번에서 9 번까지의 입력 데이터가 제 1 시스템 클럭(CLOCK1)의 로우 레벨에서 하이 레벨로의 위상 천이에 의하여 제 1 플립 플랍 래치(120)에 저장되고, 5번에서 9번까지의 입력 데이터가 제 1 시스템 클럭(CLOCK1)의 반주기 동안 제 2 시스템 클럭(CLOCK2)의 로우 레벨에서 하이 레벨로의 위상 천이에 의하여 제 2 플립 플랍 래치(125)에 저장되는 것을 나타내며, 상방향 화살표는 각 데이터가 앤드 게이트(110)의 논리 연산을 거쳐, 오아 게이트(130)를 통과하는 시간을 나타낸다.

제 2 플립 플랍 래치(125)에 의하여 셋업 시간 및 홀드 시간의 타이밍 마진이 제공될 수 있다.

도 1에 도시된 병렬-직렬 컨버터는 미국 특허 5,714,904에 좀더 설명되어 있으며, 상기 미국 특허에 개시된 부분은 본 출원의 참고 문헌으로서 통합된다.

셋업 시간과 홀드 시간의 타이밍 마진이 제공되면, 병렬-직렬 컨버터는 불충분한 셋업 시간 및 홀드 시간에 기인한 에러 없이 좀더 빠른 속도의 데이터 처리가 가능하다.

도 1에 도시된 기존의 병렬-직렬 컨버터는 느린 전송속도에서는 데이터의 에러 없이 그 실행이 가능했으나, 전송 속도가 빨라지면서 그 한계에 다다르고 있다.

따라서, 기존의 병렬-직렬 컨버터보다 더 많은 셋업 시간과 홀드 시간의 타이밍 마진을 확보하여 신뢰성 있는 고속 동작을 할 수 있는 병렬 데이터를 직렬 데이터로 전환하는 병렬-직렬 컨버터가 필요하다.

본 발명이 이루고자하는 기술적 과제는, 서로 다른 위상을 가지는 N 개의 주파수를 이용하여 병렬 데이터를 직렬 데이터로 전환하는 회로를 제공하는데 있다.

본 발명이 이루고자하는 다른 기술적 과제는, 서로 다른 위상을 가지는 N 개의 주파수를 이용하여 병렬 데이터를 직렬 데이터로 전환하는 방법을 제공하는데 있다.

본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.

도 1은 종래의 병렬-직렬 컨버터를 나타내는 블록도이다.

도 2는 도 1의 제1 및 제 2 레지스터들에 동기되는 데이터의 타이밍도를 나타내는 도면이다.

도 3은 본 발명의 실시예에 따른 병렬-직렬 컨버터를 나타내는 도면이다.

도 4는 서브 주파수 클럭들의 타이밍 관계를 설명하는 타이밍도 이다.

도 5는 도 3의 병렬-직렬 컨버터로부터 출력되는 데이터의 타이밍 관계를 설명하는 도면이다.

도 6은 본 발명의 다른 실시예에 따른 수정된 클럭 타이밍을 적용할 때의 도 3의 병렬-직렬 컨버터로부터 출력되는 데이터의 타이밍 관계를 설명하는 도면이다.

상기 기술적 과제를 달성하기 위한 본 발명의 실시예에 따른 N 비트의 병렬 데이터를 직렬화 하는 회로는 제 1 레지스터, 제 2 레지스터, 제3 레지스터 및 로직 게이트들을 구비한다.

제 1 레지스터는 제 1 클럭에 응답하여 M(<N) 비트 병렬 데이터를 저장한다. 제 2 레지스터는 상기 제 1 클럭과 다른 위상을 가지는 제 2 클럭에 응답하여 N-M 비트의 병렬 데이터를 저장한다. 제 3 레지스터는 상기 제 1 클럭 및 상기 제 2 클럭과 다른 위상을 가지는 제 3 클럭에 응답하여 상기 제 2 레지스터로부터 출력되는 병렬 데이터의 N 번째 및 N-1 번째 비트를 저장한다.

로직 게이트들은 상기 제 1 레지스터 및 상기 제 2 레지스터로부터 출력되는 N 비트의 병렬 데이터를 입력으로 수신하여 N 비트의 직렬 데이터를 발생하거나,또는 상기 제 1 레지스터, 상기 제 2 레지스터 및 상기 제 3 레지스터 모두로부터 출력되는 N 비트의 병렬 데이터를 입력으로 수신하여 N 비트의 직렬 데이터를 발생한다.

상기 N 비트의 병렬 데이터를 직렬화 하는 회로는 각각 서로 다른 위상을 가지며 상기 로직 게이트들의 입력으로 1쌍씩 입력되는 N개의 위상 클럭들을 더 구비한다.

상기 로직 게이트들은 상기 N 비트 데이터에 대응하는 N 개의 게이트들을 구비하고, 상기 N 개의 게이트들중 n 번째 게이트로 n 번째 데이터와 n 번째 위상 클럭 및 ((N/2) + n + 1) 번째 위상 클럭이 입력되는 것을 특징으로 한다.

상기 제 1 클럭의 위상 천이와 상기 제 2 클럭의 위상 천이 사이의 시간은 상기 N개의 위상 클럭들이 한번씩 위상 천이 될 수 있는 시간인 클럭 프레임의 1/3인 것을 특징으로 한다.

상기 N 개의 위상 클럭은 상기 매 클럭 프레임마다 위상 천이 되며, 상기 제 1 클럭, 제 2 클럭 및 제 3 클럭은 매 레지스터 클럭 프레임동안 위상 천이 되고, 하나의 레지스터 클럭 프레임의 마지막 데이터인 n 번째 비트 데이터는 상기 레지스터 클럭 프레임동안 상기 제 3 클럭이 위상 천이 된 후이며 다음 레지스터 클럭 프레임이 끝나기 전에 직렬 데이터로서 출력되는 것을 특징으로 한다.

상기 제 2 레지스터는 2개의 레지스터를 구비하며, 상기 제 2 클럭은 서로 다른 시간에 위상 천이 되는 두 개의 클럭을 구비하는 것을 특징으로 한다. 상기 제 3 레지스터는 서로 다른 시간에 위상 천이 되는 두 개의 클럭을 구비하는 상기 제 3 클럭에 응답하는 2개의 레지스터를 구비하는 것을 특징으로 한다. 상기 제 2 클럭 및 상기 제 3 클럭은 서로 180도의 위상차를 가지는 것을 특징으로 한다.

상기 기술적 과제를 달성하기 위한 본 발명의 제 2 실시예에 따른 N 비트의 병렬 데이터를 직렬화 하는 회로는 제 1 레지스터, 제 2 레지스터, 제 3 레지스터, 제 4 레지스터 및 로직 게이트들을 구비한다.

제 1 레지스터는 제 1 클럭에 응답하여 M(<N) 비트 병렬 데이터를 저장한다. 제 2 레지스터는 상기 제 1 클럭과 다른 위상을 가지는 제 2 클럭에 응답하여 상기 병렬 데이터의 P 비트를 저장한다. 제 3 레지스터는 제 3 클럭에 응답하여 상기 병렬 데이터의 Q 비트를 저장하며 M + P + Q = N이다. 제 4 레지스터는 상기 제 1 클럭, 제 2 클럭 및 제 3 클럭과 다른 위상을 가지는 제 4 클럭에 응답하여 상기 제 3 레지스터에서 출력되는 데이터를 저장한다. 로직 게이트들은 상기 제 1 레지스터, 상기 제 2 레지스터 및 상기 제 4 레지스터로부터 출력되는 N 비트의 병렬 데이터를 입력으로 수신하여 직렬 데이터를 발생한다.

상기 제 3 클럭은 상기 제 1 클럭과 동일한 것을 특징으로 한다. 상기 회로는 각각 서로 다른 위상을 가지며 상기 로직 게이트들의 입력으로 1쌍씩 입력되는 N개의 위상 클럭들을 더 구비하는 것을 특징으로 한다.

상기 로직 게이트들은 상기 N 비트 데이터에 대응하는 N 개의 게이트들을 구비하고, 상기 N 개의 게이트들중 n 번째 게이트로 n 번째 데이터와 n 번째 위상 클럭 및 ((N/2) + n + 1) 번째 위상 클럭이 입력되는 것을 특징으로 한다. 상기 제 1 클럭의 위상 천이와 상기 제 2 클럭의 위상 천이 사이의 시간은 상기 N개의 위상 클럭들이 한번씩 위상 천이될 수 있는 시간인 클럭 프레임의 1/3인 것을 특징으로 한다.

상기 제 2 클럭의 위상 천이와 상기 제 4 클럭의 위상 천이 사이의 시간은 상기 N개의 위상 클럭들이 한번씩 위상 천이될 수 있는 시간인 클럭 프레임의 1/3인 것을 특징으로 하며, 상기 N 개의 위상 클럭은 상기 매 클럭 프레임마다 위상천이 되며, 상기 제 1 클럭, 제 2 클럭 및 제 3 클럭은 매 레지스터 클럭 프레임동안 위상 천이 되고, n 번째 비트 데이터는 상기 레지스터 클럭 프레임동안 상기 제 3 클럭이 위상 천이 된 후이며 다음 레지스터 클럭 프레임이 끝나기 전에 직렬 데이터로서 출력되는 것을 특징으로 한다.

상기 제 3 클럭 및 상기 제 4 클럭은 서로 180도의 위상차를 가지며, 상기 제 3 클럭의 활성을 위한 위상 천이는 상기 제 1 클럭과 상기 제 2 클럭의 활성을 위한 위상 천이 사이에 발생되는 것을 특징으로 한다.

상기 기술적 과제를 달성하기 위한 N 비트의 병렬 데이터를 직렬화 하는 방법은, (a) 제 1 클럭에 응답하여 M(<N) 비트 병렬 데이터를 제 1 레지스터에 저장하는 단계, (b) 상기 제 1 클럭과 다른 위상을 가지는 제 2 클럭에 응답하여 상기 병렬 데이터의 P 비트를 제 2 레지스터에 저장하는 단계, (c) M + P + Q = N인 관계에 있으며, 제 3 클럭에 응답하여 상기 병렬 데이터의 Q 비트를 제 3 레지스터에 저장하는 단계, (d) 상기 제 1 클럭, 제 2 클럭 및 제 3 클럭과 다른 위상을 가지는 제 4 클럭에 응답하여 상기 제 3 레지스터에서 출력되는 데이터를 제 4 레지스터에 저장하는 단계 및 (e) 상기 제 1 레지스터, 상기 제 2 레지스터 및 상기 제 4 레지스터로부터 출력되는 N 비트의 병렬 데이터를 입력으로 수신하여 직렬 데이터를 발생하는 단계를 구비하는 것을 특징으로 한다.

상기 기술적 과제를 달성하기 위한 N 비트의 병렬 데이터를 직렬화 하는 방법은, (a) 제 1 클럭에 응답하여 M(<N) 비트 병렬 데이터를 제 1 레지스터에 저장하는 단계, (b) 상기 제 1 클럭과 다른 위상을 가지는 제 2 클럭에 응답하여 N-M 비트의 병렬 데이터를 제 2 레지스터에 저장하는 단계, (c) 상기 제 1 클럭 및 상기 제 2 클럭과 다른 위상을 가지는 제 3 클럭에 응답하여 상기 제 2 레지스터로부터 출력되는 병렬 데이터의 N 번째 및 N-1 번째 비트를 제 3 레지스터에 저장하는 단계 및 (d)상기 제 1 레지스터 및 상기 제 2 레지스터로부터 출력되는 N 비트의 병렬 데이터를 로직 게이트들의 입력으로 수신하여 N 비트의 직렬 데이터를 발생하거나, 또는 상기 제 1 레지스터, 상기 제 2 레지스터 및 상기 제 3 레지스터 모두로부터 출력되는 N 비트의 병렬 데이터를 로직 게이트들의 입력으로 수신하여 N 비트의 직렬 데이터를 발생하는 단계를 구비하는 것을 특징으로 한다.

본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.

도 3은 본 발명의 실시예에 따른 병렬-직렬 컨버터(200)를 나타내는 도면이다.

N 비트의 병렬 데이터(DATA(0,N-1))가 대응되는 직렬 연결된 복수개의 레지스터들(210, 220, 230)로 입력된다. 복수개의 레지스터들(210, 220, 230) 각각은 병렬의 입력 데이터의 1/3씩을 수신한다. N은 어떠한 자연수도 될 수 있으나, 설명의 편의를 위하여 10으로 가정한다.

그러므로 레지스터(210)는 앞에서 4비트의 입력 데이터(DATA(0,3))를 수신한다. 레지스터(220)는 10 비트의 입력 데이터(DATA(0,9))중 두 번째의 1/3 부분의 입력데이터(DATA(4,6))를 수신한다. 레지스터(230)는 10 비트의 입력 데이터(DATA(0,9))중 세 번째의 1/3 부분의 입력데이터(DATA(7,9))를 수신한다.

복수개의 레지스터들(210, 220, 230)의 각각은 D 플립 플랍일 수 있다. 레지스터(210)는 제 1 시스템 클럭(CLOCK1)에 의하여 동기 된다. 레지스터(220)는 제 2 시스템 클럭(CLOCK2)에 의하여 동기 된다. 레지스터(230)는 제 3 시스템 클럭(CLOCK3)에 의하여 동기 된다.

본 발명의 실시예에 따르면, 제 1 시스템 클럭(CLOCK1), 제 2 시스템 클럭(CLOCK2), 제 3 시스템 클럭(CLOCK3)은 시스템 클럭과 동일한 주파수를 가지며 따라서 동일한 주기 T를 가진다. 그러나 제 1 시스템 클럭(CLOCK1), 제 2 시스템 클럭(CLOCK2), 제 3 시스템 클럭(CLOCK3)은 각각 서로 다른 위상을 가진다.

또 하나의 레지스터(240)는 레지스터(230)의 출력을 수신한다. 레지스터(240)는 제 4 시스템 클럭(CLOCK4)에 의하여 동기 된다. 제 4 시스템 클럭(CLOCK4)도 주기 T를 가지며, 제 1 시스템 클럭(CLOCK1), 제 2 시스템 클럭(CLOCK2), 제 3 시스템 클럭(CLOCK3)의 어느 것과도 다른 위상을 가진다.

병렬-직렬 컨버터(200)는 각각의 입력 데이터(DATA(O,N-1))에 대응하는 N 개의 3 입력 앤드 게이트들을 구비한다. 본 발명의 실시예 에서는 레지스터(210, 220, 230, 240)를 통하여 대응하는 입력 데이터(DATA(0,9))를 수신하기 위한 앤드 게이트들(250, 251, ~258, 259)을 구비한다. 3 입력 앤드 게이트(250, 251,~ 258,259)의 각각은 N 입력 오아 게이트(260)로 출력된다. 오아 게이트(260)의 출력은 전환된 직렬 데이터(SERIAL DATA)이다.

3 입력 앤드 게이트(250, 251, ~, 258, 259)의 각각으로 입력되는 3개의 입력 중 하나는 레지스터들(210, 220, 240)로부터 발생되는 대응되는 입력 데이터(DATA(0,9))이다.

본 발명의 실시예에서, 앤드 게이트(250)는 입력 데이터(DATA(0))를 수신하기 위하여 레지스터(210)의 직렬 연결된 레지스터 중 첫 번째 레지스터의 출력에 연결된다. 앤드 게이트(251)는 입력 데이터(DATA(1))를 수신하기 위하여 레지스터(210)의 직렬 연결된 레지스터 중 두 번째 레지스터의 출력에 연결된다. 같은 방법으로, 앤드 게이트(259)는 입력 데이터(DATA(9))를 수신하기 위하여 레지스터(240)의 직렬 연결된 레지스터 중 마지막 레지스터의 출력에 연결된다.

3 입력 앤드 게이트(250, 251, ~, 258, 259)의 각각으로 입력되는 3개의 입력 중 다른 두개는 10개의 서브 주파수 클럭들(CLK0, CLK1, ~ CLK8, CLK9) 중 두 개다. 3 입력 앤드 게이트(250, 251, ~, 258, 259)의 각각으로 입력되는 두 개의 서브 주파수 클럭들(CLK0, CLK1, ~ CLK8, CLK9)은 오아 게이트(260)로 입력 데이터(DATA(0,9))를 선택적으로 출력하기 위하여 선택된다. 즉, 서브 주파수 클럭들(CLK0, CLK1, ~ CLK8, CLK9)은 3 입력 앤드 게이트(250, 251, ~, 258, 259)중 하나만 특정한 시간에 순차적으로 활성화 되도록 3 입력 앤드 게이트(250, 251, ~, 258, 259)로 연결된다.

도 4는 서브 주파수 클럭들의 타이밍 관계를 나타낸 도면이다.

서브 주파수 클럭들(CLK0, CLK1, ~ CLK8, CLK9)의 각각은 모두 주기 T를 가지며, 위상차가 T/N으로 표시되는 동일한 클럭이다. 본 발명의 실시예에 따르면, 서브 주파수 클럭(CLK0)과 서브 주파수 클럭(CLK1)은 T/10의 시간차이를 가진다. n 번째 서브 주파수 클럭은 (N/2 + n )번째 서브 주파수 클럭과 180도의 위상차를 가진다. 즉, 서브 주파수 클럭(CLK0)은 서브 주파수 클럭(CLK5)과 180도의 위상차를 가지고, 같은 방식으로, 서브 주파수 클럭(CLK1)은 서브 주파수 클럭(CLK6)과 180도의 위상차를 가진다. N 개의 서브 주파수 클럭의 각각은 반복되는 매 클럭 프레임마다 한번 천이 되고, 제 1 내지 제 4 시스템 클럭(CLOCK1, CLOCK2, CLOCK3, CLOCK4)은 한번의 레지스터 클럭 프레임동안 한번 천이 된다.

n 번째 비트의 데이터(한 레지스터 클럭 프레임의 마지막 데이터)는 레지스터 클럭 프레임 동안 제 4 시스템 클럭(CLOCK4)이 천이 된 후에, 그러나 다음 레지스터 클럭 프레임의 전에, 직렬 데이터(SERIAL DATA)로서 출력된다.

여기서, 상방향 화살표는 각 데이터가 앤드 게이트의 논리계산을 거쳐, 오아 게이트(260)를 통과하는 시간을 나타낸다.

3 입력 앤드 게이트(250, 251 ~ 258, 259)의 각각은 N 개의 3 입력 앤드 게이트(250, 251 ~ 258, 259)중 하나만 선택적으로 활성화시켜 직렬 데이터(SERIAL DATA)로서 입력 데이터(DATA(0, N-1))를 멀티플렉싱하기 위하여 두 개의 서브 주파수 클럭의 조합을 3개의 입력 중 2개로서 수신한다.

본 발명의 실시예에 따르면, 조합되는 두 개의 서브 주파수 클럭들은 n 번째 서브 주파수 클럭과 (N/2 + n + 1) 번째 서브 주파수 클럭으로 표현될 수 있다.이들 두 신호들은 대응되는 앤드 게이트로 연결된다. 그러므로, 도 3을 다시 참조하면, n=0 인 경우에 대응하는 3 입력 앤드 게이트(250)는 서브 주파수 클럭(CLK0)과 (10/2 + 0 + 1) 번째 서브주파수 클럭, 즉, 서브 주파수 클럭(CLK6)에 연결된다. 3 입력 앤드 게이트(251)는 서브 주파수 클럭(CLK1)과 (10/2 + 1 + 1) 번째 서브주파수 클럭, 즉, 서브 주파수 클럭(CLK7)에 연결된다. 동일한 방식으로, 3 입력 앤드 게이트(259)는 서브 주파수 클럭(CLK9)과 서브 주파수 클럭(CLK5)에 연결된다.

3 입력 앤드 게이트(250, 251 ~ 258, 259)로 서브 주파수 클럭들이 연결될 때, 첫 번째 서브 주파수 클럭이 T/N 시간동안 로우 레벨에서 하이 레벨로 천이 되는 것에 따라서 즉시 각각의 3 입력 앤드 게이트(250, 251 ~ 258, 259)들이 활성화된다.

예를 들면, 3 입력 앤드 게이트(250)는 서브 주파수 클럭(CLK0)과 서브 주파수 클럭(CLK6)이 동시에 하이 레벨일 경우에 활성화된다. 그리고 서브 주파수 클럭(CLK6)이 하이 레벨에서 로우 레벨로 천이 된 후에 3 입력 앤드 게이트(250)는 비활성화 된다.

3 입력 앤드 게이트(250)가 활성화되는 시간동안, 나머지 모든 3 입력 앤드 게이트(251 ~ 258, 259)는 두 개의 서브 주파수 클럭중 하나가 로우 레벨로 되므로 비활성화 된다. 그리고, 도 4에서 알 수 있듯이, 3 입력 앤드 게이트(250, 251 ~ 258, 259)의 각각은 하나씩 하나씩 T/N 시간동안 차례로 활성화된다.

도 3에 도시된 병렬-직렬 컨버터에 의하면, 레지스터들(210, 220, 230, 240)이 동기되는 시간에 따라서 여유 있는 셋업 시간 및 홀드 시간이 제공된다.

도 5는 레지스터들(210, 220, 230, 240)의 출력단에서 출력되는 데이터의 타이밍 도를 나타낸다.

도 5를 참고하면, 제 1 시스템 클럭(CLOCK1)이 로우 레벨에서 하이 레벨로 천이될 때, 입력 데이터(DATA(0,3))가 레지스터(210)에 래치된다. 그리고 레지스터(210)의 출력은 대응되는 3 입력 앤드 게이트(250, 251, 252, 253)로 출력된다.

제 1 시스템 클럭(CLOCK1)이 로우 레벨에서 하이 레벨로 천이된 후에, 제 2 시스템 클럭(CLOCK2)이 로우 레벨에서 하이 레벨로 천이 되면, 입력 데이터(DATA(4,6))는 레지스터(220)에 동기 되고 레지스터(220)의 출력은 3입력 앤드 게이트(254, 255, 256)로 연결된다. 제 3 시스템 클럭(CLOCK3)이 로우 레벨에서 하이 레벨로 천이 되면, 입력 데이터(DATA(7,9))는 레지스터(230)에 래치 되고, 제 4 시스템 클럭(CLOCK4)이 로우 레벨에서 하이 레벨로 천이 되면, 입력 데이터(DATA(4,6))는 레지스터(230)에서 레지스터(240)로 출력되고 레지스터(240)의 출력은 3입력 앤드 게이트(257, 258, 259)로 연결된다.

본 발명의 실시예에 따르면, 제 3 시스템 클럭(CLOCK3)은 제 1 시스템 클럭(CLOCK1)과 제 2 시스템 클럭(CLOCK2)이 로우 레벨에서 하이 레벨로 천이 되는 사이에 로우 레벨에서 하이 레벨로 천이 되도록 정해지며, 제 4 시스템 클럭(CLOCK4)은 제 1 시스템 클럭(CLOCK1), 제 2 시스템 클럭(CLOCK2) 및 제 3 시스템 클럭(CLOCK3)이 로우레벨에서 하이 레벨로 천이 된 후에 로우 레벨에서 하이레벨로 천이 되도록 정해진다. 바람직하게는, 제 4 시스템 클럭(CLOCK4)은 제 1 시스템 클럭(CLOCK1)이 로우 레벨에서 하이 레벨로 천이 된 후부터 약 2/3 T 시간 후에 로우 레벨에서 하이 레벨로 천이 된다.

도 5에 도시된 제 1 시스템 클럭(CLOCK1)부터 제 4 시스템 클럭(CLOCK4)의 로우 레벨에서 하이 레벨로의 천이에 의하여, 다음 번의 제 1 시스템 클럭(CLOCK1)의 로우 레벨에서 하이 레벨로의 천이가 수행되기 전에 약 1/3 T의 셋업 시간의 여유가 제공된다. 약 1/3 T의 셋업 시간의 여유는 오아 게이트(260)를 통하여 출력되는 직렬 데이터의 변경 없이 새로운 입력 데이터가 레지스터들(210, 220, 230)중 어느 것에 저장될 수 있도록 한다.

도 6은 제 3 시스템 클럭(CLOCK3)과 제 1 시스템 클럭(CLOCK1)이 동일한 클럭 이거나 적어도 로우 레벨에서 하이 레벨로의 위상 천이가 동시에 발생되는 경우의 본 발명의 실시예에 따른 타이밍도를 나타낸 도면이다.

제 1 시스템 클럭(CLOCK1)과 제 3 시스템 클럭(CLOCK3)의 위상이 천이 된 후 제 2 시스템 클럭(CLOCK2)의 위상이 천이 되고, 제 2 시스템 클럭(CLOCK2)의 위상이 천이 된 후 제 4 시스템 클럭(CLOCK4)이 위상 천이 되면, 다음 번의 제 1 시스템 클럭(CLOCK1)이 로우 레벨에서 하이 레벨로 위상 천이 되기 전에 입력 데이터(DATA(0,9))가 3 입력 앤드 게이트들로 인가되는 것을 알 수 있고, 이것은 여유 있는 셋업 시간 및 홀드 시간을 제공한다.

바람직하게는, 가장 적은 수의 래치를 사용하여 여유 있는 셋업 시간 및 홀드 시간을 제공할 수 있다. 본 발명의 실시예 에서는 3개의 추가 D 플립 플랍들 만이 더 필요할 뿐이다.

당해 기술분야에서의 당업자라면, 도 3에 도시된 구조를 다른 실시예로 수정함에 의하여 좀더 여유 있는 셋업 시간 및 홀드 시간이 제공될 수 있다는 것을 알 수 있다. 예를 들면, 레지스터(240)는 3 비트 대신에 2 비트이거나 또는 4 비트 일 수 있다. 레지스터(220)의 출력을 수신하기 위한 추가적인 레지스터가 더 구비될 수도 있다. 제 1 시스템 클럭(CLOCK1) 내지 제4 시스템 클럭(CLOCK4)의 조합이 로우 레벨에서 하이 레벨로 천이 되는 시간을 수정함에 의하여 좀 더 여유 있는 셋업 시간 및 홀드 시간을 선택적으로 제공할 수 있다.

이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

Claims

제 1 클럭에 응답하여 M(<N) 비트 병렬 데이터를 저장하는 제 1 레지스터 ;

상기 제 1 클럭과 다른 위상을 가지는 제 2 클럭에 응답하여 N-M 비트의 병렬 데이터를 저장하는 제 2 레지스터 ;

상기 제 1 클럭 및 상기 제 2 클럭과 다른 위상을 가지는 제 3 클럭에 응답하여 상기 제 2 레지스터로부터 출력되는 병렬 데이터의 N 번째 및 N-1 번째 비트를 저장하는 제 3 레지스터 ; 및

상기 제 1 레지스터 및 상기 제 2 레지스터로부터 출력되는 N 비트의 병렬 데이터를 입력으로 수신하여 N 비트의 직렬 데이터를 발생하거나,

또는 상기 제 1 레지스터, 상기 제 2 레지스터 및 상기 제 3 레지스터 모두로부터 출력되는 N 비트의 병렬 데이터를 입력으로 수신하여 N 비트의 직렬 데이터를 발생하는 로직 게이트들을 구비하는 것을 특징으로 하는 N 비트의 병렬 데이터를 직렬화 하는 회로.
제 1항에 있어서,

각각 서로 다른 위상을 가지며 상기 로직 게이트들의 입력으로 1쌍씩 입력되는 N 개의 위상 클럭들을 더 구비하는 것을 특징으로 하는 N 비트의 병렬 데이터를 직렬화 하는 회로.
제 2항에 있어서, 상기 로직 게이트들은,

상기 N 비트 데이터에 대응하는 N 개의 게이트들을 구비하고, 상기 N 개의 게이트들중 n 번째 게이트로 n 번째 데이터와 n 번째 위상 클럭 및 ((N/2) + n + 1) 번째 위상 클럭이 입력되는 것을 특징으로 하는 N 비트의 병렬 데이터를 직렬화 하는 회로.
제 2항에 있어서,

상기 제 1 클럭의 위상 천이와 상기 제 2 클럭의 위상 천이 사이의 시간은 상기 N개의 위상 클럭들이 한번씩 위상 천이될 수 있는 시간인 클럭 프레임의 1/3인 것을 특징으로 하는 N 비트의 병렬 데이터를 직렬화 하는 회로.
제 2항에 있어서, 상기 N 개의 위상 클럭은 상기 매 클럭 프레임마다 위상 천이 되며, 상기 제 1 클럭, 제 2 클럭 및 제 3 클럭은 매 레지스터 클럭 프레임동안 위상 천이 되고, 하나의 레지스터 클럭 프레임의 마지막 데이터인 n 번째 비트 데이터는 상기 레지스터 클럭 프레임동안 상기 제 3 클럭이 위상 천이 된 후이며 다음 레지스터 클럭 프레임이 끝나기 전에 직렬 데이터로서 출력되는 것을 특징으로 하는 N 비트의 병렬 데이터를 직렬화 하는 회로.
제 1항에 있어서, 상기 제 2 레지스터는,

2개의 레지스터를 구비하며, 상기 제 2 클럭은 서로 다른 시간에 위상 천이 되는 두 개의 클럭을 구비하는 것을 특징으로 하는 N 비트의 병렬 데이터를 직렬화 하는 회로.
제 1항에 있어서, 상기 제 3 레지스터는,

서로 다른 시간에 위상 천이 되는 두 개의 클럭을 구비하는 상기 제 3 클럭에 응답하는 2개의 레지스터를 구비하는 것을 특징으로 하는 N 비트의 병렬 데이터를 직렬화 하는 회로.
제 1항에 있어서, 상기 제 2 클럭 및 상기 제 3 클럭은,

서로 180도의 위상차를 가지는 것을 특징으로 하는 N 비트의 병렬 데이터를 직렬화 하는 회로.
제 1 클럭에 응답하여 M(<N) 비트 병렬 데이터를 저장하는 제 1 레지스터 ;

상기 제 1 클럭과 다른 위상을 가지는 제 2 클럭에 응답하여 상기 병렬 데이터의 P 비트를 저장하는 제 2 레지스터 ;

제 3 클럭에 응답하여 상기 병렬 데이터의 Q 비트를 저장하며 M + P + Q = N인 제 3 레지스터 ;

상기 제 1 클럭, 제 2 클럭 및 제 3 클럭과 다른 위상을 가지는 제 4 클럭에 응답하여 상기 제 3 레지스터에서 출력되는 데이터를 저장하는 제 4 레지스터 ; 및

상기 제 1 레지스터, 상기 제 2 레지스터 및 상기 제 4 레지스터로부터 출력되는 N 비트의 병렬 데이터를 입력으로 수신하여 직렬 데이터를 발생하는 로직 게이트들을 구비하는 것을 특징으로 하는 N 비트의 병렬 데이터를 직렬화 하는 회로.
제 9항에 있어서, 상기 제 3 클럭은,

상기 제 1 클럭과 동일한 것을 특징으로 하는 N 비트의 병렬 데이터를 직렬화 하는 회로.
제 9항에 있어서,

각각 서로 다른 위상을 가지며 상기 로직 게이트들의 입력으로 1쌍씩 입력되는 N 개의 위상 클럭들을 더 구비하는 것을 특징으로 하는 N 비트의 병렬 데이터를 직렬화 하는 회로.
제 9항에 있어서, 상기 로직 게이트들은,

상기 N 비트 데이터에 대응하는 N 개의 게이트들을 구비하고, 상기 N 개의 게이트들중 n 번째 게이트로 n 번째 데이터와 n 번째 위상 클럭 및 ((N/2) + n + 1) 번째 위상 클럭이 입력되는 것을 특징으로 하는 N 비트의 병렬 데이터를 직렬화 하는 회로.
제 9항에 있어서,

상기 제 1 클럭의 위상 천이와 상기 제 2 클럭의 위상 천이 사이의 시간은 상기 N 개의 위상 클럭들이 한번씩 위상 천이될 수 있는 시간인 클럭 프레임의 1/3인 것을 특징으로 하는 N 비트의 병렬 데이터를 직렬화 하는 회로.
제 9항에 있어서,

상기 제 2 클럭의 위상 천이와 상기 제 4 클럭의 위상 천이 사이의 시간은 상기 N 개의 위상 클럭들이 한번씩 위상 천이될 수 있는 시간인 클럭 프레임의 1/3인 것을 특징으로 하는 N 비트의 병렬 데이터를 직렬화 하는 회로.
제 9항에 있어서, 상기 N 개의 위상 클럭은 상기 매 클럭 프레임마다 위상 천이 되며, 상기 제 1 클럭, 제 2 클럭 및 제 3 클럭은 매 레지스터 클럭 프레임동안 위상 천이 되고, 하나의 레지스터 클럭 프레임의 마지막 데이터인 n 번째 비트 데이터는 상기 레지스터 클럭 프레임동안 상기 제 3 클럭이 위상 천이 된 후이며 다음 레지스터 클럭 프레임이 끝나기 전에 직렬 데이터로서 출력되는 것을 특징으로 하는 N 비트의 병렬 데이터를 직렬화 하는 회로.
제 9항에 있어서, 상기 제 3 클럭 및 상기 제 4 클럭은,

서로 180도의 위상차를 가지는 것을 특징으로 하는 N 비트의 병렬 데이터를 직렬화 하는 회로.
제 9항에 있어서,

상기 제 3 클럭의 활성을 위한 위상 천이는 상기 제 1 클럭과 상기 제 2 클럭의 활성을 위한 위상 천이 사이에 발생되는 것을 특징으로 하는 N 비트의 병렬 데이터를 직렬화 하는 회로.
N 비트의 병렬 데이터를 직렬화 하는 방법에 있어서,

(a) 제 1 클럭에 응답하여 M(<N) 비트 병렬 데이터를 제 1 레지스터에 저장하는 단계 ;

(b) 상기 제 1 클럭과 다른 위상을 가지는 제 2 클럭에 응답하여 상기 병렬 데이터의 P 비트를 제 2 레지스터에 저장하는 단계 ;

(c) M + P + Q = N인 관계에 있으며, 제 3 클럭에 응답하여 상기 병렬 데이터의 Q 비트를 제 3 레지스터에 저장하는 단계 ;

(d) 상기 제 1 클럭, 제 2 클럭 및 제 3 클럭과 다른 위상을 가지는 제 4 클럭에 응답하여 상기 제 3 레지스터에서 출력되는 데이터를 제 4 레지스터에 저장하는 단계 ; 및

(e) 상기 제 1 레지스터, 상기 제 2 레지스터 및 상기 제 4 레지스터로부터 출력되는 N 비트의 병렬 데이터를 입력으로 수신하여 직렬 데이터를 발생하는 단계를 구비하는 것을 특징으로 하는 N 비트의 병렬 데이터를 직렬화 하는 방법.
N 비트의 병렬 데이터를 직렬화 하는 방법에 있어서,

(a) 제 1 클럭에 응답하여 M(<N) 비트 병렬 데이터를 제 1 레지스터에 저장하는 단계 ;

(b) 상기 제 1 클럭과 다른 위상을 가지는 제 2 클럭에 응답하여 N-M 비트의 병렬 데이터를 제 2 레지스터에 저장하는 단계 ;

(c) 상기 제 1 클럭 및 상기 제 2 클럭과 다른 위상을 가지는 제 3 클럭에 응답하여 상기 제 2 레지스터로부터 출력되는 병렬 데이터의 N 번째 및 N-1 번째 비트를 제 3 레지스터에 저장하는 단계 ; 및

(d)상기 제 1 레지스터 및 상기 제 2 레지스터로부터 출력되는 N 비트의 병렬 데이터를 로직 게이트들의 입력으로 수신하여 N 비트의 직렬 데이터를 발생하거나, 또는 상기 제 1 레지스터, 상기 제 2 레지스터 및 상기 제 3 레지스터 모두로부터 출력되는 N 비트의 병렬 데이터를 로직 게이트들의 입력으로 수신하여 N 비트의 직렬 데이터를 발생하는 단계를 구비하는 것을 특징으로 하는 N 비트의 병렬 데이터를 직렬화 하는 방법.