JPH04290327A - エラスティックメモリ回路 - Google Patents
エラスティックメモリ回路Info
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- JPH04290327A JPH04290327A JP8071091A JP8071091A JPH04290327A JP H04290327 A JPH04290327 A JP H04290327A JP 8071091 A JP8071091 A JP 8071091A JP 8071091 A JP8071091 A JP 8071091A JP H04290327 A JPH04290327 A JP H04290327A
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- 238000006243 chemical reaction Methods 0.000 claims abstract description 28
- 230000005540 biological transmission Effects 0.000 claims description 7
- 238000010586 diagram Methods 0.000 description 8
- 230000000694 effects Effects 0.000 description 1
- 230000001960 triggered effect Effects 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、低次群側の伝送データ
を高次群側のクロックで読み出してクロックの乗り換え
を行なう多重変換装置のエラスティックメモリ回路に関
する。
を高次群側のクロックで読み出してクロックの乗り換え
を行なう多重変換装置のエラスティックメモリ回路に関
する。
【０００２】一般に、データ通信システムは図６に示す
ような形態をとっている。その動作をクロックの乗り換
えという点に着目して説明すると以下のようになる。す
なわち、複数の加入者端末６０１から送られる例えば８
ＫＨｚの信号を交換機６０２で多重化して例えば１．５
４４ＭＨｚに変換する。
ような形態をとっている。その動作をクロックの乗り換
えという点に着目して説明すると以下のようになる。す
なわち、複数の加入者端末６０１から送られる例えば８
ＫＨｚの信号を交換機６０２で多重化して例えば１．５
４４ＭＨｚに変換する。
【０００３】その後は、この低次群の信号を、多重変換
装置６０３によって、例えば５１．８４ＭＨｚの高次群
の信号に変換して送信し、それが受信側の多重変換装置
６０４に入ると、送信と逆の操作で交換機６０５を介し
て受信側の加入者端末６０６にまで送られる。
装置６０３によって、例えば５１．８４ＭＨｚの高次群
の信号に変換して送信し、それが受信側の多重変換装置
６０４に入ると、送信と逆の操作で交換機６０５を介し
て受信側の加入者端末６０６にまで送られる。
【０００４】ところで、１．５４４ＭＨｚの低次群信号
を多重化しても５１．８４ＭＨｚの高次群信号にするこ
とはできないので、一般的には多重変換装置において、
５１．８４ＭＨｚを分周した周波数で１．５４４ＭＨｚ
に近い周波数（１．７２８ＭＨｚ）の信号に一旦変換し
ている。
を多重化しても５１．８４ＭＨｚの高次群信号にするこ
とはできないので、一般的には多重変換装置において、
５１．８４ＭＨｚを分周した周波数で１．５４４ＭＨｚ
に近い周波数（１．７２８ＭＨｚ）の信号に一旦変換し
ている。
【０００５】そして、かかる変換を多重変換装置内に設
けられたエラスティックメモリ回路にて行なっている。
けられたエラスティックメモリ回路にて行なっている。
【０００６】
【従来の技術】図４は従来のエラスティックメモリ回路
の構成例を示している。この図４において、４０１はフ
リップフロップＦＦ０ からなるタイミング調整回路で
あり、このタイミング調整回路４０１は低次群データＷ
ＤＡＴＡをリタイミングするものである。
の構成例を示している。この図４において、４０１はフ
リップフロップＦＦ０ からなるタイミング調整回路で
あり、このタイミング調整回路４０１は低次群データＷ
ＤＡＴＡをリタイミングするものである。
【０００７】４０２はｎ分周回路で、このｎ分周回路４
０２は、低次群データＷＤＡＴＡと共に送られてきた書
込み用のクロックＷＣＬＫ（例えば１．５４４ＭＨｚ）
をメモリ段数ｎ（ｎは２以上の整数）に分周してｎ相の
パルスを発生するものである。
０２は、低次群データＷＤＡＴＡと共に送られてきた書
込み用のクロックＷＣＬＫ（例えば１．５４４ＭＨｚ）
をメモリ段数ｎ（ｎは２以上の整数）に分周してｎ相の
パルスを発生するものである。
【０００８】４０３はシフトレジスタ回路であり、この
シフトレジスタ回路４０３は、タイミング調整回路４０
１の出力をｎ分周回路４０２からのｎ相パルスで順次ラ
ッチして、ｎ倍に伸びたデータを発生するもので、ｎ個
のフリップフロップＦＦ１ 〜ＦＦｎより成る。
シフトレジスタ回路４０３は、タイミング調整回路４０
１の出力をｎ分周回路４０２からのｎ相パルスで順次ラ
ッチして、ｎ倍に伸びたデータを発生するもので、ｎ個
のフリップフロップＦＦ１ 〜ＦＦｎより成る。
【０００９】４０４はｎ分周回路で、このｎ分周回路４
０４は乗り換えるべき読み出し用クロックＲＣＬＫ（例
えば１．７２８ＭＨｚ）を分周してｎ相のパルスを発生
するものである。
０４は乗り換えるべき読み出し用クロックＲＣＬＫ（例
えば１．７２８ＭＨｚ）を分周してｎ相のパルスを発生
するものである。
【００１０】４０５はマルチプレクサで、このマルチプ
レクサ４０５は、シフトレジスタ４０３の出力とｎ分周
回路４０４のパルスを使用してデータのパラレル−シリ
アル変換を行なうものである。
レクサ４０５は、シフトレジスタ４０３の出力とｎ分周
回路４０４のパルスを使用してデータのパラレル−シリ
アル変換を行なうものである。
【００１１】なお、図４において、（ａ）〜（ｚ）で示
す部分の信号は、図５においてそれぞれ対応する同符号
（ａ）〜（ｚ）で示すもののようになる。
す部分の信号は、図５においてそれぞれ対応する同符号
（ａ）〜（ｚ）で示すもののようになる。
【００１２】このような構成により、この従来のエラス
ティックメモリ回路では、次のような動作を行なう。ま
ず、低次群データＷＤＡＴＡ〔図４，図５の（ｂ）参照
〕をタイミング調整回路４０１でリタイミングして、ク
ロックＷＣＬＫ〔図４，図５の（ａ）参照〕と前記低次
群データとの位相を合わせて、図５（ｃ）に示すような
信号を発生する。
ティックメモリ回路では、次のような動作を行なう。ま
ず、低次群データＷＤＡＴＡ〔図４，図５の（ｂ）参照
〕をタイミング調整回路４０１でリタイミングして、ク
ロックＷＣＬＫ〔図４，図５の（ａ）参照〕と前記低次
群データとの位相を合わせて、図５（ｃ）に示すような
信号を発生する。
【００１３】そして、ｎ分周回路４０２では、クロック
ＷＣＬＫに基づいて、ｎ相のパルス〔図５の（ｄ）〜（
ｊ）参照〕を発生しているので、シフトレジスタ回路４
０３では、タイミング調整回路４０１からのデータ〔図
４，図５の（ｃ）参照〕をｎ分周回路４０２からのパル
ス〔図４，図５の（ｄ）〜（ｊ）参照〕でラッチしてｎ
倍に伸びたデータ〔図４，図５の（ｋ）〜（ｑ）参照〕
を発生する。
ＷＣＬＫに基づいて、ｎ相のパルス〔図５の（ｄ）〜（
ｊ）参照〕を発生しているので、シフトレジスタ回路４
０３では、タイミング調整回路４０１からのデータ〔図
４，図５の（ｃ）参照〕をｎ分周回路４０２からのパル
ス〔図４，図５の（ｄ）〜（ｊ）参照〕でラッチしてｎ
倍に伸びたデータ〔図４，図５の（ｋ）〜（ｑ）参照〕
を発生する。
【００１４】また、ｎ分周回路４０４では、クロックＲ
ＣＬＫに基づいてｎ相のパルス〔図４，図５の（ｓ）〜
（ｑ）参照〕を発生しているので、マルチプレクサ４０
５では、シフトレジスタ回路４０３からのデータ〔図４
，図５の（ｋ）〜（ｑ）参照〕とｎ分周回路４０４から
のパルス〔図４，図５の（ｓ）〜（ｙ）参照〕を使用し
て、データのパラレル−シリアル変換を行なうのである
〔図４，図５の（ｚ）参照〕。
ＣＬＫに基づいてｎ相のパルス〔図４，図５の（ｓ）〜
（ｑ）参照〕を発生しているので、マルチプレクサ４０
５では、シフトレジスタ回路４０３からのデータ〔図４
，図５の（ｋ）〜（ｑ）参照〕とｎ分周回路４０４から
のパルス〔図４，図５の（ｓ）〜（ｙ）参照〕を使用し
て、データのパラレル−シリアル変換を行なうのである
〔図４，図５の（ｚ）参照〕。
【００１５】
【発明が解決しようとする課題】しかしながら、このよ
うな従来のエラスティックメモリ回路では、例えば図５
（ａ）のｘのようにクロックＷＣＬＫの位相がずれた場
合（ジッタが生じた場合）、図５（ｚ）のようにデータ
が欠落してしまう場合がある。つまり、入力データＷＤ
ＡＴＡと出力データＲＤＡＴＡとが同じにならなければ
ならないのに、そうならず、データにエラーが生じる場
合があるのである。
うな従来のエラスティックメモリ回路では、例えば図５
（ａ）のｘのようにクロックＷＣＬＫの位相がずれた場
合（ジッタが生じた場合）、図５（ｚ）のようにデータ
が欠落してしまう場合がある。つまり、入力データＷＤ
ＡＴＡと出力データＲＤＡＴＡとが同じにならなければ
ならないのに、そうならず、データにエラーが生じる場
合があるのである。
【００１６】本発明は、このような課題に鑑み創案され
たもので、クロックに入力ジッタが生じた場合でも、デ
ータにエラーが生じにくいようにした、エラスティック
メモリ回路を提供することを目的とする。
たもので、クロックに入力ジッタが生じた場合でも、デ
ータにエラーが生じにくいようにした、エラスティック
メモリ回路を提供することを目的とする。
【００１７】
【課題を解決するための手段】図１は本発明の原理ブロ
ック図で、この図１において、１はシリアルパラレル変
換用シフトレジスタで、このシリアルパラレル変換用シ
フトレジスタ１は、低次群側の伝送データＷＤＡＴＡの
シフトを行なうものである。
ック図で、この図１において、１はシリアルパラレル変
換用シフトレジスタで、このシリアルパラレル変換用シ
フトレジスタ１は、低次群側の伝送データＷＤＡＴＡの
シフトを行なうものである。
【００１８】２は第１分周回路で、この第１分周回路２
は、シフトレジスタ１の段数（ｎ）に合わせて低次群側
のクロックＷＣＬＫの分周を行なうものである。
は、シフトレジスタ１の段数（ｎ）に合わせて低次群側
のクロックＷＣＬＫの分周を行なうものである。
【００１９】３はラッチ回路で、このラッチ回路３は、
第１分周回路２で分周された信号でシフトレジスタ１か
らのパラレルデータを保持するものである。
第１分周回路２で分周された信号でシフトレジスタ１か
らのパラレルデータを保持するものである。
【００２０】４は第２分周回路で、この第２分周回路４
は、シフトレジスタ１の段数（ｎ）に合わせて高次群側
のクロックＲＣＬＫの分周を行なうものである。
は、シフトレジスタ１の段数（ｎ）に合わせて高次群側
のクロックＲＣＬＫの分周を行なうものである。
【００２１】５はパラレルシリアル変換用シフトレジス
タで、このパラレルシリアル変換用シフトレジスタ５は
、第２分周回路４で分周された信号でラッチ回路３から
のパラレルデータをロードしてシフトするものである。
タで、このパラレルシリアル変換用シフトレジスタ５は
、第２分周回路４で分周された信号でラッチ回路３から
のパラレルデータをロードしてシフトするものである。
【００２２】
【作用】上述の本発明のエラスティックメモリ回路では
、低次群側の伝送データを高次群側のクロックで読み出
してクロックの乗り換えを行なうに際して、まず、シフ
トレジスタ１で、低次群側の伝送データのシフトを行な
い、ついで、ラッチ回路３にて、第１分周回路２で分周
された信号でシフトレジスタ１からのパラレルデータを
保持する。その後は、シフトレジスタ５で、第２分周回
路４で分周された信号によってラッチ回路３からのパラ
レルデータをロードしてシフトすることが行なわれる。
、低次群側の伝送データを高次群側のクロックで読み出
してクロックの乗り換えを行なうに際して、まず、シフ
トレジスタ１で、低次群側の伝送データのシフトを行な
い、ついで、ラッチ回路３にて、第１分周回路２で分周
された信号でシフトレジスタ１からのパラレルデータを
保持する。その後は、シフトレジスタ５で、第２分周回
路４で分周された信号によってラッチ回路３からのパラ
レルデータをロードしてシフトすることが行なわれる。
【００２３】
【実施例】以下、図面を参照して本発明の実施例を説明
する。
する。
【００２４】図２は本発明の一実施例を示すブロック図
であるが、この図２に示すエラスティックメモリ回路は
、シリアルパラレル変換用シフトレジスタ（Ｓ／Ｐシフ
トレジスタ）２０１，第１分周回路としてのｎ分周回路
２０２，ラッチ回路２０３，第２分周回路としてのｎ分
周回路２０４，パラレルシリアル変換用シフトレジスタ
（Ｐ／Ｓシフトレジスタ）２０５をそなえて構成されて
いる。
であるが、この図２に示すエラスティックメモリ回路は
、シリアルパラレル変換用シフトレジスタ（Ｓ／Ｐシフ
トレジスタ）２０１，第１分周回路としてのｎ分周回路
２０２，ラッチ回路２０３，第２分周回路としてのｎ分
周回路２０４，パラレルシリアル変換用シフトレジスタ
（Ｐ／Ｓシフトレジスタ）２０５をそなえて構成されて
いる。
【００２５】ここで、シリアルパラレル変換用シフトレ
ジスタ２０１は、交換機で多重されてきた低次群データ
ＷＤＡＴＡのシフトを行なうもので、ｎ個のフリップフ
ロップＦＦ１ 〜ＦＦｎで構成される。
ジスタ２０１は、交換機で多重されてきた低次群データ
ＷＤＡＴＡのシフトを行なうもので、ｎ個のフリップフ
ロップＦＦ１ 〜ＦＦｎで構成される。
【００２６】また、ｎ分周回路２０２は、低次群データ
ＷＤＡＴＡと共に送られてくる書込み用クロックＷＣＬ
Ｋ（例えば１．５４４ＭＨｚ）をメモリの段数（ｎ）分
だけ分周して出力するものである。
ＷＤＡＴＡと共に送られてくる書込み用クロックＷＣＬ
Ｋ（例えば１．５４４ＭＨｚ）をメモリの段数（ｎ）分
だけ分周して出力するものである。
【００２７】ラッチ回路２０３は、シフトレジスタ２０
１からのパラレル出力データをｎ分周回路２０２からの
分周パルスでラッチするもので、ｎ個のフリップフロッ
プＦＦよりなる。
１からのパラレル出力データをｎ分周回路２０２からの
分周パルスでラッチするもので、ｎ個のフリップフロッ
プＦＦよりなる。
【００２８】ｎ分周回路２０４は、乗り換えるべき読み
出し用クロックＲＣＬＫ（例えば１．７２８ＭＨｚ）を
メモリの段数（ｎ）分だけ分周してロードパルスを出力
するものである。
出し用クロックＲＣＬＫ（例えば１．７２８ＭＨｚ）を
メモリの段数（ｎ）分だけ分周してロードパルスを出力
するものである。
【００２９】パラレルシリアル変換用シフトレジスタ２
０５は、ｎ分周回路２０４で分周された信号によってラ
ッチ回路２０３からのパラレルラッチデータをロードし
てシフトするもので、このためにｎ−１個のセレクタＳ
ＥＬと、ｎ個のフリップフロップＦＦからなるシフトレ
ジスタ部２０６とをそなえて構成されている。
０５は、ｎ分周回路２０４で分周された信号によってラ
ッチ回路２０３からのパラレルラッチデータをロードし
てシフトするもので、このためにｎ−１個のセレクタＳ
ＥＬと、ｎ個のフリップフロップＦＦからなるシフトレ
ジスタ部２０６とをそなえて構成されている。
【００３０】ここで、各セレクタＳＥＬは、ｎ分周回路
２０４からのロードパルスを受けると、ラッチ回路２０
３の対応するフリップフロップＦＦからの信号をシフト
レジスタ部２０６の対応するフリップフロップＦＦへ入
力するとともに、ｎ分周回路２０４からロードパルスを
受けない間は、シフトレジスタ部２０６の各フリップフ
ロップＦＦが乗り換えクロックＲＣＬＫでトリガされる
ごとに、前段のフリップフロップＦＦにストアされたデ
ータを次段のフリップフロップＦＦに移すように、切り
替えるものである。
２０４からのロードパルスを受けると、ラッチ回路２０
３の対応するフリップフロップＦＦからの信号をシフト
レジスタ部２０６の対応するフリップフロップＦＦへ入
力するとともに、ｎ分周回路２０４からロードパルスを
受けない間は、シフトレジスタ部２０６の各フリップフ
ロップＦＦが乗り換えクロックＲＣＬＫでトリガされる
ごとに、前段のフリップフロップＦＦにストアされたデ
ータを次段のフリップフロップＦＦに移すように、切り
替えるものである。
【００３１】また、シフトレジスタ部２０６は、第１段
のフリップフロップＦＦだけがラッチ回路２０３の第１
段フリップフロップＦＦからの信号を直接入力されるよ
うに構成されており、他のフリップフロップＦＦは対応
するセレクタＳＥＬからの信号が入力されるようになっ
ている。さらに、第１〜ｎ−１段のフリップフロップの
出力は次段のフリップフロップＦＦへ信号を入力するセ
レクタＳＥＬへ入力されるようになっている。なお、第
ｎ段のフリップフロップＦＦの出力がこのシフトレジス
タ２０５の出力となる。
のフリップフロップＦＦだけがラッチ回路２０３の第１
段フリップフロップＦＦからの信号を直接入力されるよ
うに構成されており、他のフリップフロップＦＦは対応
するセレクタＳＥＬからの信号が入力されるようになっ
ている。さらに、第１〜ｎ−１段のフリップフロップの
出力は次段のフリップフロップＦＦへ信号を入力するセ
レクタＳＥＬへ入力されるようになっている。なお、第
ｎ段のフリップフロップＦＦの出力がこのシフトレジス
タ２０５の出力となる。
【００３２】また、図２において、（ａ）〜（ｔ）で示
す部分の信号は、図３においてそれぞれ対応する同符号
（ａ）〜（ｔ）で示すもののようになる。
す部分の信号は、図３においてそれぞれ対応する同符号
（ａ）〜（ｔ）で示すもののようになる。
【００３３】上述の構成により、低次群側の伝送データ
ＷＤＡＴＡを高次群側のクロックＲＣＬＫで読み出して
クロックの乗り換えを行なうに際しては、まず、シフト
レジスタ２０１によって低次群データＷＤＡＴＡのシフ
トを行ない、図３（ｃ）〜（ｈ）に示すように、位相の
ずれたデータを出力する。
ＷＤＡＴＡを高次群側のクロックＲＣＬＫで読み出して
クロックの乗り換えを行なうに際しては、まず、シフト
レジスタ２０１によって低次群データＷＤＡＴＡのシフ
トを行ない、図３（ｃ）〜（ｈ）に示すように、位相の
ずれたデータを出力する。
【００３４】次に、ｎ分周回路２０２より出力されたシ
リアルパラレルパルス〔図２，図３（ｉ）参照〕によっ
て、シフトレジスタ２０１からのデータ〔図２，図３（
ｃ）〜（ｈ）参照〕をラッチ回路２０３でラッチし、ｎ
分周回路２０２からのパルスの一周期分だけデータをの
ばす〔図３（ｊ）〜（ｍ）参照〕。
リアルパラレルパルス〔図２，図３（ｉ）参照〕によっ
て、シフトレジスタ２０１からのデータ〔図２，図３（
ｃ）〜（ｈ）参照〕をラッチ回路２０３でラッチし、ｎ
分周回路２０２からのパルスの一周期分だけデータをの
ばす〔図３（ｊ）〜（ｍ）参照〕。
【００３５】その後は、ｎ分周回路２０４より出力した
ロードパルス〔図２，図３（ｏ）参照〕によって、シフ
トレジスタ２０５のセレクタＳＥＬで、ラッチ回路２０
３からの２〜ｎ段データ〔図２，図３（ｋ）〜（ｍ）参
照〕をクロックＲＣＬＫで１ビット分だけ選択して、図
３（ｐ）〜（ｓ）に示すような信号を出力する。
ロードパルス〔図２，図３（ｏ）参照〕によって、シフ
トレジスタ２０５のセレクタＳＥＬで、ラッチ回路２０
３からの２〜ｎ段データ〔図２，図３（ｋ）〜（ｍ）参
照〕をクロックＲＣＬＫで１ビット分だけ選択して、図
３（ｐ）〜（ｓ）に示すような信号を出力する。
【００３６】そして、このようにして選択されたデータ
〔図２，図３（ｊ），（ｐ）〜（ｓ）参照〕はシフトレ
ジスタ部２０６のフリップフロップＦＦで順次シフトさ
れていく。
〔図２，図３（ｊ），（ｐ）〜（ｓ）参照〕はシフトレ
ジスタ部２０６のフリップフロップＦＦで順次シフトさ
れていく。
【００３７】このようにしてデータがシリアルに変換さ
れることにより、変換後のデータＲＤＡＴＡが出力され
る〔図３（ｔ）参照〕。
れることにより、変換後のデータＲＤＡＴＡが出力され
る〔図３（ｔ）参照〕。
【００３８】このように、シリアルで伝送されてきたデ
ータＷＤＡＴＡをパラレルデータに変換する際、同一位
相のパルスで変換を行なうので、パラレル変換されたデ
ータの位相をそろえることができ、こうすることにより
、すべてのデータの幅がパラレルになった後に同一とな
って、データを読み出す時のマージンが広くなるため、
次に、パラレルになったデータを読み出す際、こちらも
同一位相のパルスで行ない、読み出すポイントを一点に
することができ、これにより、図３にｘで示すように入
力パルスにジッタが生じた場合でも、読み出すマージン
が広くなり、データがエラーしにくくなるのである。
ータＷＤＡＴＡをパラレルデータに変換する際、同一位
相のパルスで変換を行なうので、パラレル変換されたデ
ータの位相をそろえることができ、こうすることにより
、すべてのデータの幅がパラレルになった後に同一とな
って、データを読み出す時のマージンが広くなるため、
次に、パラレルになったデータを読み出す際、こちらも
同一位相のパルスで行ない、読み出すポイントを一点に
することができ、これにより、図３にｘで示すように入
力パルスにジッタが生じた場合でも、読み出すマージン
が広くなり、データがエラーしにくくなるのである。
【００３９】従って、従来のものではデータにエラーが
生じていた場合でも、本エラスティックメモリ回路を用
いれば、データエラーが起きないことが分かる。
生じていた場合でも、本エラスティックメモリ回路を用
いれば、データエラーが起きないことが分かる。
【００４０】
【発明の効果】以上詳述したように、本発明のエラステ
ィックメモリ回路によれば、メモリの書き込みと読み出
しのマージンが広くなることによって、クロックのジッ
タによる影響を少なくすることができ、これにより、入
力ジッタが生じても出力データにエラーが生じにくくな
るという利点がある。
ィックメモリ回路によれば、メモリの書き込みと読み出
しのマージンが広くなることによって、クロックのジッ
タによる影響を少なくすることができ、これにより、入
力ジッタが生じても出力データにエラーが生じにくくな
るという利点がある。
【図１】本発明の原理ブロック図である。
【図２】本発明の一実施例を示すブロック図である。
【図３】本発明の一実施例におけるタイムチャートを説
明する図である。
明する図である。
【図４】従来例を示すブロック図である。
【図５】従来例におけるタイムチャートを説明する図で
ある。
ある。
【図６】一般のデータ通信システムを示す概略ブロック
図である。
図である。
１ シリアルパラレル変換用シフトレジスタ２ 第
１分周回路 ３ ラッチ回路 ４ 第２分周回路 ５ パラレルシリアル変換用シフトレジスタ２０１
シリアルパラレル変換用シフトレジスタ２０２ ｎ
分周回路（第１分周回路）２０３ ラッチ回路 ２０４ ｎ分周回路（第２分周回路）２０５ パラ
レルシリアル変換用シフトレジスタ２０６ シフトレ
ジスタ部 ４０１ ラッチ回路 ４０２ ｎ分周回路 ４０３ シリアルパラレル変換用シフトレジスタ回路
４０４ ｎ分周回路 ４０５ マルチプレクサ ６０１ 加入者端末 ６０２ 交換機 ６０３，６０４ 多重変換装置 ６０５ 交換機 ６０６ 加入者端末
１分周回路 ３ ラッチ回路 ４ 第２分周回路 ５ パラレルシリアル変換用シフトレジスタ２０１
シリアルパラレル変換用シフトレジスタ２０２ ｎ
分周回路（第１分周回路）２０３ ラッチ回路 ２０４ ｎ分周回路（第２分周回路）２０５ パラ
レルシリアル変換用シフトレジスタ２０６ シフトレ
ジスタ部 ４０１ ラッチ回路 ４０２ ｎ分周回路 ４０３ シリアルパラレル変換用シフトレジスタ回路
４０４ ｎ分周回路 ４０５ マルチプレクサ ６０１ 加入者端末 ６０２ 交換機 ６０３，６０４ 多重変換装置 ６０５ 交換機 ６０６ 加入者端末
Claims (1)
- 【請求項１】低次群側の伝送データを高次群側のクロッ
クで読み出してクロックの乗り換えを行なう多重変換装
置のエラスティックメモリ回路において、該低次群側の
伝送データのシフトを行なうシリアルパラレル変換用シ
フトレジスタ（１）と、該シリアルパラレル変換用シフ
トレジスタ（１）の段数に合わせて低次群側のクロック
の分周を行なう第１分周回路（２）と、該第１分周回路
（２）で分周された信号で該シリアルパラレル変換用シ
フトレジスタ（１）からのパラレルデータを保持するラ
ッチ回路（３）と、該シリアルパラレル変換用シフトレ
ジスタ（１）の段数に合わせて高次群側のクロックの分
周を行なう第２分周回路（４）と、該第２分周回路（４
）で分周された信号で該ラッチ回路（３）からのパラレ
ルデータをロードしてシフトするパラレルシリアル変換
用シフトレジスタ（５）とをそなえて構成されたことを
特徴とする、エラスティックメモリ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8071091A JPH04290327A (ja) | 1991-03-19 | 1991-03-19 | エラスティックメモリ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8071091A JPH04290327A (ja) | 1991-03-19 | 1991-03-19 | エラスティックメモリ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04290327A true JPH04290327A (ja) | 1992-10-14 |
Family
ID=13725894
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8071091A Withdrawn JPH04290327A (ja) | 1991-03-19 | 1991-03-19 | エラスティックメモリ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04290327A (ja) |
-
1991
- 1991-03-19 JP JP8071091A patent/JPH04290327A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
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| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
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