JPS63257346A - 直列並列変換回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 Ｐは入力信号を直列並列変換し多値変調して伝送するデ
ィジタル無線方式の現用回線と予備回線をその送信端と
受信端で制御信号により切替える回線切替装置の送信端
の直列並列変換回路の改良であって、回線切替時の現用
回線と予備回線のシフトレジスタを用いた直列並列変換
回路の並列出力がビット単位で位相が一致するように、
ＰＣＭ　搬送端局から現用回線と予備回線に入力される
ＰＣＭ信号を、同一の基準周波数を発生する基準発振器
の出力により夫々フレーム同期を取り、検出されたフレ
ームパルスによりシフトレジスタの続出クロックを作り
、このクロックでシフトレジスタの記憶しているデータ
を読出すようにして現用と予備の並列出力の符号位相の
一致を図ったもの。

〔産業上の利用分野〕

本発明は、ＰＣＭ　搬送端局より入力するＰＣＭ信号を
直列信号から並列信号に変換し多値変調して伝送するデ
ィジクル無線方式の現用回線と予備回線を制御信号によ
り送信端と受信端で切替える回線切替装置に係り、特に
回線切替を無瞬断で行うための現用回線と予備回線の送
端側の直列並列変換回路の改良に関する。

障害を起した現用回線から予備回線への、又はその逆の
回線切替を無瞬断で支障なく行うには、現用回線の直列
並列変換回路の並列出力の符号位相が、これから切替え
る相手の予備回線の並列出力の符号位相にビット単位で
一致することが必要である。

〔従来の技術〕

回線切換装置の従来の直並列変換回路のブロック図を第
４図に示す。

１１は、ＰＣＭ端局装置から現用図＆’ｊｌＡに入力さ
れる一つのＰＣＭ直列信号を、予備回線Ｂに分配する２
分配ハイブリッドであって、２は、ハイプリント１１に
より分配されたＰＣＭ信号を、回線切替の制御信号Ｃに
より、予備回線Ｂに実際に接続して予備回線Ｂにも現用
回線Ａと同じＰＣＭ信号を入力する送端並接スイッチで
ある。

この送端並接スイッチ２を駆動する制御信号Ｃは、例え
ば、通信システムの受信端（図示せず）において符号誤
り率が規定値より増加したとき発せられ、送信端に送ら
れて来る制御信号である。

第４図の現用回線Ａと予備回線Ｂの双方の直列並列変換
回路において、４１Ａ　、４１ＢはハイブリッドＨによ
り分配された現用と予備のＰＣＭ直列信号から夫々現用
と予備のクロックＣＬＫ　１Ａ、　ＣＬＫ　ＩＢを抽出
するクロック抽出回路であって、３Ａ、　３Ｂは現用と
予備の抽出クロックＣＬＫ　１Ａ、　ＣＬＫ　ＩＢによ
り、現用と予備の入力信号のＰＣＭ直列信号を１ビット
づつシフトしてｎ列のデータとして一時記憶する現用と
予備のシフトレジスタである。ｎは入力ＰＣＭ信号の１
フレームのビット数の整数分の１を表す。

現用と予備のシフトレジスタ３Ａ　、３Ｂに一時記憶さ
れたｎビットの直列データは、クロック抽出回路４１Ａ
　、４１Ｂの抽出した現用クロックＣＬＫ　１Ａと予備
クロックＣＩＪ　１［１のクロック周波数を夫々１　／
　ｎに分周する現用と予備の分周器４２Ａ　、４２Ｂの
分周出力クロックＣＬＫ　２Ａ、ＣＬＫ　２Ｂにより、
現用と予備の出力回路のフリップフロップ５Ａ、　５Ｂ
において、続出され、現用回線への並列出力信号ＳＡと
予備回線Ｂの並列出力信号ＳＲを出力する。

そして、現用と予備の並列信号ＳＡ、ＳＯは、夫々現用
回線Ａ、予備回線Ｂの変調器（図示しないンにおいて多
値変調され送信されて夫々の受信側に伝送される。

〔発明が解決しようとする問題点〕

従来の＠線切替装置の送＠側の直列並列変換回路は、上
述の如く、現用回線へと予備回線Ｂのりロック抽出回路
４１Ａ　、４１Ｂにおいて夫々抽出した現用と予備のク
ロックＣＩＪ　１Ａ、ＣＬにＩＢを、夫々　１　／　ｎ
の周波数に分周する分周器４２Ａ　、４２Ｂで現用と予
備の分周クロックＣＬＫ　２Ａ、　ＣＬＫ　２Ｂを発生
し、分周クロックＣＬＫ　２Ａ、　ＣＬＫ　２Ｂにより
出力回路のフリップフロップ５Ａ＋５Ｂを駆動し、シフ
トレジスフ３Ａ、　３１１に記憶しているｎビットの直
列データを夫々並列に読出して出力するが、現用と予備
のクロ・ツクＣＬに１Ａ、　ＣＬＫ　１Ｂは、現用回線
へと予備回線ＢのＰＣＭ直列信号は別々の長さの線路を
経由して伝送して来るため遅延時間が異なり、別々のタ
イミングで抽出され、従って分周クロックＣＬＫ　２Ａ
、　ＣＬＫ　２Ｂも別々のタイミングで出力される。

従って、現用回線への出力フリ・ノブフロ・ノブ５Ａの
出力する並列信号ＳＡと予備回線Ｂの出力フリ・ノブフ
ロップ５Ｂの出力する並列信号ＳＢがビ・ノド単位で位
相が不揃いとなり、送信端の直列並列変換回路の出力段
で、現用回線Ａと予備回線Ｂの無瞬断切替が出来ていな
いという問題があった。

〔問題点を解決するための手段〕

上記の問題点は、回線切替の制御信号Ｃにより、現用回
線への入力ｆ’ｃＭ信号が信号分配回路を１を介して予
備回線Ｂの回路に入力された後、現用回線へと予備回線
Ｂの両回線の入力１１ｃＭ信号を同一の基準発振器６か
ら出力される基準周波数パルスにより夫々フレーム同期
を取り、夫々のフレーム同期の検出出力であるフレーム
パルスに同期して分周器４＾、４Ｂを動作させることに
゛より、同一位相の分周クロックＣＬＫ　２八、　ＣＬ
Ｋ　２Ｂにより出力手段５八。

５Ｂを駆動させ同一位相の並列出力ＳＡ、ＳＢを得るよ
うにする本発明によって解決される。

第１図は本発明の直列並列変換回路の原理ブロック図で
ある。

１は現用回線Ａに入力されるＰＣＭ直列信号を制御信号
Ｃにより予備回線Ｂに分配する信号分配器、２Ａと２Ｂ
は、信号分配器１の分配した現用回線Ａと予備回線Ｂに
入力するＰＣＭ直列信号のクロックを夫々抽出し現用ク
ロックＣＬに１八と予備クロックＣＬＫ　ＩＩＩを夫々
出力する現用クロ・ツク抽出手段と予備クロック抽出手
段、 ３Ａ　と３Ｂは、夫々現用クロックＣＬＫ　１Ａと予備
クロックＣＬＫ　ＩＢにより現用回線へと予備回線９＋
Ｂのｐｃ４直列信号を夫々１ビットづつシフトしてｎ段
に記憶し夫々ｎ列に読み出すｎビットの現用シフトメモ
リと予備シフトメモリ、 ４Δと４Ｂは、夫々現用クロックＣＬに１Ａと予備クロ
ックＣＬＫ　ＩＢのクロック周波数を夫々１　／　ｎに
分周し現用分周クロックＣＬＫ　２Ａと予備分周クロッ
クＣＬＫ　２Ｂを夫々出力する現用分周器と予備分周器
、論と５Ｂは、夫々現用分周器４Ａの分周クロ・ツクＣ
ＬＫ　２Ａと予備分周器４Ｂの分周クロックＣＬＫ　２
Ｂにより、夫々現用シフトメモリ３Ａと予備シフトメモ
リ３Ｂの記憶したＰＣＭ直列信号を読み出して現用並列
信号ＳＡと予備並列信号ＳＢを夫々出力する現用出力手
段と予備出力手段、 ６は、信号分配器ｌの分配した現用回線Ａと予備回線Ｂ
のＰＣＭ直列信号のｎビットを夫々１フレームとしてフ
レーム同期をとるための基準周波数信号を発生する基準
発振器、 ７Ａと７Ｂは、基準発振器６の出力の同一の基準周波数
信号により、現用回線へと予備回線Ｂの１）口直列信号
の夫々のフレーム同期をとり現用同期出力ＦＡと予備同
期出力ＦＢを夫々出力する現用フレーム同期回路と予備
フレーム同期回路である。

〔作用〕

現用回線Ａに入力する直列形式のＰＣＭ信号は、信号分
配器■において、制御信号Ｃにより予備回線→Ｂに分配
される。信号分配器１が分配し現用回線へと予備回線Ｂ
に人力するＰＣＭ直列信号は、現用と予備のシフトメモ
リ３Ａ、３Ｂに入力されるが、同時に現用と予備のクロ
ック抽出手段２Ａ、２１１にも入力され、夫々のＰＣＭ
直列信号のクロックＣＬＫ　１Ａ。

ＣＬＫ　ＩＢを抽出する。

クロック抽出手段２Ａ、２Ｂの抽出した現用クロックＣ
ＬＫ　１Ａと予備クロックＣＩ、Ｋ　ＩＢは、現用と予
備のシフトメモリ３Ａ、３Ｂに入力され、シフトメモリ
３Ａ。

３Ｂは、夫々の入力ＰＣＭ直列信号を１ビットづつシフ
トしてｎビットのデータとして記憶する。

現用と予備のクロック抽出手段ＬＡ、ＩＢの抽出した現
用クロックＣＬＫ　１Ａと予備クロックＣＬＫ　ＩＢは
、夫々現用分周器４Ａと予備分周器４Ｂに入力され、夫
々のクロックの周波数をｌ／ｎに分周して現用分周クロ
ックＣＬＫ　２Ａと予備分周クロックＣＬに２Ｂを出力
する。

分周器４Ａ、４Ｂの出力する現用分周クロックＣＬＫ２
Δと予備分周クロックＣＬＫ　２［ｉは、現用と予備の
出力手段５Ａ、５Ｂに入力され、現用と予備の出力手段
５Ａ　、　５Ｂは、夫々現用分周クロックＣＩＪ　２Ａ
と予備分周クロックＣＬＫ　２Ｂにより、現用と予備の
シフトメ′　モリ３Δ、３Ｂの記憶するｎビットデータ
を夫々並列に読出して、夫々ｎ列の現用の並列信号ＳＡ
と予備の並列信号ＳＢを出力する。

ここで、信号分配器１の出力するＰＣＦ信号は、また、
現用回線へと予備回線Ｂのフレーム同期回路４Ａ、４Ｂ
に入力され、フレーム同期回路４Δ、４Ｂは、基準発振
器６からの基準周波数パルスにより、入力ＰＣＭ信号の
ｎビット毎にフレーム同期パルスを検出して、同一位相
の現用フレーム同期出力ＦＡと予備フレーム同期比）月
７８を出ツノする。そして、現用フレーム同期出力ＦＡ
Ｎよ現用分周器４Ａに入力され、予備フレーム同期出力
Ｆｉｌは予備分周器４Ｂに入力される。

現用と予備の分周器４Ａ、４Ｂは、フレーム同期出力Ｆ
Ａ、　Ｆｉｌの夫々に同期して、同一位相の分周クロッ
クＣＬＫ　２Ａ、　ＣＩＪ　２Ｂを、クロックＣＬＫ　
１Ａ、　ＣＬＫ　ＩＢから分周して現用と予備の出力手
段５Ａ、５Ｂへ出力する。

以上の説明から明らかなように、本発明の直列並列変換
回路は、現用と予備のシフトメモリ３Ａ、３Ｂの記憶す
るデータを読み出すクロックＣＬＫ２Ａ　、ＣＬＫ２Ｂ
が、一つの基準発振器→から出力される基準周波数パル
スにより夫々フレーム同期をとった時のフレーム同期出
力ＦＡ、ＦＢに同期して分周されるクロックなので、互
いに同一位相で出力される。

従って同一位相のクロックＣＬＫ２Δ、　ＣＬＫ２Ｂに
より並列出力ＳＡ、ＳＲも、ピント単位で互いに同位相
となる。

従って、現用回線へと予備回線Ｂの回線切替が無瞬断で
支障なく行われたことになり問題は解決される。

〔実施例〕

第２図は本発明の実施例の直列並列変換回路の構成を示
すブロック図であって、第３図はその動作を説明するた
めのタイムチャートである。

第２図において、信号分配器ｌはハイブリッド１１とス
イッチ１２からなり、現用回線Ａに入力する１）ＣＭ直
列信号は、ハイブリッド１１において２分され、制御信
号Ｃにより動作するスイッチ１２により予備回線Ｂに分
配される。

現用と予備のクロック抽出手段２Ａ、２Ｂは、ハイブリ
ッド１１及びスイッチ１２を介して現用回線へと予備回
線Ｂに夫々入力するＰＣＭ直列信号から、夫々のビット
クロックを抽出するクロック抽出器であって、現用と予
備のクロックＣＬＸ　１Ａ、　ＣＬＫ　１Ｂを夫々出力
する。

現用と予備のシフトメモリ３Ａ、３Ｂは、入力ＰＣＭ信
号の１フレ一ム分のビット数ｎに等しいｎビットのシフ
トレジスタであって、前記クロック抽出手段２Ａ、２Ｂ
の抽出したクロックＣＬＫ　１Ａ、　ＣＬにＩＢにより
入力のＰＣＭ直列信号を１ビットづつシフトしてｎビ・
７トのデータとして一時記憶する。

現用と予備の分周器４Ａ、４Ｂは、現用と予備のクロッ
ク抽出器２Ａ、２１１の出力を夫々入力し、抽出クロッ
クＣＬＫ　１Ａ、　ＣＬＫ　ＩＩＩの周波数の１　／　
ｎの周波数の分周クロックＣＬＫ　２Ａ、　ＣＬＫ　２
Ｂを出力する。

現用と予備の出力手段５Ａ、５Ｂは、ｎ個のフリップフ
ロップで構成され、該フリップフロップはシフトレジス
タ３Ａ、３Ｂに一時記憶されていたｎビットデータをク
ロックＣＩ４２Ａ、　ＣＬＫ　２Ｂにより読出して夫々
ｎ列の並列信号ＳＡ、ＳＢとして出力する。

基準発振器６は、信号分配器ｌを介して現用回線へと予
備回線Ｂに入力したＰＣＭ信号のフレーム同期をとる為
の基準周波数パルスを発生する信号発振器である。

現用と予備のフレーム同期回路７Δ、７Ｂは、基準発振
器６から与えられる同一の基準周波数パルスを用いて入
力するＰＣＭ信号のｎビット毎にフレーム同期パルスを
検出しフレーム同期を取る回路であって、フレーム同期
の取れた時、現用と予備のフレームパルスＦＡ　、　Ｆ
Ｂを夫々出カスる。フレームパルスＦＡ、ＦＢは同一の
基準周波数パルスを用いてフレーム同期を取った時の検
出出力なので同一位相で出力される。

フレーム同期回路７Ａ、７Ｂの出力するフレームパルス
ＦＡ、ｆ’Ｂは、前記現用と予備の分周器４Ａ、４１３
に夫々入力され、分周器４Ａ、４ＢはフレームパルスＦ
Ａ。

ＦＢに同期して、クロック抽出器２Ａ、２Ｂからの入力
クロックＣＬＫ　１４．ＣＬＫＩＢを分周して分周クロ
ックＣＬＫ　２Ａ、　ＣＬＫ　２Ｂを出力する。

分周クロックパルスＣＬＫ　２Ａ、　ＣＬに２Ｂは、前
述の如く、出力手段５Ａ、５Ｂにおいて、シフトレジス
タ３Ａ、３Ｂのｎビットデータを読出して夫々ｎ列の並
列出力ＳＡ、ＳＢを出力する。

分周器４Ａ　、　４Ｂの出力する分周クロックＣＬＫ　
２Ａ。

ＣＬＫ　２Ｂは、分周器４Ａ、４１１１を駆動するフレ
ームパルスＦＡ、ｔｉｌｌが同一位相なので、同一位相
でシフトレジスタ３Ａ、３Ｂのデータを読み出す。

従って、出力手段５Δ＋５Ｂの出力する現用と子錨の並
列出力ＳＡ、ＳＢ　も同一位相となる。

第３図のタイムチャートにより本実施例の動作を説明す
ると、 ■は、信号分配器１の出力側の現用回線Ａと予備回線Ｂ
に人力する直列のＰＣＭ信号であって、図示していない
が、現用と予備のシフトレジスタ３八。

３Ｂに入力する信号データのピント単位の位相は線路長
が異なるので必ずしも一致していない。■はシフトレジ
スタ３Ａ、３Ｂに記憶されるデータであって、入力信号
■を１ビットづつシフトした０列のデータを表す。■は
、フレーム同期回路７Ａ、７Ｂの出力のフレームパルス
ＦＡ、ＦＢであって、現用側フレームパルスＦＡと予備
側フレームパルスＦＢは同位相である。■ば分周器４Ａ
、４Ｂの出力の分周クロックＣＬＫ　２Ａ、ＣＬＫ２Ｂ
であって■のクロックＣＬＫ　１八。

ＣＬＫ　ＩＢの周波数を１　／　ｎに分周したクロック
を表し、現用側クロックＣＬＫ　２Ａと予備側クロック
ＣＬＫ２Ｂは同位相である。そして■は、出力手段７＾
、９Ｂの並列出力ＳＡ、ＳＢであって現用側ＳＡと予６
Ｍ側ＳＢの両出力はビット単位で同一位相である。

以上の如く、本実施例の直列並列変換回路は、その並列
出力ＳΔ、ＳＢがビット単位で全く同じデータを出力す
るので現用回線へと予備回線Ｂの回線切替が無瞬断で支
障なく行われたことになり何ら問題がない。

〔発明の効果〕

以上説明した如く、本発明によれば、マイクロ波回線な
どの多値変調を用いるディジタル通信回線の現用回線と
予備回線間の回線切替装置の直列並列変換回路動作が、
無Ｉ！＃断で行える効果が得られる。

【図面の簡単な説明】

第１図は本発明の直列並列変換回路の構成を示す原理ブ
ロック図、 第２図は本発明の実施例の直列並列変換回路の構成を示
すブロック図、 第３図は本発明の実施例の直列並列変換回路の動作を説
明するためのタイムチャート、第４図は従来例の直列並
列変換回路のブロック図である。 第１図、第２図において、 １は信号分配器、 加、２Ｂはクロック抽出手段、 ３Ａ　、３Ｂはｎビットのシフトメモリ、４Ａ　、４Ｂ
はｌ　／　ｎ分周器、 ５Ａ　、５Ｂは出力手段、 ６は基準発振器、 ７Ａ　、７Ｂはフレーム同期回路である。

Claims (1)

1. 【特許請求の範囲】 入力するＰＣＭ信号を直列信号から並列信号に変換して
   現用回線Ａと予備回線Ｂにより伝送する通信回線の送信
   端と受信端でおいて制御信号Ｃにより使用回線を現用回
   線Ａから予備回線Ｂに切替える回線切替装置の送信端の
   直列並列変換回路で、現用回線Ａに入力されるＰＣＭ直
   列信号を制御信号Ｃにより予備回線Ｂに分配する信号分
   配器（１）と、 該信号分配器（１）の分配した現用回線Ａと予備回線Ｂ
   のＰＣＭ直列信号のクロックを夫々抽出し現用クロック
   （ＣＬＫ１Ａ）と予備クロック（ＣＬＫ１Ｂ）を出力す
   る現用クロック抽出手段（２Ａ）と予備クロック抽出手
   段（２Ｂ）と、 該現用クロック（ＣＬＫ１Ａ、ＣＬＫ１Ｂ）により前記
   現用回線Ａと予備回線ＢのＰＣＭ直列信号を１ビットづ
   つシフトして記憶し並列に読み出すｎビットの現用シフ
   トメモリ（３Ａ）と予備シフトメモリ（３Ｂ）と、 前記現用クロック（ＣＬＫ１Ａ）と予備クロック（ＣＬ
   Ｋ１Ｂ）の周波数を夫々１／ｎに分周した現用分周クロ
   ック（ＣＬＫ２Ａ）と予備分周クロック（ＣＬＫ２Ｂ）
   を出力する現用分周器（４Ａ）と予備分周器（４Ｂ）と
   、 該現用分周クロック（ＣＬＫ２Ａ）と予備分周クロック
   （ＣＬＫ２Ｂ）により前記現用シフトメモリ（３Ａ）と
   予備シフトメモリ（３Ｂ）の記憶しているＰＣＭ直列信
   号を並列に読み出して現用並列信号（ＳＡ）と予備並列
   信号（ＳＢ）を出力する現用出力手段（５Ａ）と予備出
   力手段（５Ｂ）と、 前記信号分配器（１）の分配した現用回線Ａと予備回線
   ＢのＰＣＭ直列信号のｎビットを１フレームとしてフレ
   ーム同期をとるための基準周波数信号を発生する基準発
   振器（６）と、 該基準発振器（６）の出力の基準周波数信号により夫々
   現用回線Ａと予備回線ＢのＰＣＭ直列信号のフレーム同
   期をとり現用同期出力（ＦＡ）と予備同期出力（ＦＢ）
   を出力する現用フレーム同期回路（７Ａ）と予備フレー
   ム同期回路（７Ｂ）を設け、該現用同期出力（ＦＡ）と
   予備同期出力（ＦＢ）により前記現用分周器（５Ａ）と
   予備分周器（５Ｂ）を夫々起動することを特徴とした直
   列並列変換回路。